JPH04222006A - 低ノイズ電流源回路 - Google Patents
低ノイズ電流源回路Info
- Publication number
- JPH04222006A JPH04222006A JP3052533A JP5253391A JPH04222006A JP H04222006 A JPH04222006 A JP H04222006A JP 3052533 A JP3052533 A JP 3052533A JP 5253391 A JP5253391 A JP 5253391A JP H04222006 A JPH04222006 A JP H04222006A
- Authority
- JP
- Japan
- Prior art keywords
- current
- noise
- voltage
- source
- sources
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims abstract description 13
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000014509 gene expression Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/0602—Continuously compensating for, or preventing, undesired influence of physical parameters of deviations from the desired transfer characteristic
- H03M1/0604—Continuously compensating for, or preventing, undesired influence of physical parameters of deviations from the desired transfer characteristic at one point, i.e. by adjusting a single reference value, e.g. bias or gain error
- H03M1/0607—Offset or drift compensation
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/468—Regulating voltage or current wherein the variable actually regulated by the final control device is dc characterised by reference voltage circuitry, e.g. soft start, remote shutdown
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
- G05F1/561—Voltage to current converters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/742—Simultaneous conversion using current sources as quantisation value generators
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Theoretical Computer Science (AREA)
- Amplifiers (AREA)
- Analogue/Digital Conversion (AREA)
- Continuous-Control Power Sources That Use Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、デジタル・アナログ変
換器に好適な電流源回路、特に出力電流のノイズを低減
した低ノイズ電流源回路に関する。
換器に好適な電流源回路、特に出力電流のノイズを低減
した低ノイズ電流源回路に関する。
【０００２】
【従来の技術】図１及び図２は、従来の低ノイズ電流源
回路１０及び２０の回路図を夫々示している。これらの
回路１０及び２０は、ＤＡＣ（デジタル・アナログ変換
器）に使用されるのが普通である。回路１０及び２０は
、接合型ＦＥＴ（電界効果トランジスタ）Ｑ０，Ｑ１，
Ｑ２，Ｑ３，・・・，Ｑｎで構成された多数の電流源を
含んでおり、これら電流源の数は、ｎ＋１である。これ
らＦＥＴＱ０，Ｑ１，Ｑ２，Ｑ３，・・・，Ｑｎのゲー
ト幅は、夫々Ｗ，Ｋ１Ｗ，Ｋ２Ｗ，Ｋ３Ｗ，・・・，Ｋ
ｎＷである。これらＦＥＴのゲートは、演算増幅器１２
の出力端ＶＣＴＲＬに接続されている。
回路１０及び２０の回路図を夫々示している。これらの
回路１０及び２０は、ＤＡＣ（デジタル・アナログ変換
器）に使用されるのが普通である。回路１０及び２０は
、接合型ＦＥＴ（電界効果トランジスタ）Ｑ０，Ｑ１，
Ｑ２，Ｑ３，・・・，Ｑｎで構成された多数の電流源を
含んでおり、これら電流源の数は、ｎ＋１である。これ
らＦＥＴＱ０，Ｑ１，Ｑ２，Ｑ３，・・・，Ｑｎのゲー
ト幅は、夫々Ｗ，Ｋ１Ｗ，Ｋ２Ｗ，Ｋ３Ｗ，・・・，Ｋ
ｎＷである。これらＦＥＴのゲートは、演算増幅器１２
の出力端ＶＣＴＲＬに接続されている。
【０００３】ＦＥＴＱ０，Ｑ１，Ｑ２，Ｑ３，・・・，
Ｑｎのソースは、一端が電源ＶＳＳに接続された負帰還
ソース抵抗器Ｒ，Ｒ／Ｋ１，Ｒ／Ｋ２，Ｒ／Ｋ３，・・
・，Ｒ／Ｋｎの他端に夫々接続されている。ＦＥＴＱ０
，Ｑ１，Ｑ２，Ｑ３，・・・，Ｑｎのドレインに流れる
電流は、夫々Ｉ０，Ｋ１Ｉ０，Ｋ２Ｉ０，Ｋ３Ｉ０，・
・・，ＫｎＩ０である。ＤＡＣの電流源として用いた場
合には、夫々の重み付け係数は、Ｋ１＝２，Ｋ２＝４，
Ｋ３＝８，・・・，Ｋｎ＝２＊＊ｎ（２のｎ乗）となる
。
Ｑｎのソースは、一端が電源ＶＳＳに接続された負帰還
ソース抵抗器Ｒ，Ｒ／Ｋ１，Ｒ／Ｋ２，Ｒ／Ｋ３，・・
・，Ｒ／Ｋｎの他端に夫々接続されている。ＦＥＴＱ０
，Ｑ１，Ｑ２，Ｑ３，・・・，Ｑｎのドレインに流れる
電流は、夫々Ｉ０，Ｋ１Ｉ０，Ｋ２Ｉ０，Ｋ３Ｉ０，・
・・，ＫｎＩ０である。ＤＡＣの電流源として用いた場
合には、夫々の重み付け係数は、Ｋ１＝２，Ｋ２＝４，
Ｋ３＝８，・・・，Ｋｎ＝２＊＊ｎ（２のｎ乗）となる
。
【０００４】回路１０及び２０の相違点は、回路１０が
ソース抵抗器Ｒの両端電圧を検出しているのに対して、
回路２０では負荷抵抗器ＲＬの両端電圧を検出している
ことである。また、回路１０では、演算増幅器１２の負
入力端がＦＥＴＱ０のソースに接続され、回路２０では
、演算増幅器１２の正入力端がＦＥＴＱ０のドレインに
接続されている。
ソース抵抗器Ｒの両端電圧を検出しているのに対して、
回路２０では負荷抵抗器ＲＬの両端電圧を検出している
ことである。また、回路１０では、演算増幅器１２の負
入力端がＦＥＴＱ０のソースに接続され、回路２０では
、演算増幅器１２の正入力端がＦＥＴＱ０のドレインに
接続されている。
【０００５】回路１０及び２０のＦＥＴＱ０，Ｑ１，Ｑ
２，Ｑ３，・・・，Ｑｎの出力電流Ｉ０，Ｋ１Ｉ０，Ｋ
２Ｉ０，Ｋ３Ｉ０，・・・，ＫｎＩ０は、（１）電圧Ｖ
ＣＴＲＬとＶＳＳの電位差、（２）ＦＥＴのゲート幅及
び（３）ソースの負帰還抵抗器の帰還率という３つの要
因により設定される。
２，Ｑ３，・・・，Ｑｎの出力電流Ｉ０，Ｋ１Ｉ０，Ｋ
２Ｉ０，Ｋ３Ｉ０，・・・，ＫｎＩ０は、（１）電圧Ｖ
ＣＴＲＬとＶＳＳの電位差、（２）ＦＥＴのゲート幅及
び（３）ソースの負帰還抵抗器の帰還率という３つの要
因により設定される。
【０００６】電圧値ＶＣＴＲＬは、演算増幅器１２の負
帰還ループにより制御され、この演算増幅器１２は、基
準電流Ｉ０に比例する帰還電圧を検出すると共にその電
圧と基準電圧ＶＲＥＦを比較する。回路１０では、帰還
電圧は、ＦＥＴＱ０のソースに接続された負帰還抵抗器
の両端間の電圧降下として生じる。回路２０では、帰還
電圧は、ＦＥＴＱ０のドレインの負荷抵抗器ＲＬに流れ
る電流から生じる。
帰還ループにより制御され、この演算増幅器１２は、基
準電流Ｉ０に比例する帰還電圧を検出すると共にその電
圧と基準電圧ＶＲＥＦを比較する。回路１０では、帰還
電圧は、ＦＥＴＱ０のソースに接続された負帰還抵抗器
の両端間の電圧降下として生じる。回路２０では、帰還
電圧は、ＦＥＴＱ０のドレインの負荷抵抗器ＲＬに流れ
る電流から生じる。
【０００７】しかし、回路１０及び２０では、多数の電
流源の中のたった１つの電流源の出力電流のみを検出し
て最終的に制御している。その他の総べての電流源は、
制御電流源に従うが、制御ループの外の回路として構成
されている。理想的な状況下では、これは問題にはなら
ない。
流源の中のたった１つの電流源の出力電流のみを検出し
て最終的に制御している。その他の総べての電流源は、
制御電流源に従うが、制御ループの外の回路として構成
されている。理想的な状況下では、これは問題にはなら
ない。
【０００８】
【発明が解決しようとする課題】しかし、実際の状況下
では、ノイズ電流又は電流ドリフトにより、帰還ループ
外の電流源の出力電流Ｋ１Ｉ０，Ｋ２Ｉ０，Ｋ３Ｉ０，
・・・，ＫｎＩ０には相対的な瞬時値のランダム変化が
生じることになる。これらの電流変化は、制御用の帰還
ループ外にあるので、検出されることもないし、補償さ
れることもない。更に、制御ループ内では補償される制
御ループのノイズは、制御ループ外の電流源により増幅
されてしまう。従って、ＶＣＴＲＬが基準電流源のノイ
ズを補償する為に変化すると、それに応じてその他の総
べての電流源の出力電流は変動し、全体としてノイズが
かえって増加する結果ともなり得る。
では、ノイズ電流又は電流ドリフトにより、帰還ループ
外の電流源の出力電流Ｋ１Ｉ０，Ｋ２Ｉ０，Ｋ３Ｉ０，
・・・，ＫｎＩ０には相対的な瞬時値のランダム変化が
生じることになる。これらの電流変化は、制御用の帰還
ループ外にあるので、検出されることもないし、補償さ
れることもない。更に、制御ループ内では補償される制
御ループのノイズは、制御ループ外の電流源により増幅
されてしまう。従って、ＶＣＴＲＬが基準電流源のノイ
ズを補償する為に変化すると、それに応じてその他の総
べての電流源の出力電流は変動し、全体としてノイズが
かえって増加する結果ともなり得る。
【０００９】従って、本発明の目的は、多数の電流出力
ノイズを全体的に低減可能な電流源回路を提供すること
である。
ノイズを全体的に低減可能な電流源回路を提供すること
である。
【００１０】本発明の他の目的は、多数の電流出力のノ
イズ及びドリフトを同時に低減可能な電流源回路を提供
することである。
イズ及びドリフトを同時に低減可能な電流源回路を提供
することである。
【００１１】
【課題を解決する為の手段及び作用】本発明の低ノイズ
電流源回路は、例えば図３に示す如く夫々所定の電流を
発生する複数の電流源Ｑ０，Ｑ１，Ｑ２，・・・，Ｑｎ
と、これら複数の電流源の電流路に夫々一端が接続され
、他端が共通接続された複数の電流検出抵抗器ＲＳ，Ｒ
Ｓ／Ｋ１，ＲＳ／Ｋ２，・・・，ＲＳ／Ｋｎと、これら
複数の電流検出抵抗器の共通接続端の電圧ＶＳＵＭを受
け、この複数の電流源の制御端に補償用制御電圧を共通
に供給し、この複数の電流源の合計出力電流を補償する
制御手段１２とで構成されている。
電流源回路は、例えば図３に示す如く夫々所定の電流を
発生する複数の電流源Ｑ０，Ｑ１，Ｑ２，・・・，Ｑｎ
と、これら複数の電流源の電流路に夫々一端が接続され
、他端が共通接続された複数の電流検出抵抗器ＲＳ，Ｒ
Ｓ／Ｋ１，ＲＳ／Ｋ２，・・・，ＲＳ／Ｋｎと、これら
複数の電流検出抵抗器の共通接続端の電圧ＶＳＵＭを受
け、この複数の電流源の制御端に補償用制御電圧を共通
に供給し、この複数の電流源の合計出力電流を補償する
制御手段１２とで構成されている。
【００１２】以上の構成により、複数の電流源のどこか
で生じたノイズによる合計出力電流への影響を補償する
ことが出来る。
で生じたノイズによる合計出力電流への影響を補償する
ことが出来る。
【００１３】
【実施例】図３は、本発明による電流源回路３０の好適
実施例の回路図であり、従来の回路１０及び２０と同様
にＦＥＴＱ０，Ｑ１，Ｑ２，Ｑ３，・・・，Ｑｎ、ソー
ス抵抗器Ｒ，Ｒ／Ｋ１，Ｒ／Ｋ２，Ｒ／Ｋ３，・・・，
Ｒ／Ｋｎ及び演算増幅器１２を含んでいる。
実施例の回路図であり、従来の回路１０及び２０と同様
にＦＥＴＱ０，Ｑ１，Ｑ２，Ｑ３，・・・，Ｑｎ、ソー
ス抵抗器Ｒ，Ｒ／Ｋ１，Ｒ／Ｋ２，Ｒ／Ｋ３，・・・，
Ｒ／Ｋｎ及び演算増幅器１２を含んでいる。
【００１４】この回路３０では、ＦＥＴＱ０，Ｑ１，Ｑ
２，Ｑ３，・・・，Ｑｎのソースと演算増幅器１２の負
入力端との間に夫々電流検出抵抗器ＲＳ，ＲＳ／Ｋ１，
ＲＳ／Ｋ２，ＲＳ／Ｋ３，・・・，ＲＳ／Ｋｎを追加す
ることにより、これらのＦＥＴの誤補償の問題を解決し
ている。これにより回路３０では、総ての電流出力のド
リフト及びノイズを同時に低減することが出来る。これ
ら電流検出抵抗器ＲＳ，ＲＳ／Ｋ１，ＲＳ／Ｋ２，ＲＳ
／Ｋ３，・・・，ＲＳ／Ｋｎの値は、夫々対応するソー
ス抵抗器Ｒ，Ｒ／Ｋ１，Ｒ／Ｋ２，Ｒ／Ｋ３，・・・，
Ｒ／Ｋｎの値より遥かに大きく選択され、ソース抵抗器
の比例抵抗値に検出抵抗器が殆ど影響しないようにする
ことが望ましい。
２，Ｑ３，・・・，Ｑｎのソースと演算増幅器１２の負
入力端との間に夫々電流検出抵抗器ＲＳ，ＲＳ／Ｋ１，
ＲＳ／Ｋ２，ＲＳ／Ｋ３，・・・，ＲＳ／Ｋｎを追加す
ることにより、これらのＦＥＴの誤補償の問題を解決し
ている。これにより回路３０では、総ての電流出力のド
リフト及びノイズを同時に低減することが出来る。これ
ら電流検出抵抗器ＲＳ，ＲＳ／Ｋ１，ＲＳ／Ｋ２，ＲＳ
／Ｋ３，・・・，ＲＳ／Ｋｎの値は、夫々対応するソー
ス抵抗器Ｒ，Ｒ／Ｋ１，Ｒ／Ｋ２，Ｒ／Ｋ３，・・・，
Ｒ／Ｋｎの値より遥かに大きく選択され、ソース抵抗器
の比例抵抗値に検出抵抗器が殆ど影響しないようにする
ことが望ましい。
【００１５】ＦＥＴＱ０，Ｑ１，Ｑ２，Ｑ３，・・・，
Ｑｎのドレインに流れる電流は、夫々順にＩ０，Ｉ１＝
Ｋ１Ｉ０，Ｉ２＝Ｋ２Ｉ０，Ｉ３＝Ｋ３Ｉ０，・・・，
Ｉｎ＝ＫｎＩ０である。この電流源回路３０は、ＤＡＣ
の電流源として好適である。ＤＡＣの出力電流値は、一
定基準電流Ｉ０と２進入力ワードの値との積に等しい。
Ｑｎのドレインに流れる電流は、夫々順にＩ０，Ｉ１＝
Ｋ１Ｉ０，Ｉ２＝Ｋ２Ｉ０，Ｉ３＝Ｋ３Ｉ０，・・・，
Ｉｎ＝ＫｎＩ０である。この電流源回路３０は、ＤＡＣ
の電流源として好適である。ＤＡＣの出力電流値は、一
定基準電流Ｉ０と２進入力ワードの値との積に等しい。
【００１６】検出抵抗器ＲＳ，ＲＳ／Ｋ１，ＲＳ／Ｋ２
，ＲＳ／Ｋ３，・・・，ＲＳ／Ｋｎが接続されているノ
ード３２の電圧は、ＶＳＵＭである。これら検出抵抗器
の電圧はこのノード３２で合算される。これら検出抵抗
器ＲＳ，ＲＳ／Ｋ１，ＲＳ／Ｋ２，ＲＳ／Ｋ３，・・・
，ＲＳ／Ｋｎは、ソース抵抗器Ｒ，Ｒ／Ｋ１，Ｒ／Ｋ２
，Ｒ／Ｋ３，・・・，Ｒ／ＫｎとＦＥＴＱ０，Ｑ１，Ｑ
２，Ｑ３，・・・，Ｑｎのソースで夫々接続されている
。これらＦＥＴのソースの電圧は、夫々順にＶＳ，ＶＳ
１，ＶＳ２，ＶＳ３，・・・，ＶＳｎである。
，ＲＳ／Ｋ３，・・・，ＲＳ／Ｋｎが接続されているノ
ード３２の電圧は、ＶＳＵＭである。これら検出抵抗器
の電圧はこのノード３２で合算される。これら検出抵抗
器ＲＳ，ＲＳ／Ｋ１，ＲＳ／Ｋ２，ＲＳ／Ｋ３，・・・
，ＲＳ／Ｋｎは、ソース抵抗器Ｒ，Ｒ／Ｋ１，Ｒ／Ｋ２
，Ｒ／Ｋ３，・・・，Ｒ／ＫｎとＦＥＴＱ０，Ｑ１，Ｑ
２，Ｑ３，・・・，Ｑｎのソースで夫々接続されている
。これらＦＥＴのソースの電圧は、夫々順にＶＳ，ＶＳ
１，ＶＳ２，ＶＳ３，・・・，ＶＳｎである。
【００１７】ソース抵抗器Ｒ，Ｒ／Ｋ１，Ｒ／Ｋ２，Ｒ
／Ｋ３，・・・，Ｒ／Ｋｎの両端の電圧は、夫々常に検
出され、合算され、その電圧が基準電圧ＶＲＥＦと比較
される。基準電圧ＶＲＥＦは、電源電圧ＶＳＳと演算増
幅器１２の正入力端との間の電圧である。ノイズもドリ
フトもない場合には、総べてのソース抵抗器の電圧降下
は等しく、検出抵抗器ＲＳ，ＲＳ／Ｋ１，ＲＳ／Ｋ２，
ＲＳ／Ｋ３，・・・，ＲＳ／Ｋｎには電流は流れない。 従って、ＶＳＵＭ＝ＶＳ＝ＶＳ１＝ＶＳ２＝，・・・，
＝Ｖｎとなり、総べての出力電流は、夫々設定係数Ｋ１
，Ｋ２，Ｋ３，・・・，Ｋｎによって決まる。
／Ｋ３，・・・，Ｒ／Ｋｎの両端の電圧は、夫々常に検
出され、合算され、その電圧が基準電圧ＶＲＥＦと比較
される。基準電圧ＶＲＥＦは、電源電圧ＶＳＳと演算増
幅器１２の正入力端との間の電圧である。ノイズもドリ
フトもない場合には、総べてのソース抵抗器の電圧降下
は等しく、検出抵抗器ＲＳ，ＲＳ／Ｋ１，ＲＳ／Ｋ２，
ＲＳ／Ｋ３，・・・，ＲＳ／Ｋｎには電流は流れない。 従って、ＶＳＵＭ＝ＶＳ＝ＶＳ１＝ＶＳ２＝，・・・，
＝Ｖｎとなり、総べての出力電流は、夫々設定係数Ｋ１
，Ｋ２，Ｋ３，・・・，Ｋｎによって決まる。
【００１８】以下の説明では、ＦＥＴＱ０，Ｑ１，Ｑ２
，Ｑ３，・・・，Ｑｎの特定の１つをＱｉと書く。また
、Ｑｉのソースに接続されたソース抵抗器及び検出抵抗
器を夫々Ｒ／Ｋｉ及びＲＳ／Ｋｉと書く。ここで、Ｑ０
に対してはＫｉ＝１である。
，Ｑ３，・・・，Ｑｎの特定の１つをＱｉと書く。また
、Ｑｉのソースに接続されたソース抵抗器及び検出抵抗
器を夫々Ｒ／Ｋｉ及びＲＳ／Ｋｉと書く。ここで、Ｑ０
に対してはＫｉ＝１である。
【００１９】いま、Ｑｉの電流がノイズ又はドリフトに
よりｉｄｅｌｔａだけ増加したとすると、それに応じて
ソース抵抗器Ｒ／Ｋｉの両端の電圧降下は、Ｖｄｅｌｔ
ａだけ変化する。この電圧変化分Ｖｄｅｌｔａは、電流
変化分ｉｄｅｌｔａに比例し、Ｖｄｅｌｔａ＝ｉｄｅｌ
ｔａ（Ｒ／Ｋｉ）の関係がある。
よりｉｄｅｌｔａだけ増加したとすると、それに応じて
ソース抵抗器Ｒ／Ｋｉの両端の電圧降下は、Ｖｄｅｌｔ
ａだけ変化する。この電圧変化分Ｖｄｅｌｔａは、電流
変化分ｉｄｅｌｔａに比例し、Ｖｄｅｌｔａ＝ｉｄｅｌ
ｔａ（Ｒ／Ｋｉ）の関係がある。
【００２０】ＲＳ／Ｋｊ及びＲＳ／Ｋｉ（ｉ≠ｊ）の組
み合わせにより、Ｑｉのソース電圧ＶＳｉが分圧される
。この電圧分圧回路の影響により、Ｖｄｅｌｔａの重み
付けされた成分の変化がＶＳＵＭの変化として生じる。 ここで、重み付け係数は、Ｑｉを除く他の総べてのＦＥ
ＴＱ０，Ｑ１，Ｑ２，Ｑ３，・・・，Ｑｎを流れる電流
の合計に対するＦＥＴＱｉの電流の比である。この結果
、帰還ループの作用により電圧ＶＣＴＲＬは、電流ｉｄ
ｅｌｔａを補償する方向に変化する。このようにして、
総べての電流源の電流変化が加算されることにより、ノ
イズ電流ｉｄｅｌｔａは実質的に相殺される。
み合わせにより、Ｑｉのソース電圧ＶＳｉが分圧される
。この電圧分圧回路の影響により、Ｖｄｅｌｔａの重み
付けされた成分の変化がＶＳＵＭの変化として生じる。 ここで、重み付け係数は、Ｑｉを除く他の総べてのＦＥ
ＴＱ０，Ｑ１，Ｑ２，Ｑ３，・・・，Ｑｎを流れる電流
の合計に対するＦＥＴＱｉの電流の比である。この結果
、帰還ループの作用により電圧ＶＣＴＲＬは、電流ｉｄ
ｅｌｔａを補償する方向に変化する。このようにして、
総べての電流源の電流変化が加算されることにより、ノ
イズ電流ｉｄｅｌｔａは実質的に相殺される。
【００２１】上述の如き電圧ＶＣＴＲＬの変化の結果、
どこかで生じたノイズ電流ｉｄｅｌｔａに起因する総べ
ての出力電流に含まれるノイズは、もはやｉｄｅｌｔａ
ではなく、ｉｄｅｌｔａを（１＋Ａｖ）で割算した値と
なる。ここでＡｖは、演算増幅器の開ループ利得である
。更に、各電流Ｉ１，Ｉ２，・・・，Ｉｎに生じる補償
電流は、夫々重み付け係数Ｋ１，Ｋ２，・・・，Ｋｎに
比例しているので、電流源間の瞬時スケーリング誤差は
最小となる。このスケーリング誤差は、電流源アレイを
ＤＡＣに用いた場合、瞬時的な差動非線形特性の原因と
なるものであり、このスケーリング誤差を最小化するこ
との意義は大きい。
どこかで生じたノイズ電流ｉｄｅｌｔａに起因する総べ
ての出力電流に含まれるノイズは、もはやｉｄｅｌｔａ
ではなく、ｉｄｅｌｔａを（１＋Ａｖ）で割算した値と
なる。ここでＡｖは、演算増幅器の開ループ利得である
。更に、各電流Ｉ１，Ｉ２，・・・，Ｉｎに生じる補償
電流は、夫々重み付け係数Ｋ１，Ｋ２，・・・，Ｋｎに
比例しているので、電流源間の瞬時スケーリング誤差は
最小となる。このスケーリング誤差は、電流源アレイを
ＤＡＣに用いた場合、瞬時的な差動非線形特性の原因と
なるものであり、このスケーリング誤差を最小化するこ
との意義は大きい。
【００２２】図４は、本発明による他の実施例の回路図
である。この回路４０は、３つの２進重み付けの電流源
ＦＥＴＱ０、Ｑ１及びＱ２を含んでいる。これらＦＥＴ
Ｑ０、Ｑ１及びＱ２のゲート幅は、夫々Ｗ、２Ｗ及び４
Ｗである。Ｉ１及びＩ２は、夫々ＦＥＴＱ０及びＱ１の
ドレインに流れる電流を表す。Ｉ４は、ＦＥＴＱ２のド
レインとノイズ電流源４２との接続点に流れる電流を表
す。これらのドレイン電流には、Ｉ１＝Ｉ、Ｉ２＝２Ｉ
及びＩ４＝４Ｉ＋ｉｄｅｌｔａの関係がある。ここで、
Ｉは適当な電流値であり、他方ｉｄｅｌｔａは、ノイズ
又はドリフト電流であり、ノイズ電流源４２でモデル化
されている。
である。この回路４０は、３つの２進重み付けの電流源
ＦＥＴＱ０、Ｑ１及びＱ２を含んでいる。これらＦＥＴ
Ｑ０、Ｑ１及びＱ２のゲート幅は、夫々Ｗ、２Ｗ及び４
Ｗである。Ｉ１及びＩ２は、夫々ＦＥＴＱ０及びＱ１の
ドレインに流れる電流を表す。Ｉ４は、ＦＥＴＱ２のド
レインとノイズ電流源４２との接続点に流れる電流を表
す。これらのドレイン電流には、Ｉ１＝Ｉ、Ｉ２＝２Ｉ
及びＩ４＝４Ｉ＋ｉｄｅｌｔａの関係がある。ここで、
Ｉは適当な電流値であり、他方ｉｄｅｌｔａは、ノイズ
又はドリフト電流であり、ノイズ電流源４２でモデル化
されている。
【００２３】ソース抵抗器Ｒ、Ｒ／２及びＲ／４が、夫
々ＦＥＴＱ０、Ｑ１及びＱ２のソースと接地間に接続さ
れている。検出抵抗器ＲＳ、ＲＳ／２及びＲＳ／４がＦ
ＥＴＱ０、Ｑ１及びＱ２の夫々のソースと演算増幅器１
２の負入力端との間に接続されている。
々ＦＥＴＱ０、Ｑ１及びＱ２のソースと接地間に接続さ
れている。検出抵抗器ＲＳ、ＲＳ／２及びＲＳ／４がＦ
ＥＴＱ０、Ｑ１及びＱ２の夫々のソースと演算増幅器１
２の負入力端との間に接続されている。
【００２４】説明の便宜上、以下の仮定をする。第１に
、ＦＥＴＱ０、Ｑ１及びＱ２のゲート・ソース電圧ＶＧ
Ｓ＝０Ｖと仮定する。第２に、ＶＧＳは常に一定値に維
持されており、更に演算増幅器１２の出力電圧ＶＣＴＲ
Ｌの変化は、ソース抵抗器Ｒ、Ｒ／２及びＲ／４の両端
間の電圧降下の変化として生じる（即ち、ｇｍＲ ＞＞
１；ｇｍはＦＥＴの相互コンダクタンス）ものと仮定
する。第３に、検出抵抗器ＲＳの値は、ソース抵抗器Ｒ
及び１／ｇｍの値より遥かに大きいと仮定する。第４に
、演算増幅器１２は理想的な素子で、入力オフセット及
びバイアス電流がゼロであり、利得が無限大と仮定する
。以上の仮定は、数式を簡単化する為に行ったものであ
り、本発明の一般性に何等影響を与えるものではないこ
とに留意されたい。
、ＦＥＴＱ０、Ｑ１及びＱ２のゲート・ソース電圧ＶＧ
Ｓ＝０Ｖと仮定する。第２に、ＶＧＳは常に一定値に維
持されており、更に演算増幅器１２の出力電圧ＶＣＴＲ
Ｌの変化は、ソース抵抗器Ｒ、Ｒ／２及びＲ／４の両端
間の電圧降下の変化として生じる（即ち、ｇｍＲ ＞＞
１；ｇｍはＦＥＴの相互コンダクタンス）ものと仮定
する。第３に、検出抵抗器ＲＳの値は、ソース抵抗器Ｒ
及び１／ｇｍの値より遥かに大きいと仮定する。第４に
、演算増幅器１２は理想的な素子で、入力オフセット及
びバイアス電流がゼロであり、利得が無限大と仮定する
。以上の仮定は、数式を簡単化する為に行ったものであ
り、本発明の一般性に何等影響を与えるものではないこ
とに留意されたい。
【００２５】回路４０の動作の基本原理は、以下の数式
で容易に示すことが出来る。先ず最初にドリフト及びノ
イズがゼロ、即ちｉｄｅｌｔａ＝０の状態を解析する。 回路４０のループに関して重ね合わせの原理から以下の
式（１）及び（２）が導かれる。 ＶＣＴＲＬ ＝ Ａｖ（ＶＲＥＦ − ＶＳ
ＵＭ）
・・・ （１）ここで、ＶＣＴＲＬ、Ａｖ、ＶＲＥＦ
及びＶＳＵＭは、上述の物理変数である。 ＶＳＵＭ ＝（Ｉ１Ｒ）（ＲＳ／２‖ＲＳ／４）／｛
ＲＳ ＋（ＲＳ／２‖ＲＳ／４）｝＋
（Ｉ２Ｒ／２）（ＲＳ‖ＲＳ／４）／｛ＲＳ／２ ＋
（ＲＳ‖ＲＳ／４）｝＋ （Ｉ４Ｒ／
４）（Ｒ‖ＲＳ／２）／｛（ＲＳ／４）＋（Ｒ‖ＲＳ／
２）｝
・・・ （２）ここで、Ｖ
ＳＵＭ、Ｒ及びＲＳは上述の物理変数であり、また、適
当な電流値Ｉに関してＩ１＝Ｉ、Ｉ２＝２Ｉ及びＩ４＝
４Ｉ＋ｉｄｅｌｔａの関係がある。更に、記号‖は、並
列接続の抵抗値を表しており、例えばｘ‖ｙは、並列接
続抵抗ｘ及びｙの合成抵抗値ｘｙ／（ｘ＋ｙ）を表して
いる。
で容易に示すことが出来る。先ず最初にドリフト及びノ
イズがゼロ、即ちｉｄｅｌｔａ＝０の状態を解析する。 回路４０のループに関して重ね合わせの原理から以下の
式（１）及び（２）が導かれる。 ＶＣＴＲＬ ＝ Ａｖ（ＶＲＥＦ − ＶＳ
ＵＭ）
・・・ （１）ここで、ＶＣＴＲＬ、Ａｖ、ＶＲＥＦ
及びＶＳＵＭは、上述の物理変数である。 ＶＳＵＭ ＝（Ｉ１Ｒ）（ＲＳ／２‖ＲＳ／４）／｛
ＲＳ ＋（ＲＳ／２‖ＲＳ／４）｝＋
（Ｉ２Ｒ／２）（ＲＳ‖ＲＳ／４）／｛ＲＳ／２ ＋
（ＲＳ‖ＲＳ／４）｝＋ （Ｉ４Ｒ／
４）（Ｒ‖ＲＳ／２）／｛（ＲＳ／４）＋（Ｒ‖ＲＳ／
２）｝
・・・ （２）ここで、Ｖ
ＳＵＭ、Ｒ及びＲＳは上述の物理変数であり、また、適
当な電流値Ｉに関してＩ１＝Ｉ、Ｉ２＝２Ｉ及びＩ４＝
４Ｉ＋ｉｄｅｌｔａの関係がある。更に、記号‖は、並
列接続の抵抗値を表しており、例えばｘ‖ｙは、並列接
続抵抗ｘ及びｙの合成抵抗値ｘｙ／（ｘ＋ｙ）を表して
いる。
【００２６】数式（２）は、以下の式（２′）に書き直
せる。 ＶＳＵＭ ＝ ＩＲ／７＋２（２Ｉ）（Ｒ／２）／
７＋４（４Ｉ）（Ｒ／４）／７ ＝ Ｉ
Ｒ（１＋２＋４）／７ ＝ ＩＲ
・・・ （２′）ここでＩ及びＲは、上
述の変数である。また、ＩＲ＝ＶＣＴＲＬであるので、
これを上記式（２′）に代入すると、次の式（３）を得
る。 ＶＳＵＭ ＝ ＶＣ
ＴＲＬ
・・・ （３）この式（３）を式（１）に代入
すると、以下の式（４）及び（５）を得る。 ＶＣＴＲＬ ＝ Ａｖ（ＶＲＥＦ − ＶＣＴ
ＲＬ）
・・・ （４） ＶＣＴＲＬ ＝ ＶＲＥＦ（Ａ
ｖ）／（１＋Ａｖ）
・・・ （５）この式（５）において、Ａｖ
＞＞ １の場合にはＶＣＴＲＬとＶＲＥＦとは等しい
とおいて良い。上述の式（２′）、（３）及び（５）か
ら以下の式（６ａ）（６ｂ）（６ｃ）及び（７）が得ら
れる。 Ｉ１ ＝ ＶＲＥＦ／Ｒ
・・・ （６ａ） Ｉ２ ＝ ２ＶＲ
ＥＦ／Ｒ
・・・ （６ｂ）
Ｉ４ ＝ ４ＶＲＥＦ／Ｒ
・・・
（６ｃ） Ｉｔｏｔａｌ ＝ ΣＩｂｉｔ
＝ Ｉ１＋Ｉ２＋Ｉ４ ＝ ７（ＶＲＥＦ／Ｒ）
・・・（７）ここで、Ｉｔｏｔａｌは、デジタル・ワー
ドを表す総合電流であり、Ｉｂｉｔは、入力デジタル・
ワードの１ビットの電流である。他のＩ１、Ｉ２、Ｉ４
、ＶＲＥＦ及びＲは、上述の変数である。
せる。 ＶＳＵＭ ＝ ＩＲ／７＋２（２Ｉ）（Ｒ／２）／
７＋４（４Ｉ）（Ｒ／４）／７ ＝ Ｉ
Ｒ（１＋２＋４）／７ ＝ ＩＲ
・・・ （２′）ここでＩ及びＲは、上
述の変数である。また、ＩＲ＝ＶＣＴＲＬであるので、
これを上記式（２′）に代入すると、次の式（３）を得
る。 ＶＳＵＭ ＝ ＶＣ
ＴＲＬ
・・・ （３）この式（３）を式（１）に代入
すると、以下の式（４）及び（５）を得る。 ＶＣＴＲＬ ＝ Ａｖ（ＶＲＥＦ − ＶＣＴ
ＲＬ）
・・・ （４） ＶＣＴＲＬ ＝ ＶＲＥＦ（Ａ
ｖ）／（１＋Ａｖ）
・・・ （５）この式（５）において、Ａｖ
＞＞ １の場合にはＶＣＴＲＬとＶＲＥＦとは等しい
とおいて良い。上述の式（２′）、（３）及び（５）か
ら以下の式（６ａ）（６ｂ）（６ｃ）及び（７）が得ら
れる。 Ｉ１ ＝ ＶＲＥＦ／Ｒ
・・・ （６ａ） Ｉ２ ＝ ２ＶＲ
ＥＦ／Ｒ
・・・ （６ｂ）
Ｉ４ ＝ ４ＶＲＥＦ／Ｒ
・・・
（６ｃ） Ｉｔｏｔａｌ ＝ ΣＩｂｉｔ
＝ Ｉ１＋Ｉ２＋Ｉ４ ＝ ７（ＶＲＥＦ／Ｒ）
・・・（７）ここで、Ｉｔｏｔａｌは、デジタル・ワー
ドを表す総合電流であり、Ｉｂｉｔは、入力デジタル・
ワードの１ビットの電流である。他のＩ１、Ｉ２、Ｉ４
、ＶＲＥＦ及びＲは、上述の変数である。
【００２７】ＦＥＴＱ２に並列のノイズ電流ｉｄｅｌｔ
ａがゼロではない場合には、ループ方程式は、上述の式
（１）及び以下の式（８）で表される。 ＶＳＵＭ＝ＩＲ／７ ＋ ２ＩＲ／７ ＋（４ＩＲ＋４
ｉｄｅｌｔａＲ／４）／７ ＝ＩＲ／７ ＋
２ＩＲ／７ ＋ ４ＩＲ／７＋ｉｄｅｌｔａＲ／７
・・・（８）ＩＲ＝ＶＣＴＲＬを代入すると、以下の
式（９）が得られる。 ＶＳＵＭ＝ＶＣＴＲＬ／７ ＋ ２ＶＣＴＲＬ／７ ＋
４ＶＣＴＲＬ／７ ＋ Ｒｉｄｅｌｔａ／７
＝ＶＣＴＲＬ ＋ ｉｄｅｌｔａＲ／７
・・・（９）
ａがゼロではない場合には、ループ方程式は、上述の式
（１）及び以下の式（８）で表される。 ＶＳＵＭ＝ＩＲ／７ ＋ ２ＩＲ／７ ＋（４ＩＲ＋４
ｉｄｅｌｔａＲ／４）／７ ＝ＩＲ／７ ＋
２ＩＲ／７ ＋ ４ＩＲ／７＋ｉｄｅｌｔａＲ／７
・・・（８）ＩＲ＝ＶＣＴＲＬを代入すると、以下の
式（９）が得られる。 ＶＳＵＭ＝ＶＣＴＲＬ／７ ＋ ２ＶＣＴＲＬ／７ ＋
４ＶＣＴＲＬ／７ ＋ Ｒｉｄｅｌｔａ／７
＝ＶＣＴＲＬ ＋ ｉｄｅｌｔａＲ／７
・・・（９）
【００２８】従って、式（１）は、以下の
式（１０）のように書き換えられる。 ＶＣＴＲＬ＝Ａｖ（ＶＲＥＦ−ＶＳＵＭ）＝Ａｖ｛ＶＲ
ＥＦ−ＶＣＴＲＬ−（ｉｄｅｌｔａＲ／７）｝
＝Ａｖ（ＶＲＥＦ−ＶＣＴＲＬ）−Ａｖｉｄｅｌｔ
ａＲ／７ ＝（ＶＲＥＦ−Ｒｉｄｅｌｔａ／
７）｛Ａｖ／（１＋Ａｖ）｝ ・・・ （１
０）この式（１０）は、式（５）と比較すると、ノイズ
の項が追加されている。総合計出力電流Ｉｔｏｔａｌは
、次の式（１１）で表される。 Ｉｔｏｔａｌ＝ＶＣＴＲＬ／Ｒ ＋ ２ＶＣＴＲＬ／Ｒ
＋ ４ＶＣＴＲＬ／Ｒ ＋ ｉｄｅｌｔａ
＝７ＶＣＴＲＬ／Ｒ ＋ ｉｄｅｌｔａ
・・・
（１１）上述の式（１０）をＶＣＴＲＬに代入すると、
次の式（１２）が得られる。 Ｉｔｏｔａｌ＝７（ＶＲＥＦ−Ｒｉｄｅｌｔａ／７）｛
Ａｖ／（１＋Ａｖ）Ｒ｝＋ｉｄｅｌｔａ
＝｛７ＶＲＥＦＡｖ／（１＋Ａｖ）Ｒ ｝＋ ｉｄｅｌ
ｔａ／（１＋Ａｖ）・・・ （１２）この式（１２）の
総合計電流Ｉｔｏｔａｌは、ノイズのない場合の第１項
と誤差項の和であり、この誤差項の値ｉｄｅｌｔａ／（
１＋Ａｖ）は、補償のされない元のノイズ電流ｉｄｅｌ
ｔａより遥かに小さな値になっており、極めて望ましい
結果が得られる。
式（１０）のように書き換えられる。 ＶＣＴＲＬ＝Ａｖ（ＶＲＥＦ−ＶＳＵＭ）＝Ａｖ｛ＶＲ
ＥＦ−ＶＣＴＲＬ−（ｉｄｅｌｔａＲ／７）｝
＝Ａｖ（ＶＲＥＦ−ＶＣＴＲＬ）−Ａｖｉｄｅｌｔ
ａＲ／７ ＝（ＶＲＥＦ−Ｒｉｄｅｌｔａ／
７）｛Ａｖ／（１＋Ａｖ）｝ ・・・ （１
０）この式（１０）は、式（５）と比較すると、ノイズ
の項が追加されている。総合計出力電流Ｉｔｏｔａｌは
、次の式（１１）で表される。 Ｉｔｏｔａｌ＝ＶＣＴＲＬ／Ｒ ＋ ２ＶＣＴＲＬ／Ｒ
＋ ４ＶＣＴＲＬ／Ｒ ＋ ｉｄｅｌｔａ
＝７ＶＣＴＲＬ／Ｒ ＋ ｉｄｅｌｔａ
・・・
（１１）上述の式（１０）をＶＣＴＲＬに代入すると、
次の式（１２）が得られる。 Ｉｔｏｔａｌ＝７（ＶＲＥＦ−Ｒｉｄｅｌｔａ／７）｛
Ａｖ／（１＋Ａｖ）Ｒ｝＋ｉｄｅｌｔａ
＝｛７ＶＲＥＦＡｖ／（１＋Ａｖ）Ｒ ｝＋ ｉｄｅｌ
ｔａ／（１＋Ａｖ）・・・ （１２）この式（１２）の
総合計電流Ｉｔｏｔａｌは、ノイズのない場合の第１項
と誤差項の和であり、この誤差項の値ｉｄｅｌｔａ／（
１＋Ａｖ）は、補償のされない元のノイズ電流ｉｄｅｌ
ｔａより遥かに小さな値になっており、極めて望ましい
結果が得られる。
【００２９】以上本発明の好適実施例について説明した
が、本発明はここに説明した実施例のみに限定されるも
のではなく、本発明の要旨を逸脱することなく必要に応
じて種々の変形及び変更を実施し得ることは当業者には
明らかである。例えば、実施例では接合型ＦＥＴで回路
を構成したが、バイポーラ・トランジスタ、ＭＯＳＦＥ
Ｔ、ＭＥＳＦＥＴ又は他のトランジスタを用いて回路を
構成しても良い。
が、本発明はここに説明した実施例のみに限定されるも
のではなく、本発明の要旨を逸脱することなく必要に応
じて種々の変形及び変更を実施し得ることは当業者には
明らかである。例えば、実施例では接合型ＦＥＴで回路
を構成したが、バイポーラ・トランジスタ、ＭＯＳＦＥ
Ｔ、ＭＥＳＦＥＴ又は他のトランジスタを用いて回路を
構成しても良い。
【００３０】
【発明の効果】複数の電流源の電流路に夫々電流検出抵
抗器を設け、総ての電流源のノイズ電流の合計を検出す
ることにより出力電流を全体的に補償制御するようにし
たので、複数の電流源のどこでノイズが発生しても補償
が可能となり、極めて低ノイズの電流源回路を実現して
いる。
抗器を設け、総ての電流源のノイズ電流の合計を検出す
ることにより出力電流を全体的に補償制御するようにし
たので、複数の電流源のどこでノイズが発生しても補償
が可能となり、極めて低ノイズの電流源回路を実現して
いる。
【図１】従来の電流源回路の例を示す回路図である。
【図２】従来の電流源回路の他の例を示す回路図である
。
。
【図３】本発明の好適実施例の回路図である。
【図４】本発明の他の実施例の回路図である。
Ｑ０，Ｑ１，Ｑ２，Ｑ３，・・・，Ｑｎ 電流源用電
界効果トランジスタ ＲＳ，ＲＳ／Ｋ１，ＲＳ／Ｋ２，ＲＳ／Ｋ３，・・・，
ＲＳ／Ｋｎ 電流検出抵抗器 Ｒ，Ｒ／Ｋ１，Ｒ／Ｋ２，Ｒ／Ｋ３，・・・，Ｒ／Ｋｎ
ソース抵抗器 １２ 演算増幅器（補償制御手段）
界効果トランジスタ ＲＳ，ＲＳ／Ｋ１，ＲＳ／Ｋ２，ＲＳ／Ｋ３，・・・，
ＲＳ／Ｋｎ 電流検出抵抗器 Ｒ，Ｒ／Ｋ１，Ｒ／Ｋ２，Ｒ／Ｋ３，・・・，Ｒ／Ｋｎ
ソース抵抗器 １２ 演算増幅器（補償制御手段）
Claims (1)
- 【請求項１】 夫々所定の電流を発生する複数の電流
源と、該複数の電流源の電流路に夫々一端が接続され、
他端が共通接続された複数の電流検出抵抗器と、該複数
の電流検出抵抗器の共通接続端の電圧を受け、上記複数
の電流源の制御端に補償用制御電圧を共通に供給し、上
記複数の電流源の合計出力電流を補償する補償制御手段
とを具えることを特徴とする低ノイズ電流源回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US495177 | 1990-03-19 | ||
| US07/495,177 US5012178A (en) | 1990-03-19 | 1990-03-19 | Low noise DAC current source topology |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04222006A true JPH04222006A (ja) | 1992-08-12 |
Family
ID=23967584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3052533A Pending JPH04222006A (ja) | 1990-03-19 | 1991-03-18 | 低ノイズ電流源回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5012178A (ja) |
| EP (1) | EP0447833A3 (ja) |
| JP (1) | JPH04222006A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021502036A (ja) * | 2017-11-07 | 2021-01-21 | アナログ・ディヴァイシス・グローバル・アンリミテッド・カンパニー | 電流ステアリングデジタル−アナログコンバータ |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3049843B2 (ja) * | 1991-04-26 | 2000-06-05 | 株式会社デンソー | 抵抗体電極構造の形成方法 |
| US5506494A (en) * | 1991-04-26 | 1996-04-09 | Nippondenso Co., Ltd. | Resistor circuit with reduced temperature coefficient of resistance |
| US5274375A (en) * | 1992-04-17 | 1993-12-28 | Crystal Semiconductor Corporation | Delta-sigma modulator for an analog-to-digital converter with low thermal noise performance |
| DE4408181A1 (de) * | 1994-03-11 | 1995-09-14 | Ant Nachrichtentech | Verfahren zur Linearisierung von Unstetigkeiten in der Übertragungskennlinie eines D/A-Wandlers sowie Anordnung und Anwendung |
| US5638011A (en) * | 1994-04-12 | 1997-06-10 | I.C. Works, Inc. | Digital to analog converter (DAC) current source arrangement |
| US5801652A (en) * | 1994-07-08 | 1998-09-01 | Cirrus Logic, Inc. | Pattern dependent noise reduction in a digital processing circuit utilizing image circuitry |
| US5719572A (en) * | 1994-07-08 | 1998-02-17 | Cirrus Logic, Inc. | Digital signal processor with reduced pattern dependent noise |
| US6222353B1 (en) * | 2000-05-31 | 2001-04-24 | Philips Semiconductors, Inc. | Voltage regulator circuit |
| EP1172923B1 (en) * | 2000-07-10 | 2006-09-13 | STMicroelectronics S.r.l. | Switching voltage regulator, having a driver circuit of a power MOS switch |
| US7095347B2 (en) * | 2003-06-20 | 2006-08-22 | Telasic Communication, Inc. | Digitally trimmed DAC cell |
| US7227483B2 (en) * | 2004-09-22 | 2007-06-05 | Dongwon Seo | High-speed and high-accuracy digital-to-analog converter |
| TWI309758B (en) * | 2006-04-13 | 2009-05-11 | Novatek Microelectronics Corp | A current source apparatus for reducing interference with noise |
| US7728565B2 (en) * | 2007-11-12 | 2010-06-01 | Itt Manufacturing Enterprises, Inc. | Non-invasive load current sensing in low dropout (LDO) regulators |
| US7746257B2 (en) * | 2008-05-07 | 2010-06-29 | Cirrus Logic, Inc. | Delta-sigma analog-to-digital converter circuit having reduced sampled reference noise |
| US8217635B2 (en) * | 2009-04-03 | 2012-07-10 | Infineon Technologies Ag | LDO with distributed output device |
| US8009077B1 (en) | 2009-06-08 | 2011-08-30 | Cirrus Logic, Inc. | Delta-sigma analog-to-digital converter (ADC) circuit with selectively switched reference |
| TWI400464B (zh) * | 2011-02-11 | 2013-07-01 | Etron Technology Inc | 具有外部測試電壓的電路 |
| US9094032B2 (en) | 2011-07-20 | 2015-07-28 | Freescale Semiconductor, Inc. | Integrated circuit device and method of dynamically modifying at least one characteristic within a digital to analogue converter module |
| ITMI20120310A1 (it) * | 2012-02-29 | 2013-08-30 | St Microelectronics Srl | Regolatore di tensione per dispositivi elettronici contact-less |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1266886A (ja) * | 1968-10-03 | 1972-03-15 | ||
| US3651517A (en) * | 1970-07-13 | 1972-03-21 | Information Int Inc | Digital-to-analog converter with isolated current sources |
| US3675114A (en) * | 1971-06-14 | 1972-07-04 | Forbro Design Corp | High current voltage/current regulator employing a plurality of parallel connected power transistors |
| US4280091A (en) * | 1979-10-29 | 1981-07-21 | Tektronix, Inc. | Variable current source having a programmable current-steering network |
| EP0070086B1 (en) * | 1981-05-07 | 1989-08-09 | Cambridge Consultants Limited | Digital-to-analogue converter which can be calibrated automatically |
| NL8300466A (nl) * | 1983-02-08 | 1984-09-03 | Philips Nv | Stroombronschakeling. |
| NL8500086A (nl) * | 1985-01-16 | 1986-08-18 | Philips Nv | Digitaal-analoog omzetter. |
| JPS61173524A (ja) * | 1985-01-28 | 1986-08-05 | Mitsubishi Electric Corp | デジタル・アナログ変換器 |
| JPH0810832B2 (ja) * | 1987-03-04 | 1996-01-31 | 株式会社東芝 | デイジタル―アナログ変換器 |
| US4864216A (en) * | 1989-01-19 | 1989-09-05 | Hewlett-Packard Company | Light emitting diode array current power supply |
-
1990
- 1990-03-19 US US07/495,177 patent/US5012178A/en not_active Expired - Lifetime
-
1991
- 1991-02-22 EP EP19910102629 patent/EP0447833A3/en not_active Withdrawn
- 1991-03-18 JP JP3052533A patent/JPH04222006A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021502036A (ja) * | 2017-11-07 | 2021-01-21 | アナログ・ディヴァイシス・グローバル・アンリミテッド・カンパニー | 電流ステアリングデジタル−アナログコンバータ |
Also Published As
| Publication number | Publication date |
|---|---|
| US5012178A (en) | 1991-04-30 |
| EP0447833A2 (en) | 1991-09-25 |
| EP0447833A3 (en) | 1993-07-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH04222006A (ja) | 低ノイズ電流源回路 | |
| US5422529A (en) | Differential charge pump circuit with high differential and low common mode impedance | |
| US5517134A (en) | Offset comparator with common mode voltage stability | |
| US3984780A (en) | CMOS voltage controlled current source | |
| US20080036442A1 (en) | Constant-current circuit and system power source using this constant-current circuit | |
| US7902894B2 (en) | Accurate hysteretic comparator and method | |
| US4918399A (en) | Common mode sensing and control in balanced amplifier chains | |
| US7317358B2 (en) | Differential amplifier circuit | |
| US6784737B2 (en) | Voltage multiplier circuit | |
| US7633346B2 (en) | Transconductance compensating bias circuit and amplifier | |
| JPH01311608A (ja) | 電圧電流変換回路 | |
| KR100393693B1 (ko) | 스위치가능한이득을가지며왜곡이감소된증폭기스테이지 | |
| US5936469A (en) | Amplifier with input referred common-mode adjustment | |
| KR100195382B1 (ko) | 공급 전류 보상 회로 장치 | |
| US4766415A (en) | Digital-to-analog converter with temperature compensation | |
| US4933643A (en) | Operational amplifier having improved digitally adjusted null offset | |
| US7161412B1 (en) | Analog calibration of a current source array at low supply voltages | |
| US7202744B1 (en) | Transresistance amplifier | |
| GB2064908A (en) | Complementary symmetry fet amplifier | |
| US7098825B2 (en) | Fixed offset digital-to-analog conversion device and method | |
| JP2007102563A (ja) | 電流発生回路 | |
| CN115225048A (zh) | 放大器电路、对应的设备和方法 | |
| US4333025A (en) | N-Channel MOS comparator | |
| JPH02177724A (ja) | 出力バッファ回路 | |
| JP3438878B2 (ja) | 定電流回路 |