JPH04220568A - Voltage detection circuit - Google Patents

Voltage detection circuit

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Publication number
JPH04220568A
JPH04220568A JP41385690A JP41385690A JPH04220568A JP H04220568 A JPH04220568 A JP H04220568A JP 41385690 A JP41385690 A JP 41385690A JP 41385690 A JP41385690 A JP 41385690A JP H04220568 A JPH04220568 A JP H04220568A
Authority
JP
Japan
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node
voltage
circuit
resistor
potential
Prior art date
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Pending
Application number
JP41385690A
Other languages
Japanese (ja)
Inventor
Hiroyuki Sugino
杉野 博之
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
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Publication of JPH04220568A publication Critical patent/JPH04220568A/en
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Abstract

PURPOSE:To enable a voltage detection circuit which consists of a CMOS transistor to be driven by a low-consumption power. CONSTITUTION:A resistor 3 is provided within a circuit 20a which creates a reference voltage, generates a reference voltage and a voltage which is compared with the reference voltage, and then connects each voltage to an input of a voltage comparison circuit 13, thus enabling a voltage detection circuit to be driven by a low-consumption power.

Description

【発明の詳細な説明】 【0001】 【産業上の利用分野】この発明はCMOSトランジスタ
で構成された電圧検出回路に関し、低消費電力での駆動
を可能にしたものに関するものである。 【0002】 【従来の技術】図2は従来の電圧検出回路の回路構成を
示す。図において、この電圧検出回路は、VDDと第1
のノード2の間に第1のPMOS1、第1のノード2と
VSSの間に第1のNMOS5が接続された第1の直列
回路と、VDDと第3のノード7の間に第2の抵抗体6
、第3のノード7と第4のノード9の間に第2のPMO
S8、第4のノード9と第5のノード11の間に第3の
抵抗体10、第5のノード11とVSSの間に第2のN
MOS12が接続された第2の直列回路と、VDDと第
6のノード16の間に第4の抵抗体15、第6のノード
16とVSSの間に第5の抵抗体17が接続された第3
の直列回路とからなる基準電圧発生回路、および第4の
ノード9を一方の入力Aに、第6のノード16を他方の
入力Bに接続し出力端子14を持つ電圧比較回路13か
ら構成される。 【0003】また第1のPMOS1のゲートは第2のP
MOS8のゲートおよび第1のノード2と接続し、第1
のNMOS5のゲートは第2のNMOS12のゲートお
よび第5のノード11と接続している。さらに上記第1
のPMOS1は第2のPMOS8と比べて、形状(長さ
、幅)が等しく、しきい値電圧の絶対値が大きい。第1
のNMOS5と第2のNMOS12は形状もしきい値電
圧も等しい。 【0004】次に動作について説明する。第1のNMO
S5と第2のNMOS12がカレントミラー回路を構成
しているので、第1のPMOS1と第2のPMOS8を
流れる電流値IO は等しい。また第1のPMOS1と
第2のPMOS8の形状が等しく互いのゲートが接続さ
れているので、この電流値IO は第1のPMOS1と
第2のPMOS8の各しきい値電圧の絶対値|VTHP
1|、|VTHP2|の差を抵抗体6の抵抗値R0 で
割った値になる。即ち、 【0005】 IO =(|VTHP1|−|VTHP2|)/RO 
…(1) 【0006】(1) 式から、電流値IO 
はVDDに依存せず一定である。従って図4に示す様に
VDDの変化に依存せず、第3のノード9にはVSSと
の差が一定の電圧V9 が出力される。一方、第6のノ
ード16にはVDD−VSSを第5の抵抗体15と第6
の抵抗体17で抵抗分割した電圧V16が出力される。 【0007】また電圧比較回路13の入力には、一方の
入力AにV9 、他方の入力BにV16が入力されてお
り、VDDがVDDTYP の場合V9 <V16なの
で、出力Yには“L”レベルが出力されている。VDD
が下がってきて、VDDMIN より小さくなると、V
9 >V16となり出力Yが“H”レベルになる。従っ
て電圧比較回路13の出力Yを見ていることにより、V
DDが下限VDDMIN より小さくなったことが検出
される。 【0008】 【発明が解決しようとする課題】従来の電圧検出回路は
以上のように構成されているので、基準電圧を発生する
回路には上述した微小な電流値IO が常時流れている
。 これに対し、第5,第6の抵抗体にはVDD−VSSに
応じた大電流が常時流れている。また半導体チップ内で
第5,第6の抵抗体を高抵抗化することは大面積を要す
るために困難であり、低消費電力が実現できないという
問題点があった。 【0009】この発明は上記のような問題点を解消する
ためになされたもので、低消費電力で駆動できる電圧検
出回路を得ることを目的とする。 【0010】 【課題を解決するための手段】この発明に係る電圧検出
回路は、基準電圧を作成する回路内に該基準電圧と比較
する、第1あるいは第2の電位との差が一定の電圧を発
生するための抵抗体を設け、上記基準電圧を作成する回
路から基準電圧および第1あるいは第2の電位との差が
一定の電圧をそれぞれ電圧比較回路の入力に接続したも
のである。 【0011】 【作用】この発明に係る電圧検出回路は、電圧比較回路
の両入力に基準電圧を作成する回路から基準電圧および
第1あるいは第2の電位との差が一定の電圧をそれぞれ
供給されることにより、低消費電力化をはかることがで
きる。 【0012】 【実施例】図1は本発明の一実施例による電圧検出回路
の回路構成を示す。図において、第1のノード2と第2
のノード4の間に第1の抵抗体3を接続し、電圧比較回
路13の他方の入力Bと第2のノード4を接続する。2
0aは基準電圧および第1の電位との差が一定の電圧を
それぞれ発生する回路、他は従来例の図2と同様である
。 【0013】次に動作について説明する。従来例と同様
、第1のPMOS1と第2のPMOS8には(a) 式
で示される、VDDの変化に依存しない電流が流れるの
で、第1の抵抗体3の両端の電位もVDDの変化に依存
しない。従って、第2のノード4には図3に示す様にV
DDとの差が一定の電圧が出力される。電圧比較回路1
3が第4のノード9の電圧V9 と第2のノード4の電
圧V4 を比較する。 【0014】このように本実施例では、基準電圧発生回
路20内に該基準電圧と比較する、第1の電位VDDと
の差が一定の電圧を発生するための抵抗体3を設け、上
記基準電圧発生回路20を基準電圧および第1の電位第
1の電位VDDとの差が一定の電圧をそれぞれ発生する
回路20a とし、この両電圧を電圧比較回路13の入
力としてそれぞれ接続したので、回路中のノード電圧を
利用することができ、低消費電力化をはかることができ
る。 【0015】なお上記実施例では、VDDとの差が一定
の電圧として第2のノード4を使用したが、同様にVD
Dとの差が一定の電圧として第1のノード2の電圧V2
 または第3のノードの電圧V7 、VSSとの差が一
定の電圧として第5のノード11の電圧V11を使用し
てもよい。 【0016】また、第1のPMOS1、第2のPMOS
8のゲートを第4のノード9に、第1のNMOS5、第
2のNMOS12のゲートを第2のノード14に接続し
ても同様の効果が得られる。但しこの場合、第1のノー
ド2からVSSとの差が一定の電圧V2 、第5のノー
ド11からVDDとの差が一定の電圧V11が得られる
。 【0017】 【発明の効果】以上のように、この発明に係る電圧検出
回路によれば、基準電圧を作成する回路内に該基準電圧
と比較する、第1あるいは第2の電位との差が一定の電
圧を発生するための抵抗体を設け、基準電圧と第1ある
いは第2の電位との差が一定の電圧を電圧比較回路の入
力として接続するようにしたので、回路中のノード電圧
を利用することができ、低消費電力化をはかることがで
きる効果がある。
Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a voltage detection circuit composed of CMOS transistors, which can be driven with low power consumption. 2. Description of the Related Art FIG. 2 shows the circuit configuration of a conventional voltage detection circuit. In the figure, this voltage detection circuit connects VDD and the first
A first series circuit in which a first PMOS 1 is connected between the node 2 of the circuit, a first NMOS 5 is connected between the first node 2 and the VSS, and a second resistor is connected between the VDD and the third node 7. body 6
, a second PMO between the third node 7 and the fourth node 9
S8, a third resistor 10 between the fourth node 9 and the fifth node 11, a second N resistor between the fifth node 11 and VSS
A second series circuit to which the MOS 12 is connected, a fourth resistor 15 between VDD and the sixth node 16, and a fifth resistor 17 connected between the sixth node 16 and VSS. 3
a reference voltage generation circuit consisting of a series circuit of , and a voltage comparison circuit 13 having an output terminal 14 and connecting the fourth node 9 to one input A and the sixth node 16 to the other input B. . [0003] Also, the gate of the first PMOS1 is connected to the gate of the second PMOS1.
Connected to the gate of MOS8 and the first node 2,
The gate of the NMOS 5 is connected to the gate of the second NMOS 12 and the fifth node 11. Furthermore, the first
Compared to the second PMOS 8, the PMOS 1 has the same shape (length, width) and has a larger absolute value of the threshold voltage. 1st
The NMOS 5 and the second NMOS 12 have the same shape and the same threshold voltage. Next, the operation will be explained. First NMO
Since S5 and the second NMOS 12 constitute a current mirror circuit, the current values IO flowing through the first PMOS 1 and the second PMOS 8 are equal. Also, since the first PMOS1 and the second PMOS8 have the same shape and their gates are connected, this current value IO is the absolute value of each threshold voltage of the first PMOS1 and the second PMOS8 |VTHP
1|, |VTHP2| divided by the resistance value R0 of the resistor 6. That is, IO = (|VTHP1|-|VTHP2|)/RO
...(1) [0006] From the formula (1), the current value IO
is constant regardless of VDD. Therefore, as shown in FIG. 4, a voltage V9 with a constant difference from VSS is output to the third node 9, independent of changes in VDD. On the other hand, VDD-VSS is applied to the sixth node 16 between the fifth resistor 15 and the sixth resistor 15.
A voltage V16 resistance-divided by the resistor 17 is output. In addition, V9 is input to one input A of the voltage comparator circuit 13, and V16 is input to the other input B. When VDD is VDDTYP, V9 < V16, so the output Y is at the "L" level. is being output. VDD
decreases and becomes smaller than VDDMIN, V
9>V16, and the output Y becomes "H" level. Therefore, by looking at the output Y of the voltage comparison circuit 13, V
It is detected that DD has become smaller than the lower limit VDDMIN. [0008] Since the conventional voltage detection circuit is constructed as described above, the above-mentioned small current value IO always flows through the circuit that generates the reference voltage. On the other hand, a large current corresponding to VDD-VSS always flows through the fifth and sixth resistors. Further, it is difficult to increase the resistance of the fifth and sixth resistors within the semiconductor chip because it requires a large area, and there is a problem that low power consumption cannot be achieved. The present invention has been made to solve the above-mentioned problems, and it is an object of the present invention to provide a voltage detection circuit that can be driven with low power consumption. Means for Solving the Problems The voltage detection circuit according to the present invention includes a voltage having a constant difference from a first or second potential, which is compared with the reference voltage, in a circuit for creating a reference voltage. A resistor is provided to generate the voltage, and a voltage having a constant difference between the reference voltage and the first or second potential is connected to the input of a voltage comparison circuit from the circuit for generating the reference voltage. [Operation] The voltage detection circuit according to the present invention is configured such that a voltage having a constant difference between the reference voltage and the first or second potential is supplied to both inputs of the voltage comparator circuit from a circuit that creates the reference voltage. By doing so, it is possible to reduce power consumption. Embodiment FIG. 1 shows the circuit configuration of a voltage detection circuit according to an embodiment of the present invention. In the figure, the first node 2 and the second
The first resistor 3 is connected between the nodes 4 and the other input B of the voltage comparison circuit 13 and the second node 4 are connected. 2
0a is a circuit that generates a voltage having a constant difference from a reference voltage and a first potential, and the other circuits are the same as the conventional example shown in FIG. Next, the operation will be explained. As in the conventional example, a current shown by equation (a) that does not depend on the change in VDD flows through the first PMOS1 and the second PMOS8, so the potential across the first resistor 3 also changes depending on the change in VDD. Not dependent. Therefore, the second node 4 has V as shown in FIG.
A voltage with a constant difference from DD is output. Voltage comparison circuit 1
3 compares the voltage V9 of the fourth node 9 and the voltage V4 of the second node 4. As described above, in this embodiment, the resistor 3 is provided in the reference voltage generating circuit 20 to generate a voltage with a constant difference from the first potential VDD to be compared with the reference voltage. The voltage generation circuit 20 is a circuit 20a that generates a voltage with a constant difference from the reference voltage and the first potential VDD, and both voltages are connected as inputs to the voltage comparison circuit 13, so that can be used to reduce power consumption. In the above embodiment, the second node 4 is used as a voltage with a constant difference from VDD;
The voltage V2 of the first node 2 as a voltage with a constant difference from D
Alternatively, the voltage V11 at the fifth node 11 may be used as a voltage with a constant difference between the voltage V7 at the third node and VSS. [0016] Furthermore, the first PMOS1, the second PMOS
A similar effect can be obtained by connecting the gate of NMOS 8 to the fourth node 9 and the gates of the first NMOS 5 and the second NMOS 12 to the second node 14. However, in this case, a voltage V2 having a constant difference from VSS is obtained from the first node 2, and a voltage V11 having a constant difference from VDD from the fifth node 11. [0017] As described above, according to the voltage detection circuit according to the present invention, the difference between the reference voltage and the first or second potential to be compared with the reference voltage is detected in the circuit for creating the reference voltage. A resistor is provided to generate a constant voltage, and a voltage with a constant difference between the reference voltage and the first or second potential is connected as the input of the voltage comparator circuit, so the node voltage in the circuit can be This has the effect of reducing power consumption.

【図面の簡単な説明】[Brief explanation of the drawing]

【図1】この発明の一実施例による電圧検出回路の回路
構成を示す回路構成図である。
FIG. 1 is a circuit configuration diagram showing the circuit configuration of a voltage detection circuit according to an embodiment of the present invention.

【図2】従来例による電圧検出回路の回路構成を示す回
路構成図である。
FIG. 2 is a circuit configuration diagram showing a circuit configuration of a voltage detection circuit according to a conventional example.

【図3】この発明の一実施例による電圧検出回路の動作
を示す電圧特性図である。
FIG. 3 is a voltage characteristic diagram showing the operation of a voltage detection circuit according to an embodiment of the present invention.

【図4】従来例による電圧検出回路の動作を示す電圧特
性図である。
FIG. 4 is a voltage characteristic diagram showing the operation of a conventional voltage detection circuit.

【符号の説明】[Explanation of symbols]

1    第1のPMOSトランジスタ2    第1
のノード 3    第1の抵抗体 4    第2のノード 5    第1のNMOSトランジスタ6    第2
の抵抗体 7    第3のノード 8    第2のPMOSトランジスタ9    第4
のノード 10  第3の抵抗体 11  第5のノード 12  第2のNMOSトランジスタ 13  電圧比較回路 14  電圧比較回路13の出力 15  第4の抵抗体 16  第6のノード 17  第5の抵抗体
1 First PMOS transistor 2 First
Node 3 First resistor 4 Second node 5 First NMOS transistor 6 Second
Resistor 7 Third node 8 Second PMOS transistor 9 Fourth
Node 10 Third resistor 11 Fifth node 12 Second NMOS transistor 13 Voltage comparison circuit 14 Output 15 of voltage comparison circuit 13 Fourth resistor 16 Sixth node 17 Fifth resistor

Claims (1)

【特許請求の範囲】[Claims] 【請求項1】  第1の電位と、第1のノードとの間に
接続された第1導電形の第1のトランジスタ、第1のノ
ードと第2のノードとの間に接続された第1の抵抗体、
第2のノードと第2の電位との間に接続された第2導電
形の第2のトランジスタとからなる第1の直列回路と、
上記第1の電位と、上記第3のノードとの間に接続され
た第2の抵抗体、第3のノードと第4のノードとの間に
接続され、ゲートが上記第1のトランジスタのゲートに
接続されるとともに、上記第1のノードまたは第4のノ
ードに接続され、しきい値電圧の絶対値が上記第1のト
ランジスタのしきい値電圧の絶対値より小さい第1導電
形の第3のトランジスタ、上記第4のノードと第5のノ
ードとの間に接続された第3の抵抗体、第5のノードと
第2の電位との間に接続されゲートが上記第2のトラン
ジスタのゲートに接続されるとともに、上記第5のノー
ドまたは上記第2のノードに接続された第2の導電形の
第4のトランジスタとからなる第2の直列回路とを備え
た基準電圧発生回路と、該基準電圧発生回路から出力さ
れる基準電圧と上記第1の電位あるいは第2の電位との
差が一定の電圧とを比較する電圧比較回路とを備えたこ
とを特徴とする電圧検出回路。
1. A first transistor of a first conductivity type connected between a first potential and a first node; a first transistor connected between the first node and a second node; resistor,
a first series circuit comprising a second transistor of a second conductivity type connected between a second node and a second potential;
a second resistor connected between the first potential and the third node; a second resistor connected between the third node and the fourth node, the gate of which is the gate of the first transistor; and a third transistor of the first conductivity type, which is connected to the first node or the fourth node, and whose absolute value of the threshold voltage is smaller than the absolute value of the threshold voltage of the first transistor. a third resistor connected between the fourth node and the fifth node; a third resistor connected between the fifth node and the second potential, the gate of which is the gate of the second transistor; and a second series circuit consisting of a fourth transistor of a second conductivity type connected to the fifth node or the second node; A voltage detection circuit comprising: a voltage comparison circuit that compares a reference voltage outputted from a reference voltage generation circuit with a voltage having a constant difference between the first potential or the second potential.
JP41385690A 1990-12-19 1990-12-19 Voltage detection circuit Pending JPH04220568A (en)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9061776B2 (en) 2009-09-24 2015-06-23 Yuyama Mfg. Co., Ltd. Medicine packaging bag and sheet for the same

Cited By (1)

* Cited by examiner, † Cited by third party
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US9061776B2 (en) 2009-09-24 2015-06-23 Yuyama Mfg. Co., Ltd. Medicine packaging bag and sheet for the same

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