JPH0421189A - Image memory circuit - Google Patents

Image memory circuit

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JPH0421189A
JPH0421189A JP2125791A JP12579190A JPH0421189A JP H0421189 A JPH0421189 A JP H0421189A JP 2125791 A JP2125791 A JP 2125791A JP 12579190 A JP12579190 A JP 12579190A JP H0421189 A JPH0421189 A JP H0421189A
Authority
JP
Japan
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image
circuit
image memory
pixel data
output
Prior art date
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Pending
Application number
JP2125791A
Other languages
Japanese (ja)
Inventor
Shuichi Wakabayashi
若林 秀一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Instruments Inc
Original Assignee
Seiko Instruments Inc
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Filing date
Publication date
Application filed by Seiko Instruments Inc filed Critical Seiko Instruments Inc
Priority to JP2125791A priority Critical patent/JPH0421189A/en
Publication of JPH0421189A publication Critical patent/JPH0421189A/en
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Abstract

PURPOSE:To convert image data by a comparatively compact circuit by controlling an image memory circuit so as to input/output data in/from an image memory by sequential access or random access and using the image memory as a lookup table. CONSTITUTION:The image memory 2 and an image IO circuit 3 are controlled in accordance with an instruction mode from a computer 100 and the I/O of a data signal 13 based upon the sequential access of the memory 2 or a data signal based upon its random access is controlled between a picture element data bus selectively connected to the circuit 3 out of buses 8 to 11 and the memory 2. Either one of addresses from a sequential access transfer address circuit 4 based upon an address switching circuit 6 and a random access picture element data selecting circuit 5 is selected. The image memory can be used as a large scale lookup table by the sequential I/O access/random access enabled structure, and at the time of combining plural circuits 16, image data conversion and geometric conversion can be executed by a comparatively compact circuit.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はエリアセンサ等の撮像装置から入力されたデジ
タル画像1 コンピュータ等により作成されたデジタル
画像の画像変換を目的とした回路に関する。
DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a circuit for the purpose of image conversion of a digital image 1 input from an imaging device such as an area sensor and a digital image created by a computer or the like.

〔発明の概要〕[Summary of the invention]

本発明は多値デジタル画像を保有する画像メモリにおい
て、画像メモリのシーケンシャルアクセス機能とランダ
ムアクセス機能を利用して、画像メモリ自体に画像変換
機能を付加するものである。
The present invention utilizes the sequential access function and random access function of the image memory to add an image conversion function to the image memory that holds multivalued digital images.

〔従来の技術〕[Conventional technology]

多値デジタル画像処理における画像変換は、濃度の強調
1反転、圧縮等の画素値の保有するデータの変換及び画
像の平行移動、鏡像化等の幾何的変換などがあり、比較
的広く用いられる手法である。
Image conversion in multivalued digital image processing includes conversion of data held by pixel values such as density emphasis 1 inversion, compression, and geometric conversion such as parallel image translation and mirroring, and is a relatively widely used method. It is.

しかし従来技術では、これらの画像変換を高速に行う場
合、画像を保持する単一または複数の画像メモリと、画
像の画素値の保有するデータ変換を目的とした比較的小
容量のメモリからなるルックアップテーブル形式の変換
回路と、画像の幾何的変換を目的とした変換回路と、こ
れらを結ぶ高速の画像バスから構成する場合が一般的で
あった。
However, in conventional technology, when performing these image conversions at high speed, a lookup system consisting of a single or multiple image memories that hold images and a relatively small capacity memory for the purpose of converting data held by image pixel values is used. Generally, it consisted of an up-table format conversion circuit, a conversion circuit for the purpose of geometric conversion of images, and a high-speed image bus connecting these.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

しかし、従来技術では画像を保持する画像メモリの他に
、各変換を行う専用の回路が必要となり、回路が比較的
大規模C二なってしまうという欠点があった。
However, the conventional technology requires a dedicated circuit for performing each conversion in addition to an image memory for holding the image, and has the disadvantage that the circuit becomes relatively large in size.

そこで本発明は、このような欠点を解消するために画像
を保持する画像メモリ自体を比較的大容量のルックアッ
プテーブル形式のメモリとしても使用できるようにし、
比較的小規模の回路で画像の保有する画素値データの変
換、画像の幾何的変換を行えるようにしたものである。
Therefore, in order to eliminate such drawbacks, the present invention enables the image memory itself that holds images to also be used as a relatively large-capacity lookup table type memory.
This allows conversion of pixel value data held by an image and geometrical conversion of the image using a relatively small-scale circuit.

〔課題を解決するための手段〕[Means to solve the problem]

上記問題点を解決するために本発明は、画像を保持する
画像メモリから画像バスへの入出力において、シーケン
シャルアクセス、ランダムアクセスいずれの動作形態で
も入出力を行える構成とし、また画像メモリの画素値デ
ータのアクセス時のアドレス指定形式として、順次走査
的アドレス指定、画像バス上の特定の信号の組み合わせ
によるアドレス指定、いずれをも行える構成とした。
In order to solve the above problems, the present invention has a configuration that allows input/output from an image memory that holds images to an image bus in either sequential access or random access operation mode, and also enables input/output from an image memory that holds images to an image bus. As an addressing format when accessing data, the configuration allows for both sequential scanning addressing and addressing using a combination of specific signals on the image bus.

〔作 用〕[For production]

上記のように構成する事によって、画像メモリは画像バ
スへの保有するデジタル画像の順次走査的入出力ととも
に、画像バス上の特定の信号の組み合わせによって指定
される任意のアドレスの画素値データへのランダムアク
セス入出力が可能となり、画像メモリをルックアップテ
ーブル形式のメモリとして使用する事ができる。
By configuring as described above, the image memory not only inputs and outputs held digital images to and from the image bus in a sequential scanning manner, but also inputs and outputs the digital images held on the image bus to pixel value data at an arbitrary address specified by a specific combination of signals on the image bus. Random access input/output is possible, and the image memory can be used as a lookup table type memory.

〔実施例〕〔Example〕

以下にこの発明の具体的実施例を図面に基づいて説明す
る。
Specific embodiments of the present invention will be described below based on the drawings.

第1図において、制御回路1はバス15を介してコンピ
ュータ100の指示により映像の一フレームの周期に同
期した画像転送、変換の制御と、同しくバス15を介し
て画像メモリ回路16の画像転送変換におけるシーケン
シャルアクセスまたはランダムアクセスによる読み出し
、書き込み等の動作モードの制御、またはクロックの発
生、各種同期信号、制御信号の発生等、画像メモリ回路
16の全体制御を行う。
In FIG. 1, a control circuit 1 controls image transfer and conversion synchronized with the cycle of one frame of video according to instructions from a computer 100 via a bus 15, and also transfers images from an image memory circuit 16 via a bus 15. It performs overall control of the image memory circuit 16, such as controlling operational modes such as reading and writing by sequential access or random access in conversion, or generating clocks, various synchronization signals, and control signals.

画像メモリ2は多値のデジタル画像を保持するメモリで
あり、本実施例では各画素が9ビツトで表される値をも
ち、水平垂直方向共に512画素からなる。また画像メ
モリ2は保有する画素のソケンシャルな入出力機能とラ
ンダムな入出力機能をもち、それぞれンーケンシャルア
クセス入出力信号13、ランダムアクセス入出力信号1
4により、保有する画素値データを入出力する。また画
像メモリ2のランダムアクセス入出力信号14はバス1
5を介してコンピュータ100に接続され、コンピュー
タ100は前記画像メモリ2の保有する任意の画素値デ
ータをランダムにアクセスできる。
The image memory 2 is a memory that holds a multivalued digital image, and in this embodiment, each pixel has a value expressed by 9 bits, and consists of 512 pixels in both the horizontal and vertical directions. The image memory 2 also has a sequential input/output function and a random input/output function for the pixels it owns, and has a sequential access input/output signal 13 and a random access input/output signal 1, respectively.
4, the held pixel value data is input/output. Furthermore, the random access input/output signal 14 of the image memory 2 is connected to the bus 1.
5 to the computer 100, and the computer 100 can randomly access any pixel value data held in the image memory 2.

次に、画像バス7は4つの画素データバス8〜11およ
び制御信号バス12から構成され、複数設けられた画像
メモリ回路16間で、画素データバス8〜11を使い、
4画素に相当する画素値データを同時に双方向に転送す
る。
Next, the image bus 7 is composed of four pixel data buses 8 to 11 and a control signal bus 12, and the pixel data buses 8 to 11 are used between the plurality of image memory circuits 16.
Pixel value data corresponding to four pixels are simultaneously transferred bidirectionally.

画像入出力回路3は前記制御回路1の制御に基づき、画
像メモリ2からのシーケンソヤルアクセス入出力信号1
3とランダムアクセス入出力信号14のいずれか一方を
画像バス7中の画素データバス8〜11の4系統のうち
のいずれかに選択的に接続するスイッチ回路で構成され
る。
The image input/output circuit 3 receives sequential access input/output signals 1 from the image memory 2 under the control of the control circuit 1.
3 and a random access input/output signal 14 to one of four pixel data buses 8 to 11 in the image bus 7.

転送アドレス回路4は画像バス7での画像の転送におい
て、画像メモリ2がシーケンシャルアクセスモードで動
作する場合のシーケンシャルな入出力の開始アドレスを
発生し、制御回路lからの制御により、順次適切なタイ
ミングでこれを更新し出力する。
Transfer address circuit 4 generates sequential input/output start addresses when image memory 2 operates in sequential access mode during image transfer on image bus 7, and sequentially selects appropriate timings under control from control circuit 1. Update this and output it.

画素データ選択回路5は画像バス7での画像転送におい
て、制御回路1の制御により、画像バス7中の画素デー
タバス8〜11中の特定の信号またはその組み合わせを
選択し出力する。
During image transfer on the image bus 7, the pixel data selection circuit 5 selects and outputs a specific signal or a combination thereof from the pixel data buses 8 to 11 in the image bus 7 under the control of the control circuit 1.

アドレス切換え回路6は、画像バス12での画像の転送
において、画像メモリ2がシーケンシャルアクセスモー
ドで動作する場合は、転送アドレス回路4の出力するア
ドレス信号を、またランダムアクセスモードで動作する
場合は、画素データ選択回路5の出力する信号を、また
コンピュータ100が画像メモリ2をバス15を通して
アクセスする場合は、バス15中のコンピュータ100
の発生するアドレス信号を制御回路lの制御に基づき選
択し、画像メモリ2にメモリアドレス信号17として出
力する。
During image transfer on the image bus 12, the address switching circuit 6 outputs an address signal output from the transfer address circuit 4 when the image memory 2 operates in sequential access mode, and outputs an address signal output from the transfer address circuit 4 when the image memory 2 operates in random access mode. When the computer 100 accesses the image memory 2 through the bus 15, the signal output from the pixel data selection circuit 5 is transmitted to the computer 100 on the bus 15.
The address signal generated by is selected under the control of the control circuit 1 and outputted to the image memory 2 as a memory address signal 17.

以下に本画像メモリ回路の動作を凹面に基づいて説明す
る。
The operation of the present image memory circuit will be explained below based on the concave surface.

第2図は2つの画像メモリ回路間でのデジタル画像の転
送動作を模式的に示すものである。図面中の画像メモリ
回路20は転送元のデジタル画像を保有し、画像メモリ
回路21にその保有するデジタル画像を転送する。双方
の画像メモリ回路20.21はシーケンシャルアクセス
モードで動作し、画像メモリ回路20からその保有する
デジタル画像は、順次走査的に画像バス22の画素デー
タバス23に画素単位に読み出される。画像メモリ回路
21は同期して画素データバス23上にある画像メモリ
回路20からの画素データを順次走査的にその画像メモ
リに書き込む。
FIG. 2 schematically shows a digital image transfer operation between two image memory circuits. An image memory circuit 20 in the drawing holds a transfer source digital image, and transfers the held digital image to an image memory circuit 21. Both image memory circuits 20, 21 operate in a sequential access mode, and the digital images held by the image memory circuit 20 are read out pixel by pixel onto the pixel data bus 23 of the image bus 22 in a sequential scanning manner. Image memory circuit 21 synchronously writes pixel data from image memory circuit 20 on pixel data bus 23 into its image memory in a sequential scanning manner.

第3図は画像メモリ回路での画像変換の動作を模式的に
示すものである。画像メモリ回路30.3132は変換
されるべきデジタル画像を内部の画像メモリに保有し、
各々シーケンシャルアクセスモードで動作し、画像メモ
リ回路30の保有するデジタル画像データは画像バス3
5の中の画素データバス36に、画像メモリ回路31の
保有するデジタル画像データは画素データバス37に、
画像メモリ回路32の保有するデジタル画像データは画
素データバス38に順次走査的に同期して画素データ単
位で読み出される。又画像メモリ回路33は、その画像
メモリ内の画素値が画像変換形式を示すデータを保有し
、ランダムアクセスモードで動作する。本例では画素デ
ータバス36.37.38上の画素データの組み合わせ
によって決定される画像メモリのアドレスのデータを読
み出し、画素データバス39に出力する。画像メモリ回
路34はシーケンシャルアクセスモードで動作し、順次
走査的に画素データバス39上のデータをその内部の画
像メモリに書き込む。
FIG. 3 schematically shows the image conversion operation in the image memory circuit. The image memory circuit 30.3132 holds the digital image to be converted in its internal image memory;
Each operates in sequential access mode, and the digital image data held by the image memory circuit 30 is transferred to the image bus 3.
The digital image data held by the image memory circuit 31 is transferred to the pixel data bus 36 in the pixel data bus 37 in the pixel data bus 37.
The digital image data held by the image memory circuit 32 is read out in pixel data units in sequential scanning synchronization with the pixel data bus 38. Further, the image memory circuit 33 holds data in which pixel values in the image memory indicate an image conversion format, and operates in a random access mode. In this example, the data at the address of the image memory determined by the combination of pixel data on the pixel data bus 36, 37, 38 is read out and output to the pixel data bus 39. The image memory circuit 34 operates in a sequential access mode and writes data on the pixel data bus 39 into its internal image memory in a sequential scanning manner.

すなわち本例では、画像メモリ回路36.37.38の
保有する3つのデジタル画像の各対応する画素データの
組み合わせによって構成されるデータが、画像メモリ回
路33の保有する変換形式を示すデータによって変換さ
れ、画像メモリ回路34に格納される事になる。
That is, in this example, data constituted by a combination of corresponding pixel data of three digital images held by the image memory circuits 36, 37, and 38 is converted by data indicating the conversion format held by the image memory circuit 33. , will be stored in the image memory circuit 34.

第4図は画像メモリ回路間でのデジタル画像の幾何的変
換動作を模式的に示したものである。画像メモリ回路5
0は変換前のデジタル画像を内部の画像メモリに保有し
、シーケンシャルアクセスモードで動作し、保持するデ
ジタル画像を順次走査的に同期して画素データ単位で読
み出し、画像バス54の中の画素データバス55に出力
する。画像メモリ回路51.52は、その画像メモリ内
の画素値に相当するデータが画像メモリ回路50の保有
するデジタル画像に対応する画素データの幾何的変換時
の格納先の座標データを保有し、画像メモリ回路51が
水平方向座標データ、画像メモリ回路52が垂直方向座
標データをそれぞれ格納する。前記画像メモリ回路51
52はシーケンシャルアクセスモードで動作し、それぞ
れ同期して順次走査的にその画像メモリの保有する画素
データを読み出し、画像バス54の中の画素データバス
55.56に出力する。
FIG. 4 schematically shows the geometric conversion operation of a digital image between image memory circuits. Image memory circuit 5
0 holds the digital image before conversion in the internal image memory, operates in a sequential access mode, reads out the held digital image in pixel data units in sequential scanning synchronization, and uses the pixel data bus in the image bus 54. 55. The image memory circuits 51 and 52 hold coordinate data of the storage location of the pixel data corresponding to the digital image held by the image memory circuit 50 when the data corresponding to the pixel value in the image memory is geometrically transformed. The memory circuit 51 stores horizontal coordinate data, and the image memory circuit 52 stores vertical coordinate data. The image memory circuit 51
52 operate in a sequential access mode, read out pixel data held in the image memory in a synchronous and sequential scanning manner, and output the pixel data to pixel data buses 55 and 56 in the image bus 54.

画像メモリ回路53はランダムアクセスモードで動作し
、画素データバス56と57上の画素データの組み合わ
せによって決定される画像メモリのアドレスに画素デー
タバス55の画素データを書き込む。
Image memory circuit 53 operates in a random access mode and writes pixel data on pixel data bus 55 to an address in the image memory determined by a combination of pixel data on pixel data buses 56 and 57.

すなわち本例では、画像メモリ回路50の保有するデジ
タル画像は画像メモリ回路51.52の対応する各画素
の保有する座標を表すデータに従って順次画像メモリ回
路53内に格納されていく。
That is, in this example, the digital images held by the image memory circuit 50 are sequentially stored in the image memory circuit 53 according to data representing the coordinates held by each corresponding pixel of the image memory circuits 51, 52.

〔発明の効果〕〔Effect of the invention〕

本発明は以上説明したように、画像メモリ自体を比較的
大容量のルフクアソブテーブル形式のメモリとして使用
する事を可能とし、他に画像データの画素値の変換、画
像の幾何的変換を行う回路を設ける事なく、比較的小規
模な回路構成にてこれらの変換を行う事ができる。
As explained above, the present invention makes it possible to use the image memory itself as a relatively large-capacity Lufukuassobtable-format memory, and also performs conversion of pixel values of image data and geometric conversion of images. These conversions can be performed with a relatively small-scale circuit configuration without providing any circuits.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は本発明を示すブロック図、第2図は画像の転送
における動作説明図、第3図は画像の画素値データの変
換における動作説明図、第4図は画像の幾何的変換にお
ける動作説明図である。 ・制御回路 画像メモリ ・画像入出力回路 ・転送アドレス回路 ・画素データ選択回路 ・アドレス切換え回路 画像バス ・画素データバスA ・画素データバスB ・画素データバスC 画素データバスD 出願人 セイコー電子工業株式会社 代理人 弁理士  林   敬 之 助22画像バス 第 図
Fig. 1 is a block diagram showing the present invention, Fig. 2 is an explanatory diagram of operations in image transfer, Fig. 3 is an explanatory diagram of operations in converting pixel value data of an image, and Fig. 4 is an illustration of operations in geometric conversion of an image. It is an explanatory diagram.・Control circuit image memory ・Image input/output circuit ・Transfer address circuit ・Pixel data selection circuit ・Address switching circuit Image bus ・Pixel data bus A ・Pixel data bus B ・Pixel data bus C Pixel data bus D Applicant: Seiko Electronic Industries, Ltd. Company agent Patent attorney Keisuke Hayashi 22 image bus diagram

Claims (1)

【特許請求の範囲】[Claims] 濃淡画像を表し、各画素が多階調からなるデジタル画像
を保持し、また画像の指定された水平方向の1行に相当
する画素データを順次かつ連続的に入出力するシーケン
シャルアクセス入出力部と、指定されたアドレスの画素
データを離散的に入出力するランダムアクセス入出力部
とを有する画像メモリと、前記画像メモリのシーケンシ
ャルアクセス入出力部からの画素データと、ランダムア
クセス入出力部からの画素データを指定された動作形態
に従って外部画像バスへ入出力する画像入出力回路と、
前記画像メモリのシーケンシャル入出力部を使用するシ
ーケンシャルアクセスのための画像の垂直方向、水平方
向の書き込み、読み出し開始座標を発生する転送アドレ
ス回路と、外部画像バス中の指定された信号の組み合わ
せを選択出力する画素データ選択回路と、前記転送アド
レス回路の発生する信号と、前記画素データ選択回路の
出力する信号と、外部コンピュータの出力する信号とを
指定された形式に従って選択し、前記画像メモリのアド
レスとして出力するアドレス切換え回路とで構成される
画像メモリ回路。
A sequential access input/output unit that represents a grayscale image and holds a digital image in which each pixel has multiple gradations, and that sequentially and continuously inputs and outputs pixel data corresponding to one specified horizontal row of the image. , an image memory having a random access input/output unit that discretely inputs and outputs pixel data at specified addresses, pixel data from the sequential access input/output unit of the image memory, and pixels from the random access input/output unit. an image input/output circuit that inputs and outputs data to an external image bus according to a specified operation mode;
Selects a combination of a transfer address circuit that generates vertical and horizontal image write and read start coordinates for sequential access using the sequential input/output section of the image memory and specified signals in the external image bus. A pixel data selection circuit to be output, a signal generated by the transfer address circuit, a signal output by the pixel data selection circuit, and a signal output from an external computer are selected according to a specified format, and the address of the image memory is selected. An image memory circuit consisting of an address switching circuit that outputs .
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