JPH0421112A - 昇圧電圧発生回路 - Google Patents
昇圧電圧発生回路Info
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- JPH0421112A JPH0421112A JP2127315A JP12731590A JPH0421112A JP H0421112 A JPH0421112 A JP H0421112A JP 2127315 A JP2127315 A JP 2127315A JP 12731590 A JP12731590 A JP 12731590A JP H0421112 A JPH0421112 A JP H0421112A
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- 239000003990 capacitor Substances 0.000 description 9
- 239000000758 substrate Substances 0.000 description 5
- 238000009499 grossing Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 102220082323 rs35269563 Human genes 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000015654 memory Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はチャージポンプ方式を用いて構成された昇圧電
圧発生回路に関するものである。
圧発生回路に関するものである。
従来の技術
近年、動作上高電圧を必要とする不揮発性メモリ等が利
用されるようになり、それに伴い、半導体集積回路装置
内で昇圧電圧を発生させることか多くなってきた。昇圧
電圧発生回路は、通常、整流素子と容量素子とを接続し
、それを多段接続したチャージポンプ方式の回路構成、
基準電圧発生回路および出力電圧を制御する回路から構
成されている。
用されるようになり、それに伴い、半導体集積回路装置
内で昇圧電圧を発生させることか多くなってきた。昇圧
電圧発生回路は、通常、整流素子と容量素子とを接続し
、それを多段接続したチャージポンプ方式の回路構成、
基準電圧発生回路および出力電圧を制御する回路から構
成されている。
第２図に、半導体基板上にＮチャンネルＭＯＳトランジ
スタ等を用いて構成された、従来型の昇圧電圧発生回路
を示す。これは、まず、ダイオード接続されたＮチャン
ネル型ＭＯＳトランジスタ２′〜６′と隣り同士逆相ク
ロックに接続されたチャージポンプ用キャパシタ７′〜
１０′、および出力平滑キャパシタ１１′よりなる主電
源用回路（以下、チャージポンプ回路と呼ぶ）ｂ′ ダ
イオード接続されたＮチャンネル型Ｎ１０Ｓトランジス
タ１２′〜１６′とチャージポンプ用キャパシタ１７′
〜２０′、出力平滑用キャパシタ２１′および定電圧素
子２２′よりなる基準電圧発生回路Ｃ′と先のチャージ
ポンプ回路ｂ′の出力ノードＡをドレインに、基準電圧
発生回路出力Ｎ ｒ ｅ ｔ・をゲートに接続し、ソー
スから出力を取り出す、Ｎチャンネル型ＭＯＳトランジ
スタによりなる出力制御部ａ′、チャージポンプ回路ｂ
′り力をクランプする回路ｄ′という、大別して、４つ
の要素から構成されている。ところで、基準電圧発生回
路Ｃから直接出力を取らないのは、定電圧素子２２′の
電流能力以上の出力電流能力を得るため、電流能力の高
いチャージポンプ回路と出力電圧制御回路を付加してい
るからである。
スタ等を用いて構成された、従来型の昇圧電圧発生回路
を示す。これは、まず、ダイオード接続されたＮチャン
ネル型ＭＯＳトランジスタ２′〜６′と隣り同士逆相ク
ロックに接続されたチャージポンプ用キャパシタ７′〜
１０′、および出力平滑キャパシタ１１′よりなる主電
源用回路（以下、チャージポンプ回路と呼ぶ）ｂ′ ダ
イオード接続されたＮチャンネル型Ｎ１０Ｓトランジス
タ１２′〜１６′とチャージポンプ用キャパシタ１７′
〜２０′、出力平滑用キャパシタ２１′および定電圧素
子２２′よりなる基準電圧発生回路Ｃ′と先のチャージ
ポンプ回路ｂ′の出力ノードＡをドレインに、基準電圧
発生回路出力Ｎ ｒ ｅ ｔ・をゲートに接続し、ソー
スから出力を取り出す、Ｎチャンネル型ＭＯＳトランジ
スタによりなる出力制御部ａ′、チャージポンプ回路ｂ
′り力をクランプする回路ｄ′という、大別して、４つ
の要素から構成されている。ところで、基準電圧発生回
路Ｃから直接出力を取らないのは、定電圧素子２２′の
電流能力以上の出力電流能力を得るため、電流能力の高
いチャージポンプ回路と出力電圧制御回路を付加してい
るからである。
この回路のようなソース・フォロアの型式を用いた定電
圧出力回路では出力電圧Ｖ ＨＯＵＴ・ −基準電圧Ｖ
ｒ ｅ ｌ ’−閾値電圧ｖｒとなり、基準電圧Ｖ
ｒ ｅ ｊ・の値により、出力電圧値Ｖ。ＩＪＴ・を制
御することができる。
圧出力回路では出力電圧Ｖ ＨＯＵＴ・ −基準電圧Ｖ
ｒ ｅ ｌ ’−閾値電圧ｖｒとなり、基準電圧Ｖ
ｒ ｅ ｊ・の値により、出力電圧値Ｖ。ＩＪＴ・を制
御することができる。
発明か解決しようとする課題
前述のようなソース・フォロア型式を用いた定電圧出力
はフォース電流を取り出し、出力電圧を制御することは
できるが、シンク電流を出力から流し込むことができず
、−度上昇した出力電圧を設定出力電圧に戻すことかで
きない。第２図に示すような浮遊容量２３′、雑音源２
４′があり、雑音かステップ形状であった場合、出力端
子Ｎ０ＵＴ・の電圧は一度上昇し、その後、出力端子Ｎ
０ＬＩＴ／系にリークがない限り、シンク電流かゼロで
あるため出力電圧Ｖｏｕｒ’は上がったままとなる。こ
のように、シンク電流がゼロであるため問題かあった。
はフォース電流を取り出し、出力電圧を制御することは
できるが、シンク電流を出力から流し込むことができず
、−度上昇した出力電圧を設定出力電圧に戻すことかで
きない。第２図に示すような浮遊容量２３′、雑音源２
４′があり、雑音かステップ形状であった場合、出力端
子Ｎ０ＵＴ・の電圧は一度上昇し、その後、出力端子Ｎ
０ＬＩＴ／系にリークがない限り、シンク電流かゼロで
あるため出力電圧Ｖｏｕｒ’は上がったままとなる。こ
のように、シンク電流がゼロであるため問題かあった。
また、ノードＡに関して、この端子の電圧ＶＨＡは、出
力電流かゼロになれば、この従来例では、５ ｘ （Ｖ
ｅ ｒ Ｖ ｒ ）で与えられる非常に高い電圧と
なる。この電圧値を各素子の耐圧以下に抑える必要から
、クランプ回路ｄ′か必要であった。
力電流かゼロになれば、この従来例では、５ ｘ （Ｖ
ｅ ｒ Ｖ ｒ ）で与えられる非常に高い電圧と
なる。この電圧値を各素子の耐圧以下に抑える必要から
、クランプ回路ｄ′か必要であった。
課題を解決するための手段
本発明は、整流素子と容量素子よりなるチャージポンプ
方式の電圧昇圧手段と、制御用入力レベルに応して負荷
状態を変化させる前記電圧昇圧手段出力の一部を分流す
る負荷手段を有する昇圧電圧発生回路をそなえている。
方式の電圧昇圧手段と、制御用入力レベルに応して負荷
状態を変化させる前記電圧昇圧手段出力の一部を分流す
る負荷手段を有する昇圧電圧発生回路をそなえている。
作用
本発明によれば、シンク電流かゼロでないため、出力電
圧のより深い方への変移に対しても、設定出力値に戻そ
うとするため、より安定な昇圧電圧発生電源を提供する
ことか可能となる。また、本発明によれば、昇圧電圧発
生電源系内のチャージポンプ出力ノードか不用意に高電
圧になることを避けることかできる。
圧のより深い方への変移に対しても、設定出力値に戻そ
うとするため、より安定な昇圧電圧発生電源を提供する
ことか可能となる。また、本発明によれば、昇圧電圧発
生電源系内のチャージポンプ出力ノードか不用意に高電
圧になることを避けることかできる。
実施例
第１図（ａ）に半導体集積回路においてＭＯＳトランジ
スタを用いて構成された、本発明に係る昇圧電圧発生回
路の一実施例を示す。これは、ダイオード接続されたＮ
チャンネル型ＭＯＳ）ランンスタ２〜６と隣り同士逆相
クロックに接続されたチャージポンプ用キャパシタ７〜
１０、および出力平滑キャパシタ１１よりなる主電源用
チャージポンプ回路ｂ１ダイオード接続されたＮチャン
ネル型Ｎ１０Ｓトランジスタ１２〜１６とチャージポン
プ用キャパシタ１７〜２０、出力平滑用キャパシタ２１
および定電圧素子２２よりなる基準電圧発生回路Ｃと先
のチャージポンプ回路すの出力。ＵＴをソースおよび自
分自身のＭＯＳ）ランジスタ基板に、基準電圧発生回路
出力Ｎ ｒ ｅ ｔをゲートに、接地メートをドレイン
に接続したＰチャンネル型ＭＯＳトランジスタ１よりな
る負荷手段ａという大別して３つの要素から回路は構成
されている。
スタを用いて構成された、本発明に係る昇圧電圧発生回
路の一実施例を示す。これは、ダイオード接続されたＮ
チャンネル型ＭＯＳ）ランンスタ２〜６と隣り同士逆相
クロックに接続されたチャージポンプ用キャパシタ７〜
１０、および出力平滑キャパシタ１１よりなる主電源用
チャージポンプ回路ｂ１ダイオード接続されたＮチャン
ネル型Ｎ１０Ｓトランジスタ１２〜１６とチャージポン
プ用キャパシタ１７〜２０、出力平滑用キャパシタ２１
および定電圧素子２２よりなる基準電圧発生回路Ｃと先
のチャージポンプ回路すの出力。ＵＴをソースおよび自
分自身のＭＯＳ）ランジスタ基板に、基準電圧発生回路
出力Ｎ ｒ ｅ ｔをゲートに、接地メートをドレイン
に接続したＰチャンネル型ＭＯＳトランジスタ１よりな
る負荷手段ａという大別して３つの要素から回路は構成
されている。
この回路において、基準電圧発生回路Ｃの負荷は出力電
圧制御用負荷回路の〜１０Ｓトランジスタのゲートの容
量性負荷のみであるため、この基準電圧発生回路Ｃの電
流能力は特に必要なく、基準電圧発生回路Ｃ内のチャー
ジポンプと定電圧素子２２とのマツチングさえ考えれば
良い。本実施例での出力電圧制御用負荷回路ａはＰチャ
ンネル型ＭＯ５）ランンスタ１であり、出力電圧Ｖ１１
０１ｊ工か基準電圧Ｖ Ｔ ｅ ＋よりＩＶＴＰＩ以上
高くなれば、Ｖ、ｅ＋ ｌ Ｖｒｐ ｌ ） ２に
よりその値は与えられる。
圧制御用負荷回路の〜１０Ｓトランジスタのゲートの容
量性負荷のみであるため、この基準電圧発生回路Ｃの電
流能力は特に必要なく、基準電圧発生回路Ｃ内のチャー
ジポンプと定電圧素子２２とのマツチングさえ考えれば
良い。本実施例での出力電圧制御用負荷回路ａはＰチャ
ンネル型ＭＯ５）ランンスタ１であり、出力電圧Ｖ１１
０１ｊ工か基準電圧Ｖ Ｔ ｅ ＋よりＩＶＴＰＩ以上
高くなれば、Ｖ、ｅ＋ ｌ Ｖｒｐ ｌ ） ２に
よりその値は与えられる。
主電源用チャージポンプ回路に１０ｐＦのキャパシタを
用い、ＩＭＨｚ程度のクロック周波数を使用した場合、
取り出せる電流は数十／ｌ Ａである。一方負荷回路を
形成するＰチャンネル型ＭＯＳトランジスタのリーク電
流は、先の式より、Ｗ＝２４μｍ。
用い、ＩＭＨｚ程度のクロック周波数を使用した場合、
取り出せる電流は数十／ｌ Ａである。一方負荷回路を
形成するＰチャンネル型ＭＯＳトランジスタのリーク電
流は、先の式より、Ｗ＝２４μｍ。
Ｌ＝１，２μｍ程度を用いた場合、Ｖ ｈｏｕｒ ＝
’Ｊ ｒｅ ｆ” ｌ ＶＴＰＩ ＋０．２Ｖで数十μ
Ａになり、昇圧電圧発生回路としては充分なシンク能力
となる。今、昇圧電圧発生回路の出力に容量性負荷のみ
が接続されているものを考える。この場合、出力ＯＵＴ
か過渡的に充分立上がらず、Ｖ ＨＯ［ＩＴ電圧がＶ
ｒ ｅ １＋ ｌ ＶＴＰＩ ＋０．２Ｖ以下のときニ
ハ、出力電圧制御用負荷回路ａはオフになっていて、そ
の出力ＶＨＯＩＪＴは主電源チャージポンプの能力によ
り決定される。
’Ｊ ｒｅ ｆ” ｌ ＶＴＰＩ ＋０．２Ｖで数十μ
Ａになり、昇圧電圧発生回路としては充分なシンク能力
となる。今、昇圧電圧発生回路の出力に容量性負荷のみ
が接続されているものを考える。この場合、出力ＯＵＴ
か過渡的に充分立上がらず、Ｖ ＨＯ［ＩＴ電圧がＶ
ｒ ｅ １＋ ｌ ＶＴＰＩ ＋０．２Ｖ以下のときニ
ハ、出力電圧制御用負荷回路ａはオフになっていて、そ
の出力ＶＨＯＩＪＴは主電源チャージポンプの能力によ
り決定される。
容量性負荷の場合には、いずれ、出力Ｖ ＨＯｔＪＴは
高くなり、Ｖｌ（ＯＬＩＴ≧ｖ 、ｅｔ ＋ ｌ ＶＴ
Ｐ ｌとなる。この電圧にＶＨＯＬＩＴが到達すると出
力電圧制御用負荷回路ａのＰチャンネル型Ｍ ＯＳ ト
ランジスタｌは導通し出す。そして、前述の例のサイズ
であればさらにＶ ＨＯＵＴが０．２Ｖ程度高くなった
時点で、主電源チャージポンプ能力と出力電圧制御用負
荷リークか均衡し、出力は一定する。この時点において
の安定状態はフォースとシンクとの両型流が均衡状態で
あり、出力側がなんらかの原因（他の信号線とのカップ
リング等）によって変動しても、その変移に応じて、も
との設定電圧に戻るようにフォース又はシンク電流か流
れ、出力は設定電圧になる。また、本回路構成において
は、負荷を制御することにより、チャージポンプ回路の
出力電圧そのものを制御するため、不用意に電圧が上昇
するノードがなくなり、クランプ回路を必要としなくな
る。なお、本実施例ではＰチャンネル型ＭＯＳトランジ
スタの基板電位を自由に取れるようにＰ基板上にＮウェ
ル形成方式とする。また、本実施例において、Ｎチャン
ネル型ＭＯＳトランジスタを用いた正の高電圧発生回路
にＰチャンネル型ＭＯＳトランジスタの出力電圧制御用
負荷回路を用いたが、逆の構成、すなわち、Ｐチャンネ
ルを用いた負の高電圧発生回路にＮチャンネルを用いた
出力制御用負荷回路を用いた場合でも、同様の効果が望
める。この場合にはもちろん、先と逆のＮ基板にＰウェ
ル形成方式となる。
高くなり、Ｖｌ（ＯＬＩＴ≧ｖ 、ｅｔ ＋ ｌ ＶＴ
Ｐ ｌとなる。この電圧にＶＨＯＬＩＴが到達すると出
力電圧制御用負荷回路ａのＰチャンネル型Ｍ ＯＳ ト
ランジスタｌは導通し出す。そして、前述の例のサイズ
であればさらにＶ ＨＯＵＴが０．２Ｖ程度高くなった
時点で、主電源チャージポンプ能力と出力電圧制御用負
荷リークか均衡し、出力は一定する。この時点において
の安定状態はフォースとシンクとの両型流が均衡状態で
あり、出力側がなんらかの原因（他の信号線とのカップ
リング等）によって変動しても、その変移に応じて、も
との設定電圧に戻るようにフォース又はシンク電流か流
れ、出力は設定電圧になる。また、本回路構成において
は、負荷を制御することにより、チャージポンプ回路の
出力電圧そのものを制御するため、不用意に電圧が上昇
するノードがなくなり、クランプ回路を必要としなくな
る。なお、本実施例ではＰチャンネル型ＭＯＳトランジ
スタの基板電位を自由に取れるようにＰ基板上にＮウェ
ル形成方式とする。また、本実施例において、Ｎチャン
ネル型ＭＯＳトランジスタを用いた正の高電圧発生回路
にＰチャンネル型ＭＯＳトランジスタの出力電圧制御用
負荷回路を用いたが、逆の構成、すなわち、Ｐチャンネ
ルを用いた負の高電圧発生回路にＮチャンネルを用いた
出力制御用負荷回路を用いた場合でも、同様の効果が望
める。この場合にはもちろん、先と逆のＮ基板にＰウェ
ル形成方式となる。
本発明に係る第２の実施例を第１図（ｂｌに示す。
これは第１の実施例を組み合わせたものである。
独立したチャージポンプ回路、１つの基準電圧発生回路
とＰチャンネル型とＮチャンネル型各々のＭＯＳトラン
ジスタを組合わせた出力電圧制御用負荷回路よりなって
いる。そして、制御用入力端子は１つで３系統の出力電
圧を制御している。この実施例においては、出力ＶＨ，
，ＶＨ２は同一じレベルＶｒｃｆ ＋ ｌ ＶＴＰ Ｉ
で、はぼ“ｖ、□＋ＩＶ丁Ｐ１で与えられる。出力Ｖ。
とＰチャンネル型とＮチャンネル型各々のＭＯＳトラン
ジスタを組合わせた出力電圧制御用負荷回路よりなって
いる。そして、制御用入力端子は１つで３系統の出力電
圧を制御している。この実施例においては、出力ＶＨ，
，ＶＨ２は同一じレベルＶｒｃｆ ＋ ｌ ＶＴＰ Ｉ
で、はぼ“ｖ、□＋ＩＶ丁Ｐ１で与えられる。出力Ｖ。
３は、Ｐチャンネル型とＮチャンネル型のＭＯＳ）ラン
ジスタの組合わせによりほぼＶ ｒｅｊ ＋ ｌ ＶＴ
Ｐ ｌ ＋ ｌ ＶＴＮ ｌで与えられる（ただし■□
１．Ｐチャンネル型ＭＯＳＩ−ランジスタ閾値、ＶＴＮ
：Ｎチャンネル型ＭＯＳ）ランジスタ閾値）。そして、
この３系統の電圧の制御は基準電圧Ｖ ｒ ｅ ｊ を
調節することにより、Ｖ、、、Ｖ、、。
ジスタの組合わせによりほぼＶ ｒｅｊ ＋ ｌ ＶＴ
Ｐ ｌ ＋ ｌ ＶＴＮ ｌで与えられる（ただし■□
１．Ｐチャンネル型ＭＯＳＩ−ランジスタ閾値、ＶＴＮ
：Ｎチャンネル型ＭＯＳ）ランジスタ閾値）。そして、
この３系統の電圧の制御は基準電圧Ｖ ｒ ｅ ｊ を
調節することにより、Ｖ、、、Ｖ、、。
は同しベルで、ｖＨ３はＩＶＴＮＩ分シフトして同しよ
うに調整できる。また、不用意に高電圧になるノードは
ない。
うに調整できる。また、不用意に高電圧になるノードは
ない。
発明の詳細
な説明したようにこの発明によれば、電圧昇圧手段と制
御用入力レベルに応じて負荷状態が変化する負荷手段を
有することによって、出力のレベル変動に対して強い、
昇圧電圧発生回路か可能となる。また、本回路中では不
用意に高電圧になる／−ドがないため、余分なりランプ
回路は必要ない。一方、本回路を複数個並べた際には出
力制御用負荷回路に共通で基準電圧を与えればよい。
御用入力レベルに応じて負荷状態が変化する負荷手段を
有することによって、出力のレベル変動に対して強い、
昇圧電圧発生回路か可能となる。また、本回路中では不
用意に高電圧になる／−ドがないため、余分なりランプ
回路は必要ない。一方、本回路を複数個並べた際には出
力制御用負荷回路に共通で基準電圧を与えればよい。
第１図（ａｌ、 （ｂ）は本発明に係る昇圧電圧発生回
路の回路図、第２図は従来の昇圧電圧発生回路の回路図
である。 ａ・・・・・・出力電圧制御用負荷回路ブロック、ｂ
ｂ’・・・・・・チャージポンプ回路ブロック、ｃ、
ｃ’・・・・・・基準電圧発生回路ブロック、１．１’
、３０〜３２・・・・・・Ｐチャンネル型ＭＯ３Ｉ−ラ
ンジスタ（エンハンスメント型）、２〜６．１２〜１６
，３３．２’〜６’、１２’〜１６’、２５．２６・・
・・・・Ｎチャンネル型ＭＯＳ）ランジスタ（エンハン
スメント型）、７〜１１．１７〜２１．７’〜１１’、
１７’〜２１′・・・・・容量、２３′・・・・・・浮
遊容量、２２．２２’２７・・・・・・定電圧素子。 代理人の氏名 弁理士 粟野重孝 はか１名り′〜ｎ、
′ｎ’−ｙｒ’ ｎ：ｚり Ｚ３′ ／４’ 基準電圧を主回路 ７５７７１口路 ＮｅｗンネルＭＯ５）ランジスタ（エンハンスメント髪
）ダイオードネー条亮２れｔ二〜＋ｆンネルＭＯ５ｈラ
ノン′スタ（エンハンスメント髪］ 容量 定ｆ＆圧米子 、′、！遵菩量 雑音Ｊ 恢
路の回路図、第２図は従来の昇圧電圧発生回路の回路図
である。 ａ・・・・・・出力電圧制御用負荷回路ブロック、ｂ
ｂ’・・・・・・チャージポンプ回路ブロック、ｃ、
ｃ’・・・・・・基準電圧発生回路ブロック、１．１’
、３０〜３２・・・・・・Ｐチャンネル型ＭＯ３Ｉ−ラ
ンジスタ（エンハンスメント型）、２〜６．１２〜１６
，３３．２’〜６’、１２’〜１６’、２５．２６・・
・・・・Ｎチャンネル型ＭＯＳ）ランジスタ（エンハン
スメント型）、７〜１１．１７〜２１．７’〜１１’、
１７’〜２１′・・・・・容量、２３′・・・・・・浮
遊容量、２２．２２’２７・・・・・・定電圧素子。 代理人の氏名 弁理士 粟野重孝 はか１名り′〜ｎ、
′ｎ’−ｙｒ’ ｎ：ｚり Ｚ３′ ／４’ 基準電圧を主回路 ７５７７１口路 ＮｅｗンネルＭＯ５）ランジスタ（エンハンスメント髪
）ダイオードネー条亮２れｔ二〜＋ｆンネルＭＯ５ｈラ
ノン′スタ（エンハンスメント髪］ 容量 定ｆ＆圧米子 、′、！遵菩量 雑音Ｊ 恢
Claims (3)
- （１）整流素子と容量素子とよりなるチャージポンプ方
式の電圧昇圧手段と、制御用入力レベルに応じて負荷状
態を変化させ、前記電圧昇圧手段出力の一部を分流する
負荷手段を有する昇圧電圧発生回路。 - （２）電圧昇圧手段の出力にソース電極、ある基準電位
にドレイン電極、制御用入力レベル入力端にゲート電極
を接続したＭＯＳ型トランジスタを負荷手段とした請求
項（１）記載の昇圧電圧発生回路。 - （３）制御用入力レベル端子を共通接続したことを特徴
とする請求項（１）記載の昇圧電圧発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2127315A JPH0421112A (ja) | 1990-05-16 | 1990-05-16 | 昇圧電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2127315A JPH0421112A (ja) | 1990-05-16 | 1990-05-16 | 昇圧電圧発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0421112A true JPH0421112A (ja) | 1992-01-24 |
Family
ID=14956900
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2127315A Pending JPH0421112A (ja) | 1990-05-16 | 1990-05-16 | 昇圧電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0421112A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0685846A1 (en) * | 1994-06-03 | 1995-12-06 | Matsushita Electric Industrial Co., Ltd. | Signal transmission method, signal transmission circuit, and semiconductor integrated circuit using the same |
| KR19990010291A (ko) * | 1997-07-16 | 1999-02-18 | 윤종용 | 고전압 구동 액정 표시 장치의 기준 전압 발생 회로 |
-
1990
- 1990-05-16 JP JP2127315A patent/JPH0421112A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0685846A1 (en) * | 1994-06-03 | 1995-12-06 | Matsushita Electric Industrial Co., Ltd. | Signal transmission method, signal transmission circuit, and semiconductor integrated circuit using the same |
| KR19990010291A (ko) * | 1997-07-16 | 1999-02-18 | 윤종용 | 고전압 구동 액정 표시 장치의 기준 전압 발생 회로 |
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