JPH04207681A - テレビ受像機 - Google Patents
テレビ受像機Info
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- JPH04207681A JPH04207681A JP2337637A JP33763790A JPH04207681A JP H04207681 A JPH04207681 A JP H04207681A JP 2337637 A JP2337637 A JP 2337637A JP 33763790 A JP33763790 A JP 33763790A JP H04207681 A JPH04207681 A JP H04207681A
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- Pending
Links
- 238000006243 chemical reaction Methods 0.000 claims abstract description 11
- 238000000926 separation method Methods 0.000 description 6
- 238000006073 displacement reaction Methods 0.000 description 5
- 230000003044 adaptive effect Effects 0.000 description 4
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Landscapes
- Controls And Circuits For Display Device (AREA)
- Color Television Systems (AREA)
- Television Systems (AREA)
- Details Of Television Scanning (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
クリアビシゴンＨＤＴＶ等のディジタル映像信号処理回
路用メインクロック発生回路に関する。
路用メインクロック発生回路に関する。
〔従来技術〕 。
クリアビジョンＨＤＴＶ等の映像信号処理回路用メイン
クロック発生回路において、ＮＴＳＣ標準信号用パース
トゲートクロック発生回路とパソコン出力等の非標準信
号用水平ロッククロック発生回路とを入力状況に応じて
切り換えて使用する場合、位相同期ループＰＬＬ等によ
る両クロック発生回路のメインクロックの位相差により
画像が水平方向に変移する欠点がある。
クロック発生回路において、ＮＴＳＣ標準信号用パース
トゲートクロック発生回路とパソコン出力等の非標準信
号用水平ロッククロック発生回路とを入力状況に応じて
切り換えて使用する場合、位相同期ループＰＬＬ等によ
る両クロック発生回路のメインクロックの位相差により
画像が水平方向に変移する欠点がある。
本発明は上記従来例に鑑みてなされたもので、ＮＴＳＣ
標準信号およびパソコン出力等の非標準信号いずれの入
力信号に切り換えても、画像の水平方向の変移を補正す
る安定した回路を提供するものである。
標準信号およびパソコン出力等の非標準信号いずれの入
力信号に切り換えても、画像の水平方向の変移を補正す
る安定した回路を提供するものである。
本発明は、クロック発生回路出力を水平周波数にカウン
トダウンしたパソコン出力等の非標準信骨用水平ロック
パルスとＮＴＳＣ標準信号用ハースドロックパルスとの
位相差、即ち、画像の水平方向の変移をメインクロック
パルス数換算で求め、そのパルス数だけ映像信号処理回
路の倍速変換用ラインメモリの読み出しリセットパルス
をシフトさせることで、クロック切り換え時の画像の水
平方向の変移を打ち消すことに特徴がある。
トダウンしたパソコン出力等の非標準信骨用水平ロック
パルスとＮＴＳＣ標準信号用ハースドロックパルスとの
位相差、即ち、画像の水平方向の変移をメインクロック
パルス数換算で求め、そのパルス数だけ映像信号処理回
路の倍速変換用ラインメモリの読み出しリセットパルス
をシフトさせることで、クロック切り換え時の画像の水
平方向の変移を打ち消すことに特徴がある。
第１図に示すように、複合映像信号２１のＡ／Ｄ変換器
１、クリアビジョンの信号処理回路２、標準信号あるい
は非標準信号時の読み出しリセット用パルス２８．２９
による倍速変換用ラインメモリ３、Ｄ／Ａ変換器４等か
らなる映像信号処理回路と、パーストゲートクロック発
生回路７、水平ロッククロック発生回路１３、分周器９
．１４からなるロックパルス回路と、水平同期信号Ａに
対する同ロックパルス回路出力の水平ロックパルスＢと
バーストロックパルスＣとの位相差データ２７を得るカ
ウンタ回路１７．１８との構成からなる。
１、クリアビジョンの信号処理回路２、標準信号あるい
は非標準信号時の読み出しリセット用パルス２８．２９
による倍速変換用ラインメモリ３、Ｄ／Ａ変換器４等か
らなる映像信号処理回路と、パーストゲートクロック発
生回路７、水平ロッククロック発生回路１３、分周器９
．１４からなるロックパルス回路と、水平同期信号Ａに
対する同ロックパルス回路出力の水平ロックパルスＢと
バーストロックパルスＣとの位相差データ２７を得るカ
ウンタ回路１７．１８との構成からなる。
水平ロッククロック発生回路１３出力をメインクロック
２６とするカウンタ回路１７．１８は、第２回に示すよ
うに同期分離回路１１出力の水平同期信号へ〇〇立ち下
がりを基準に、それぞれ、パソコン出力等の非標準信号
用水平ロックパルスＢ及びＮＴＳＣ標準信号用バースト
ロンクパルスＣの立ち下がりまでの期間ｔ ＋、 ｔ
ｚのメインクロック２６を数え、データ処理回路１９出
力差分データ２７により可変遅延回路２０の遅延値を設
定したリセットパルス２８を映像信号処理回路の倍速変
換用ラインメモリ３に接続し、同ラインメモリ３の読み
出しタイミングをシフトして非標準信号から標準信号（
又は逆）に入力を切り換えた時の画像の水平方向の変移
を補正する。
２６とするカウンタ回路１７．１８は、第２回に示すよ
うに同期分離回路１１出力の水平同期信号へ〇〇立ち下
がりを基準に、それぞれ、パソコン出力等の非標準信号
用水平ロックパルスＢ及びＮＴＳＣ標準信号用バースト
ロンクパルスＣの立ち下がりまでの期間ｔ ＋、 ｔ
ｚのメインクロック２６を数え、データ処理回路１９出
力差分データ２７により可変遅延回路２０の遅延値を設
定したリセットパルス２８を映像信号処理回路の倍速変
換用ラインメモリ３に接続し、同ラインメモリ３の読み
出しタイミングをシフトして非標準信号から標準信号（
又は逆）に入力を切り換えた時の画像の水平方向の変移
を補正する。
第１図の１は複合映像信号２１のＡ／Ｄ変換器、２はメ
モリコントロール用パルス発生回路１０出力２９により
映像信号の適合型Ｙ／Ｃ分離あるいは適合型走査線補間
処理等を行うクリアビジョン信号処理回路、３は同信号
処理回路２出力信号の倍速変換用ラインメモリ、４は倍
速化したＹ／Ｒ−Ｙ／Ｂ−Ｙアナログ信号２２を出力す
るＤ／Ａ変換器１１は水平同期信号Ａを出力する同期分
離回路、６はゲートパルス発生回路１２出力パルスのタ
イミングでバースト信号２３を抜き取り出力するパース
トゲート回路、７は同バースト信号２３を入力とする位
相検出回路、ＬＰＦ 、 ＶＣＯ等（ＰＬＬ）からなる
ＮＴＳＣ標準信号用パーストゲートロック発生回路、１
３は水平同期信号Ａを入力とするパソコン出力等の非標
準信号用水平ロッククロック発生回路、９は同水平ロッ
ククロック発生回路１３及び前記パーストゲート回路７
出力を水平周波数にカウントダウンしたバーストロック
パルスＣを出力する分周器、１４は水平ロッククロック
発生回路１３出力のクロック２６を水平周波数にカウン
トダウンした水平ロックパルスＢを出力する分周器、１
５はリセットパルス発生回路、１６は偏向コイルＤＹ、
フライバックトランスＦＢＴ等を負荷とする水平出力回
路、１７は水平ロックパルスＢの立ち下がりと水平同期
信号Ａの立ち下がり間のクロック２６を数えるカウンタ
回路、１８は水平同期信号Ａの立ち下がりとバーストロ
ックパルスＣの立ち下がり間のクロック２６を数えるカ
ウンタ回路、１９は同カウンタ１７，１８回路出力を基
に差分データ２７を出力するデータ処理回路、２０は同
差分データ２７により前記バーストロックパルスＣの遅
延値を設定し倍速変換用ラインメモリ３に読み出しリセ
ットパルス２８を出力する可変遅延回路である。
モリコントロール用パルス発生回路１０出力２９により
映像信号の適合型Ｙ／Ｃ分離あるいは適合型走査線補間
処理等を行うクリアビジョン信号処理回路、３は同信号
処理回路２出力信号の倍速変換用ラインメモリ、４は倍
速化したＹ／Ｒ−Ｙ／Ｂ−Ｙアナログ信号２２を出力す
るＤ／Ａ変換器１１は水平同期信号Ａを出力する同期分
離回路、６はゲートパルス発生回路１２出力パルスのタ
イミングでバースト信号２３を抜き取り出力するパース
トゲート回路、７は同バースト信号２３を入力とする位
相検出回路、ＬＰＦ 、 ＶＣＯ等（ＰＬＬ）からなる
ＮＴＳＣ標準信号用パーストゲートロック発生回路、１
３は水平同期信号Ａを入力とするパソコン出力等の非標
準信号用水平ロッククロック発生回路、９は同水平ロッ
ククロック発生回路１３及び前記パーストゲート回路７
出力を水平周波数にカウントダウンしたバーストロック
パルスＣを出力する分周器、１４は水平ロッククロック
発生回路１３出力のクロック２６を水平周波数にカウン
トダウンした水平ロックパルスＢを出力する分周器、１
５はリセットパルス発生回路、１６は偏向コイルＤＹ、
フライバックトランスＦＢＴ等を負荷とする水平出力回
路、１７は水平ロックパルスＢの立ち下がりと水平同期
信号Ａの立ち下がり間のクロック２６を数えるカウンタ
回路、１８は水平同期信号Ａの立ち下がりとバーストロ
ックパルスＣの立ち下がり間のクロック２６を数えるカ
ウンタ回路、１９は同カウンタ１７，１８回路出力を基
に差分データ２７を出力するデータ処理回路、２０は同
差分データ２７により前記バーストロックパルスＣの遅
延値を設定し倍速変換用ラインメモリ３に読み出しリセ
ットパルス２８を出力する可変遅延回路である。
入力複合映像信号２１をパソコン出力等の非標準信号か
らＮＴＳＣ標準信号にすると、スイッチ回路５゜８はそ
れぞれ第３図に示す判別回路３２出力の制御信号３１に
より自動的に端子ｂ （非標準時）側から端子ａ（標準
時）側に切り替わり、カウンタ回路１７は第２図に示す
ように、同期分離回路１１出力の水平同期信号Ａの立ち
下がりより水平ロックパルスＢの立ち下がりまでの期間
ｔ、のクロック数をカウントし、同様に、カウンタ回路
１８も水平同期信号Ａの立ち下がりよりバーストロック
パルスＣの立ち下がりまでの期間ｔ２のクロック数をカ
ウントする。
らＮＴＳＣ標準信号にすると、スイッチ回路５゜８はそ
れぞれ第３図に示す判別回路３２出力の制御信号３１に
より自動的に端子ｂ （非標準時）側から端子ａ（標準
時）側に切り替わり、カウンタ回路１７は第２図に示す
ように、同期分離回路１１出力の水平同期信号Ａの立ち
下がりより水平ロックパルスＢの立ち下がりまでの期間
ｔ、のクロック数をカウントし、同様に、カウンタ回路
１８も水平同期信号Ａの立ち下がりよりバーストロック
パルスＣの立ち下がりまでの期間ｔ２のクロック数をカ
ウントする。
可変遅延回路２０はカウンタ回路１７．１８出力の位相
差１２−１．に応したデータ処理回路１９出力差分テー
タ２７のクロックパルス数だけ、映像信号処理回路の倍
速変換用ラインメモリ３の読み出しリセットパルス２８
をソフトし、入力複合映像信号２１の非標準信号から標
準信号（又は逆）への切り換えによる画像の水平方向の
変移分を打ち消す。
差１２−１．に応したデータ処理回路１９出力差分テー
タ２７のクロックパルス数だけ、映像信号処理回路の倍
速変換用ラインメモリ３の読み出しリセットパルス２８
をソフトし、入力複合映像信号２１の非標準信号から標
準信号（又は逆）への切り換えによる画像の水平方向の
変移分を打ち消す。
第３図は、同期分離回路１１出力の水平同期信号Ａとハ
ーストゲ−トロツク発生回路７出力信号３０とを入力し
、垂直同期パルス周波数までカウントダウンして位相比
較および積分処理（図示せず）等により標準／非標準切
り換えのスイッチ回路５゜８用制御信号３１を垂直期間
毎に出力する判別回路３２である。
ーストゲ−トロツク発生回路７出力信号３０とを入力し
、垂直同期パルス周波数までカウントダウンして位相比
較および積分処理（図示せず）等により標準／非標準切
り換えのスイッチ回路５゜８用制御信号３１を垂直期間
毎に出力する判別回路３２である。
尚、非標準信号としてはビデオディスク、ビデオテープ
レコーダ出力等のジッタを含む映像信号もあり、また、
標準信号においても瞬間的に非標準状態となる場合もあ
り、特に、同じ内容の画像比較において効果が顕著に認
められる。
レコーダ出力等のジッタを含む映像信号もあり、また、
標準信号においても瞬間的に非標準状態となる場合もあ
り、特に、同じ内容の画像比較において効果が顕著に認
められる。
以上のように本発明は、クロック発生回路出力を水平周
波数にカウントダウンしたパソコン出力等の非標準信号
用水平ロックパルスとＮＴＳＣ標準信号用ハーストロツ
クパルスとの位相差、即ち、画像の水平方向の変移をメ
インクロックパルス数換算で求め、そのパルス数だけ映
像信号処理回路の倍速変換用ラインメモリの読み出しリ
セットパルスをシフトすることで、ＮＴＳＣ標準信号及
び非標準信号いずれの入力信号に切り換えても、画像の
水平方向の変移を打ち消す安定した回路を構成すること
ができる。
波数にカウントダウンしたパソコン出力等の非標準信号
用水平ロックパルスとＮＴＳＣ標準信号用ハーストロツ
クパルスとの位相差、即ち、画像の水平方向の変移をメ
インクロックパルス数換算で求め、そのパルス数だけ映
像信号処理回路の倍速変換用ラインメモリの読み出しリ
セットパルスをシフトすることで、ＮＴＳＣ標準信号及
び非標準信号いずれの入力信号に切り換えても、画像の
水平方向の変移を打ち消す安定した回路を構成すること
ができる。
第１図は本発明の一実施例を示す画像の水平方向の変移
を補正するメインクロック回路のブロック図、第２図は
同第１図を説明するためのタイミング図、第３図は同第
１図の標準／非標準信号切り換えのスイッチ回路用制御
信号を発生する判別回路のブロック図である。 ２は映像信号の適合型Ｙ／Ｃ分離あるいは適合型走査線
補間処理等を行うクリアビジョン信号処理回路、３は倍
速変換用ラインメモリ、７はＮＴＳＣ標準信号用ハース
トゲ−トロツク発生回路、９，１４は分周器、１１は同
期分離回路、１３は非標準信号用水平ロッククロック発
生回路、１７．１８はカウンタ１９はデータ処理回路、
２０はラインメモリリセットパルス用可変遅延回路、３
２は標準／非標準信号切り換えの制御信号３１を出力す
る判別回路、Ａは水平同期信号、Ｂは水平ロックパルス
、Ｃはハーストロツクパルスである。 特許出願人 株式会社富士通ゼネラル 第１図
を補正するメインクロック回路のブロック図、第２図は
同第１図を説明するためのタイミング図、第３図は同第
１図の標準／非標準信号切り換えのスイッチ回路用制御
信号を発生する判別回路のブロック図である。 ２は映像信号の適合型Ｙ／Ｃ分離あるいは適合型走査線
補間処理等を行うクリアビジョン信号処理回路、３は倍
速変換用ラインメモリ、７はＮＴＳＣ標準信号用ハース
トゲ−トロツク発生回路、９，１４は分周器、１１は同
期分離回路、１３は非標準信号用水平ロッククロック発
生回路、１７．１８はカウンタ１９はデータ処理回路、
２０はラインメモリリセットパルス用可変遅延回路、３
２は標準／非標準信号切り換えの制御信号３１を出力す
る判別回路、Ａは水平同期信号、Ｂは水平ロックパルス
、Ｃはハーストロツクパルスである。 特許出願人 株式会社富士通ゼネラル 第１図
Claims (1)
- クリアビジョン等のディジタル映像信号処理回路用メイ
ンクロック回路において、バースト信号を基準入力とす
るバーストゲートクロック発生回路と水平同期信号を基
準入力とする水平ロッククロック発生回路との複数のメ
インクロック発生回路と、同水平同期信号の立ち下がり
より、それぞれメインクロックを水平周波数まで分周し
た水平ロックパルス及びバーストロックパルスの立ち下
がりまでのメインクロック数をカウントする複数のカウ
ンタ回路と、同カウンタ回路出力の差分データにより前
記映像信号処理回路の倍速変換用ラインメモリの読み出
しリセットタイミングの遅延値を設定する可変遅延回路
とを具備してなるテレビ受像機。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2337637A JPH04207681A (ja) | 1990-11-30 | 1990-11-30 | テレビ受像機 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2337637A JPH04207681A (ja) | 1990-11-30 | 1990-11-30 | テレビ受像機 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04207681A true JPH04207681A (ja) | 1992-07-29 |
Family
ID=18310534
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2337637A Pending JPH04207681A (ja) | 1990-11-30 | 1990-11-30 | テレビ受像機 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04207681A (ja) |
-
1990
- 1990-11-30 JP JP2337637A patent/JPH04207681A/ja active Pending
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