JPH04196716A - 位相同期回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野】

本発明は位相同期回路、更に詳しくいえば、入力信号と
電圧制御発振器の出力の位相差に対応する電圧で電圧制
御発振器の発振周波数を制御する位相同期回路に関する
ものである。

【従来の技術】

入力信号と電圧制御発振器の出力の位相差に対応する電
圧で電圧制御発振器の発振周波数を制御する位相同期回
路は、一般に良く知られ１通信機器などに多く使用され
ている。この種の位相同期回路では同期はずれ状態にお
ける引込み時間の短縮、同期した後の周波数リップル、
ジッタ低減等が技術的課題となる。上記課題を解決した
回路として第８図に示すような位相同期回路が知られて
いる（公開特許公報　昭６３−２１７７１９号公報）。 この位相同期回路は図示するように、位相同期回路は、
入力パルス信号ｐ４と電圧制御発振器１４の出力パルス
信号ｐ２の位相を比較し１位相差を検出する位相比較器
１１と、位相比較器１１の出力を平滑する平滑フィルタ
１２と、この平滑フィルタ１２に接続されるループフィ
ルタ１３と、ループフィルタ１３で生成した制御電圧Ｖ
工て発振周波数が制御される電圧制御発振器１４とから
構成されている。 第９図に平滑フィルタ１２の入出力特性を示す。 電圧制御発振器１４の出力信号Ｐ２の１周期を２π（ｒ
ａｄ）とした場合、入力パルス信号ｐ１の位相と電圧制
御発振器１４の出力パルス信号ｐ２の位相が一致する位
相差零を基準に±π　〔ｒａｄｌの線形比較回路を持つ
、この平滑フィルタ１２の出力電流工をループフィルタ
１３によって制御電圧ｖｉに変換し、電圧制御発振器１
４の出力パルス信号ｐ２の位相制御を行なう。 このように位相同期口が路動作することにより、電圧制
御発振器１４の出力パルス信号ｐ２の位相を入力パルス
信号ｐ工の位相に同期させている。 【発明が解決しようとする課題］ 上記位相同期回路が所定の機能を発揮するためには、平
滑フィルタの出力電流工が零となる位相差で同期を完了
させる必要が有る。そのためには。 第９図の特性のように原点を通る理想的な特性の場合は
位相差零で出力電流が零となり、同期状態での位相差検
出範囲は遅れ側と進み側が等しくπ（ｒａｄ）となる必
要がある。 しかしながら、実際の回路構成では回路素子のアンバラ
ンス、対となる素子の整合性の限界から、第１０図に示
すように位相差が零のとき電流工が零とならない、即ち
オフセット電流が多々発生する。そのため、入力パルス
信号ｐ□と電圧制御発振器１４の出力パルス信号ｐ２の
位相差が零でも必ずしも同期するとは限らない。 第１０図に示すような特性となった場合、同期状態での
位相差は一φ（ｒａｄ）となる、このとき、遅れ側の位
相差検出範囲は（π−φ）　　（ｒａｄ〕となり、進み
側の位相差検出範囲は（π＋φ）［ｒａｄ）となり、位
相差検出範囲が遅れ側と進み側で一致しなくなる。この
ような状態の位相同期回路はキャプチャレンジ及びロッ
クレンジが減少し、同期が行なえない、もしくは、−旦
、同期が完了しても、その後同期が外れやすい等の問題
が発生しやすい。 また、磁気ディスク装置などに用いられるような高速同
期と安定性を両立させる位相同期回路では、平滑フィル
タの出力を切替える２ゲイン方式を採用しており、高ゲ
イン状態で高速同期を行ない、同期完了後、第１１図に
示すように、高ゲイン状態での同期時の位相差φ＝（ｒ
ａｄ）と、通常ゲイン状態での同期時の位相差φ０［ｒ
ａｄ］とが、一般に一致しないため、通常ゲインに戻し
た後、φ区とφＤの差分だけ、再度同期を行なうことに
なる。これは磁気ディスク等のシステムにとっては同期
完了時間が長引くという重大な欠点となる。 本発明の目的は、回路素子のアンバランス、対となる素
子の不整合等の原因で発生する同期状態での位相差を零
に補正する手段を備えた位相同期回路を提供し、キャプ
チャレンジ、ロックレンジの低下を防ぎ、またゲイン切
替え時の再同期による同期完了時間の増大を押さえる位
相同期回路を実現することである。 【課題を解決するための手段］ 本発明は、上記目的を達成するために、電圧制御発振器
の出力信号と、同期されるべき被同期信号との位相比較
を行なう位相比較器と、上記位相比較器の出力を平滑す
る平滑フィルタと、上記平滑フィルタの出力電流を積分
し、上記電圧制御発振器の制御電圧を発生するループフ
ィルタとを有する位相同期回路において、 上記被同期信号である上記電圧制御発振器の出力信号と
入力信号の位相差が零のとき、上記平滑フィルタの出力
電流の値が零となるように上記平滑フィルタの出力電流
の値を補正するオフセット電流補正手段を設けた。 上記電流補正手段は位相差零の２つの信号を発生する零
位相差発生回路と、上記零位相差発生回路の２つの信号
を位相比較器の入力としたときのを上記上記平滑フィル
タの出力電流を検出するオフセット電流検出回路と、オ
フセット電流検出回路の出力電流を位相同期回路の通常
動作のときに上記平滑フィルタの出力電流から差し引く
補正回路持つ。 本発明の好ましい実施形態としては、位相比較器は２つ
のパルス信号の位相比較を行なう回路であり、第１のパ
ルス信号と、上記第１のパルス信号の時間幅に入力パル
ス信号である被同期信号と上記電圧制御発振器の出力パ
ルス信号との位相差に応じた時間幅を加えた時間幅の第
２のパルス信号を出力する構成とする。 【作用１ 本発明による位相同期回路によれば、平滑フィルタの出
力電流の値を補正する手段を設けることによって、被同
期信号と電圧制御発振器の位相差が零のときの平滑フィ
ルタの出力オフセット電流は本来の位相同期を行なう前
に定期的に検出され、本来の位相同期動作時には上記検
出されたオフセット電流が平滑フィルタの出力オフセッ
ト電流を打ち消すように補正されるため、回路素子のア
ンバランス、対となる素子の非整合性によって、位相電
流特性が第９図に示すような特性となる場合においても
、理想的な位相同期を実現できる。 ［実施例１ 以下、本発明による位相同期回路の実施例について説明
する。 第１図は本発明による位相同期回路の１実施例の構成ブ
ロック図である。 位相同期回路は、入力パルス信号ｐ工と制御電　　　　
　□圧発振器の出力パルス信号ｐ２の位相差を検出する
位相比較器１１、位相比較器１１の出力する位相差信号
を電流工に変換する平滑フィルタ１２、平滑フィルタ１
２の出力電流工を積分して電圧制御発振器１４の制御電
圧値Ｖ工を生成するループフィルタ１３．ループフィル
タ１３の出力電圧Ｖ工に従って出力パルス信号ｐ２の周
波数を変化させる電圧制御発振器１４、及び平滑フィル
タ１２のオフセット電流を補正するオフセット電流補正
回路１５で構成される。 第２図は第１図を更に詳しく示した構成図である。同図
において第１図と同一部分については同一の番号を付し
て説明を省く。 位相比較器１１の入力部に入力パルス信号ｐ工及び電圧
制御発振器１４の出力パルス信号ｐ２のそれぞれとオフ
セット電流補正回路１５の零位相差信号発生回路からの
パルス信号Ｐａ　　１２ｊびＰａ−２とを切り替えるス
イッチＳＷＩが設けられ、平滑フィルタ１２の出力部に
平滑フィルタ１２の出力電流をループフィルタ１３とオ
フセット電流補正回路１５への接続を切り替えるスイッ
チＳｗ２が設けられている。 オフセット電流補正゛回路１５はオフセット電流を検出
し電圧に変換するオペアンプ。ｐｉ及び抵抗Ｒ１、変換
された電圧をディジタル値ｄに変換するアナログ−ディ
ジタル変換器２１、アナログ−ディジタル変換器２１の
出力ディジタル値ｄを記憶しておくレジスタ２２、レジ
スタ２２に記憶されたディジタル値ｅに従って必要な電
流値ｆを生成するディジタル−アナログ変換器２３．オ
フセット電流を検出する際、２つの位相差零の信号ｐ、
−１及びＰａ−２を生成する零位相差信号生成回路２４
で構成される。記号ｇ、ｈ及びｉはそれぞれアナログ−
ディジタル変換器２１の入力電圧取り込み信号、アナロ
グ−ディジタル変換器２１の出力取り込み信号及びディ
ジタル−アナログ変換器２３の入カディジタル値取り込
み信号である。 第３図は零位相差信号生成回路２４の出力信号Ｐｏ　　
１及びＰｏ−２のタイミングチャートを示す。 入力パルス信吾ｐ１の代わりに入力するＰｏ　　１と電
圧制御発振器１４の出力パルス信号ｐ２の代わりに入力
する信号ｐａ−２の立ち下がりエツジが一致している。 もちろん、回路方式によって立上りエツジを使うことも
可能であるし、また信号ｐ１．−１と信号Ｐ　ａ　−２
の周波数非は１：３である必要はなく、１：ｎ（ｎは自
然数）でよい。このようない位相同期した信号は位相同
期回路が使用される装置の中の基準クロック信号から作
られる。 第４図を用いて第２図に示す実施例の動作説明をする。 まず、オフセット電流補正を行なうときは、入力切替え
信号ｊｔ＆″Ｌ”レベルにする。これによりスイッチＳ
Ｗ１は零位相差信号ｐ０−１及びｐｏ−２を選択し、ス
イッチＳＷ２はオペアンプｏｐ１を選択する。このとき
位相比較器１１は零位相信号が入力されているため、位
相差零を平滑フィルタ１２に入力する。平滑フィルタ１
２は位相差零を電流に変換して出力する。この出力電流
工はスイッチＳＷ２を介してオペアンプａｐｌへ入力さ
れ、抵抗Ｒ１により電圧に変換される。 アナログ−ディジタル変換器２１の入力電圧取り込み信
号ｇを入力する。これにより、アナログ−ディジタル変
換器２１はオペアンプａｐｌの出力電圧を取り込んでデ
ィジタル値ｄに変換する。 次に、ラッチ信号りをレジスタ２２に入力する。 これにより、レジスタ２２はアナログ−ディジタル変換
器２１のディジタル出力値ｄを取り込み。 記憶する。 次に、ディジタル−アナログ変換器２３のデータ取り込
み信号ｉを入力する。これにより、ディジタル−アナロ
グ変換器２３はレジスタ２２の出力ディジタル値ｅを取
り込み、対応するオフセット電流値ｆを出力する。ここ
で、出力電流値ｆが平滑フィルタ２２のオフセット電流
Ｉを補正し、零とする値となるようにディジタル−アナ
ログ変換器２３の変換利得を！ＩＩしておく。もちろん
、利得の調整はディジタル−アナログ変換Ｉ２３だけで
なく、オペアンプｏｐｌと抵抗Ｒ１による電流電圧変換
利得、もしくは、アナログ−ディジタル変換器２１の変
換利得で調整しても良い。 また開ループによる補正より精度の上がる閉ループをを
用いた補正を行なうことも可能である。 この場合、前述の一連の補正方法を負帰還ループにして
繰返し行なう、上述の補正方法により生成した電流値ｆ
は平滑フィルタ１２に入力され、オフセット電流を打ち
消し、零に補正する。その結果、第５図に示す平滑フィ
ルタ２２の特性のように、常に、オフセット電流のない
原点を通る。すなわち位相差零のとき出力電流Ｉが零と
なる特性が得られる。 そして、オフセット電流補正動作が終了すると。 入力切替え信号ｊを“Ｈ”レベルに戻し、スイッチＳＷ
Ｉは入力パルス信号ｐ１を選択し、スイッチＳＷ２はル
ープフィルタ１３を選択し１通常の位相同期動作状態に
戻る。ただし、ディジタル−アナログ変換器２３は電流
値ｆを、次の補正動作が行われるまで保持しておく。 第６図及び第７図にそれぞれ第２図の実施例に使用され
た位相比較器１１及び平滑フィルタ１２の回路図を示す
。これらの回路は補正電流値ｆを平滑フィルタ１２へ加
得る部分を除いては前記特開昭６３−２１７７１９号公
報に記載されている回路と同様の構成であるので簡単に
説明する。 第６図の回路は、クロックの立上り出動作するフリップ
フロップＦＦ、１、ＦＦ２とＡＮＤゲートＡＮＤ１、Ａ
ＮＤ２とインバータＩＮＶからなる。 入カパルス信号ｐ工はＦＦＩの入力端子ｃｋに、電圧制
御発振器の出力パルス信号ｐ２はインバータエＮＶを介
してＦＦ２の入力端子ｃｋに加えられる。ＦＦＩの出力
端子Ｑは端子Ｔ□とＦＦ２のデータ入力端子りに接続さ
れる。 ＡＮＤｌの２つの入力はＦＦ２の端子ＱとＦＦ２のｃｋ
端子と接続され、ＡＮＤｌの出力は端子Ｔ１に接続され
、ＡＮＤ２の２つの入力はＦＦ２の端子Ｑの出力と電圧
制御発振器の出力パルス信号ｐ２が加えられる。ＡＮＤ
２の出力は端子Ｔ、に接続されている。端子Ｔｉ、Ｔ、
及びＴ、にはそれぞれ２人カパルス信号ｐ１と出力パル
ス信号ｐ２の立上り時間差とｐ２の周期の１／２の和の
幅のパルス、ｐ２の周期１／２の幅のパルス及びＴ１及
びＴ２に重ならないパルスが時間を接して発生する。 即ち位相比較器は１１は第１のパルス信号ｐ２と、上記
第１のパルス信号の時間幅に被同期信号Ｐｉと上記電圧
制御発振器の出力パルス信号ｐ２との位相差に応じた時
間幅を加えた時間幅の第２のパルス信号を出力する。 第７図の平滑フィルタ１２の回路において、トランジス
タＭ１〜Ｍ３はゲートを共通に接続すると共にトランジ
スタＭ２のゲートとドレインが接続され第１のカレント
ミラー回路を構成し、トランジスタＭ４〜Ｍ６はゲート
を共通に接続すると共にＭ４のゲートとドレインが接続
され第２のカレントミラー回路を構成している。基準電
流源Ｉ０は電源ｖＮＮとトランジスタＭ４のドレインに
接続されている。、オペアンプＯＰ２．コンデンサＣｃ
は積分回路を構成する。オペアンプｏｐ２の反転入力端
子にはスイッチＳＷ３またはＳＷ４によって第１又は第
２のカレントミラー回路の電流が加えられる。コンデン
サＣｓ、抵抗Ｒ２，トランジスタＭ３はバッファアンプ
を構成している。 積分泰の出力はスイッチＳＷ５を介してバッファアンプ
に入力される。加算器２５にはトランジスタＭ３とＭＧ
のドレイン電流の差分と前述の補正電流ｆが加えられ、
オフセット電流が補正された平滑フィルタ回路の出力電
流工が得られる。スイッチＳＷ３、ＳＷ４及びＳＷＳに
はそれぞれ第６図の端子Ｔ工、Ｔ２及びＴ３の信号が加
えられる。 ループフィルタ１３、電圧制御発振器１４は従来一般に
良く知られている回路が使用されるのでその詳細な説明
は省く。 本発明を従来知られている２ゲイン方式の位相同期回路
に実施する場合は、平滑フィルタ１２の電流利得を高ゲ
インと通常ゲインに切り替える切替手段を設け、上記オ
フセット電流補正手段は上記平滑フィルタの出力電流の
通常ゲイン時のオフセット値を検出し、上記オフセット
値を通常ゲイン時に補正電流として上記平滑フィルタの
出力電流から差し引くように構成される。例えば、第７
図の回路においてトランジスタＭ３及びＭＧにそれぞれ
並列にトランジスタを追加し、追加したトランジスタに
ゲイン切り替え用のスイッチを設け。 高ゲインで高速に引込みを行ない、通常ゲインに切り替
えとたきに、平滑フィルタの出力電流の補正用のオフセ
ット電流が加えられるようにする。 【発明の効果１ 上述のように、本発明の位相同期回路によれば、常に平
滑フィルタのオフセット電流を零にすることができ、キ
ャプチャレンジ、ロックレンジが低下せず、また利得切
り替え時の再同期による同期完了時間の増大を防ぐこと
ができ、高性能で、信頼性のある位相同期回路を提供す
ることができる。

【図面の簡単な説明】

第１図は本発明による位相同期回路の１実施例の構成を
示すブロック図、第２図は第１図に示した回路の更に詳
しい構成ブロック図、第３図は零位相差信号発生回路２
４の出力信号のタイミングチャート、第４図は第２図の
平滑回路及び補正電流加算部の動作を示すタイミングチ
ャート、第５図は本゛発明による位相同期回路における
平滑フィルタの位相差と電流の特性図、第６図は本発明
による位相同期回路の１実施例における位相比較器の回
路構成図、第７図は第６図は本発明による位相同期回路
の実施例における平滑フィルタの構成回路図、第８図は
従来知られた位相同期回路の構成を示すブロック図、第
９図及び第１０図はそれぞれ理想的な平滑フィルタ及び
実際の平滑フィル図 りの特性図、第１１は２ゲイン方式の平滑フィル△ りの各ゲインでの特性図である。 １１・・・位相比較器、１２・・・平滑フィルタ、１３
・・・ループフィルタ、１４・・・電圧制御発振器、１
５・・・オフセット電流補正回路、２１・・・アナログ
−ディジタル変換器、２２・・・レジスタ。 ２３・・・ディジタル−アナログ変換器。 ２４・・・零位相差信号生成回路、２５・・・加算器。 代理人弁理士　　薄　１）利　幸 第２図 −１−門 第３図 第４図 第５図 第６図 第８図 第９図　　　第１０図

Claims (1)

1. 【特許請求の範囲】 １、電圧制御発振器と、入力信号と上記電圧制御発振器
   の出力信号の位相を比較する位相比較器と、上記位相比
   較器の出力を平滑化する平滑フィルタと、上記平滑フィ
   ルタの出力電流を積分し、上記制御電圧を発生するルー
   プフィルタとを有する位相同期回路において、 上記入力信号と上記電圧制御発振器の出力信号の位相差
   が零のときの上記平滑フィルタの出力オフセット電流を
   検出する検出回路と、上記入力信号と上記電圧制御発振
   器の出力信号の位相を比較するときに上記出力オフセッ
   ト電流を上記平滑フィルタの出力から差し引く回路を設
   けて構成されたことを特徴とする位相同期回路。 ２、制御電圧に応じた周波数の出力パルス信号を出力す
   る電圧制御発振器と、被同期入力パルス信号と上記出力
   パルス信号を比較して、被同期入力パルス信号と上記出
   力パルス信号の位相差に応じたパルス幅の差をもつ第１
   及び第２のパルス信号を出力する位相比較器と、 上記位相比較器の出力を受け、上記第１のパルス信号の
   パルス幅と、上記第２のパルス信号のパルス幅の差分に
   変換して出力する平滑フィルタと、上記平滑フィルタの
   出力電流を積分し、上記制御電圧を発生するループフィ
   ルタと、上記被同期入力パルス信号と上記パルス出力信
   号との位相差が零のときの上記平滑フィルタの出力電流
   のオフセット値を検出し、上記オフセット値を補正電流
   として上記平滑フィルタの出力電流に加えるオフセット
   電流補正手段を備えたことを特徴とする位相同期回路。 ３、請求項第２記載の位相同期回路において、上記オフ
   セット電流補正手段が位相同期した第１及び第２のパル
   ス列信号を発生する零位相差信号発生回路と、上記被同
   期入力パルス信号及び上記パルス出力信号のそれぞれと
   上記第１及び第２のパルス列信号とを切り替えるスイッ
   チと、上記第１及び第２のパルス列信号が上記位相比較
   器に加えられたときの上記平滑フィルタの出力電流の値
   を検出する検出回路と、上記検出回路の出力を保持し、
   上記スイッチが上記上記位相比較器に上記被同期入力パ
   ルス信号及び上記パルス出力信号が入力されるように切
   り替えられたとき上記保持した電流値を上記平滑フィル
   タの出力電流から差し引く加算器とをもつことを特徴と
   する位相同期回路。 ４、請求項第２記載の位相同期回路において、上記平滑
   フィルタの出力電流を高ゲインと通常ゲインに切り替え
   る切替手段を設け、上記オフセット電流補正手段は上記
   平滑フィルタの出力電流の通常ゲイン時のオフセット値
   を検出し、上記オフセット値を通常ゲイン時に補正電流
   として上記平滑フィルタの出力電流から差し引くように
   構成されたことを特徴とする位相同期回路。