JPH04195664A - マルチプロセッサシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、マルチプロセッサシステムに関し、特に、複
数個のプロセッサエレメントにまたがって協調動作する
プログラムの実行等に適したプロセッサエレメント間の
同期の技術に関するものである。

［従来の技術］ 複数個のプロセッサエレメントを有し、プログラムを並
列に実行するマルチプロセッサシステムの構成としては
、メモリ装置を共有した共有メモリ型マルチプロセッサ
システムが一般的である。

このような共有メモリ型マルチプロセッサシステムにお
いて、異なったプロセッサエレメントで実行中のプログ
ラムを協調して動作させる場合には、通常、メモリ装置
を介して、データ転送や、同期を行う。

データ転送に関しては、送信側プログラムを実行してい
るプロセッサエレメントがデータをメモリ装置に書き込
んだ後、受信側プログラムを実行しているプロセッサエ
レメントがデータをメモリ装置から読み出す形式となる
。

また、同期に関して、最も単純な同期であるビジーウェ
イト（スピンロック）を考えると、次の形式となる。

すなわち、プロセッサエレメントが特定のデータをメモ
リ装置から読み出し、該データが一定の値となるまで、
メモリ装置からの読み出しを繰り返す。データが期待す
る値となれば、読み出しループから抜け、次の命令を実
行する。

また、この他、同期に関しては、専用のハードウェアを
設けたマルチプロセッサシステムも存在する。

代表的な例として、米国５ｅｑｕｅｎｔ社のマルチプロ
セッサＢａ１ａｎｃｅが挙げられる。　Ｂａ１ａｎｃｅ
においては、同期ハードウェアとして、ＳＬＩＣ（Ｓｙ
ｓｔｅｍ　Ｌｉｎｋ　ａｎｄ　Ｉｎｔｅｒｒｕｐｔ　Ｃ
ｏｎｔｒｏｌｌｅｒ　）と、５ＬＩＣバスとを設けてい
る。５ＬＩＣは５ＬＩＣバスを制御する。

この５ＬＩＣバスを介して、スピンロック、計数セマフ
ォ等の排他制御、割込み分配、エラー処理、構成制御を
行う。

Ｂａ１ａｎｃｅにおける同期は、主として、異なったプ
ロセス（プログラム）間でデータ共有等を行う場合の排
他制御に使用され、データ転送を行う場合は、メモリ装
置を介して行われる。

なお、Ｂａ１ａｎｃｅについての参考文献としては。

ｒＳ、Ｔｈａｋｋａｒ：Ｔｈｅ　Ｂａ１ａｎｃｅ　Ｍｕ
ｌｔｉｐｒｏｃｅｓｓｏｒＳｙｓｔｅｍ　丁ＥＥＥ　Ｍ
ＩＣＲＯ，Ｆｅｂ、　１９８８．　ｐｐ、５７−６９Ｊ
がある。

［発明が解決しようとする課題］ 前記のようなメモリを介して、データ転送や同期を行う
マルチプロセッサシステムは、複数個のプログラムが並
列に動作し、プログラム間での同期が稀な場合には効率
的である。

しかしながら、１つのプログラム内で並列に実行できる
部分が存在し、これをコンパイラ等によってマルチプロ
セッサシステムのハードウェアで並列に動作させるよう
にした場合には、同期、データ転送が頻繁に発生し、効
率が低下する場合がある。

特に、１つのプロセッサエレメント上で生成したデータ
を他プロセッサエレメント上で使用する場合に問題とな
る。

すなわち、１つのプロセッサエレメントのデータを他プ
ロセッサエレメント上で使用する場合、１）送信側プロ
セッサエレメントのレジスタに存在するデータをメモリ
装置の指定位置に書き込む：２）受信側プロセッサエレ
メントがメモリ装置の指定位置からデータを読み出す； という手順をとる必要がある。

さらに、この場合、送信側プロセッサエレメントが指定
メモリ位置にデータを重ね書きしないこと、および、受
信側プロセッサエレメントがデータの書き込み以前にデ
ータを読み出さないことを保証する必要があり、排他制
御等、同期をとる必要がある。

この結果、数命令から数十命令程度のオーバヘッドが発
生し得る。

一方、前記Ｂａ１．ａｎｃｅに用いられているような。

同期専用ハードウェアを用いると、各同期並びに排他制
御自体は高速に（共有バスを使用しないため、メモリ参
照など他目的の共有バス使用と競合しない）行うことが
可能であるが、前記１）２）の手順と同期手順により、
同様のオーバヘッドが発生する。

そこで、本発明は、複数のプロセッサエレメント間の同
期を、少ない命令数で実現することを第１の目的とする
。

また、さらに、本発明は、複数のプロセッサエレメント
間の、データの転送を、少ないオーバーヘッドで実現す
ることを第２の目的とする。

［３１１Ｍを解決する手段］ 前記目的達成のために、本発明は、ｎ個のプロセッサエ
レメントと、該ｎ個のプロセッサエレメントで共有され
るメモリ装置とを有するマルチプロセッサシステムであ
って、 該ｎ個のプロセッサエレメント間でデータ転送を行う通
信バスと、バス調停回路と、各プロセッサエレメント毎
に備えられたｎ個の同期ファシリティとを有し、 かつ、前記バス調停回路は、通信バスへのアクセスを調
停する手段と、前記各同期ファシリティの制御状況を他
の同期ファシリティに通知する手段とを備え、前記同期
ファシリティは、バス調停回路よりの通知内容に応じて
自プロセッサエレメントの同期制御を行う同期制御手段
を備えることを特徴とする第１のマルチプロセッサシス
テムを提供する。

また、特に前記第１の目的達成のために、この第１のマ
ルチプロセッサシステムにおいて、前記プロセッサエレ
メントは、他の１個以上のプロセッサエレメントへ、自
プロセッサエレメントのレジスタのデータを送信する送
信命令と、これに対応する、他プロセッサエレメントの
レジスタのデータを受信する受信命令との２命令からな
るレジスタ転送命令を備え、 前記バス調停回路が通知する制御状況は、各プロセッサ
エレメントにおける前記レジスタ転送命令の実行状況で
あって。

前記同期ファシリティが備える同期制御手段は。

自プロセッサエレメントのレジスタ転送命令実行時に、
前記バス調停回路よりの通知内容に応じて、転送先プロ
セッサエレメントの同期ファシリティが対応したレジス
タ転送命令を実行している場合　　　′には、前記通信
バスを介してレジスタ転送を実行し、相手プロセッサエ
レメントの同期ファシリティが対応したレジスタ転送命
令を実行していない場合には、相手プロセッサエレメン
トの同期ファシリティが対応するレジスタ転送命令を実
行するまで自プロセッサエレメントを一時停止状態とす
る手段であるマルチプロセッサシステムを提供する。

また、前記第１の目的達成のために、前記第１のマルチ
プロセッサシステムにおいて、前記プロセッサエレメン
トは、他の１個以上のプロセッサエレメントへ、自プロ
セッサエレメントのレジスタのデータを送信する送信命
令と、これに対応する、他プロセッサエレメントのレジ
スタのデータを受信する受信命令との２命令からなるレ
ジスタ転送命令を備え、 前記各同期ファシリティは、１以上のデータを記憶する
バッファを備え、がっ、前記同期制御手段は、バス調停
回路よりの通知内容に応じ、前記送信命令実行時に、転
送相手プロセッサエレメントの同期ファシリティの前記
バッファに空き領域が存在する場合には、前記通信バス
を介して送信するレジスタのデータを転送相手プロセッ
サエレメントの同期ファシリティの前記バッファに書き
込み、相手プロセッサエレメントのバッファに空き領域
が存在しない場合には、空き領域が発生するまで自プロ
セッサエレメントを一時停止状態とし、受信命令実行時
に、自同期ファシリティのバッファにデータが存在する
場合には、バッファからデータを読み出し、自同期ファ
シリティのバッファにデータが存在しない場合には、デ
ータが書き込まれるまで自プロセッサエレメントを一時
停止状態とする手段であって。

前記バス調停手段が通知する制御状況は、各同期ファシ
リティの前記バッファの格納状況であるマルチプロセッ
サシステムを提供する。

また、前記第２の目的達成のために、本発明は、ｎｌＱ
のプロセッサエレメントと、該ｎ個のプロセッサエレメ
ントで共有されるメモリ装置とを有するマルチプロセッ
サシステムであって、各プロセッサエレメント毎に備え
られたｎ個の同期ファシリティとを備え、 かつ、前記プロセッサエレメントは、値を指定して自プ
ロセッサエレメントを停止させる停止命令と、値を指定
して停止中のプロセッサエレメントを再開する再開命令
とを備え。

前記同期ファシリティは、停止レジスタと、停止命令実
行時に、停止命令で指定された値を停止レジスタに格納
し、自プロセッサエレメントを一時停止状態とする手段
と、再開命令実行時に、再開命令で指定された値を前記
通信バスを介して他同期ファシリティに通知する手段と
、停止レジスタに格納された値と通信バスを介して通知
されたアドレスとの比較を行う比較回路と、比較回路で
の比較の結果が、一致であれば自プロセッサエレメント
の一時停止状態を解除する手段と、を備えたことを特徴
とする第２のマルチプロセッサシステムを提供する。

なお、前記停止命令、再開命令で指定する値には、プロ
セッサエレメント間で受は渡すデータの記憶されている
アドレスの値を含むのが望ましい。

また、前記第１のマルチプロセッサと第２のマルチプロ
セッサの各命令や各手段等を組み合わせて用いてもよい
。

なお、各プロセッサエレメントと共有メモリを接続する
共有バスがある場合には、前記通信バスとして、この共
有バスを共用するようにしてもよい。

口作用］ 本発明に係る第１のマルチプロセッサシステムによれば
、前記同期ファシリティは、バス調停回路を介して、他
の同期ファシリティの状況を把握し、これに応じて自プ
ロセッサエレメントの同期制御を行う。

すなわち、たとえば、前記プロセッサエレメントに、他
の１個以上のプロセッサエレメントへ、自プロセッサエ
レメントのレジスタのデータを送信する送信命令と、こ
れに対応する、他プロセッサエレメントのレジスタのデ
ータを受信する受信命令との２命令からなるレジスタ転
送命令を備え、メモリ装置を介さない１通信バスを用い
たプロセッサエレメント間の直接のデータ転送を可能と
する。

そして、前記バス調停回路を介して他の同期ファシリテ
ィにおける前記レジスタ転送命令の実行状況を、前記同
期ファシリティが備える同期制御手段で把握し、これを
もとに、レジスタ転送命令実行時には、転送先同期ファ
シリティが対応したレジスタ転送命令を実行している場
合には、前記通信バスを介してレジスタ転送を実行し、
相手同期ファシリティが対応したレジスタ転送命令を実
行していない場合には、相手同期ファシリティが対応す
るレジスタ転送命令を実行するまで自プロセッサエレメ
ントを一時停止状態とすることにより、転送相手プロセ
ッサエレメントとの同期をとる。

または、前記各同期ファシリティに、１以上のデータを
記憶するバッファを備え、バス調停回路を介して他同期
ファシリティのバッファの格納状況を把握し、これをも
とに、前記同期制御１半段で、前記送信命令実行時に、
転送相手プロセッサエレメントの同期ファシリティの前
記バッファに空き領域が存在する場合には、前記通信バ
スを介して送信するレジスタのデータを転送相手プロセ
ッサエレメントの同期ファシリティの前記バッファに書
き込み、相手プロセッサエレメントの同期ファシリティ
のバッファに空き領域が存在しない場合には、空き領域
が発生するまで自プロセッサエレメントを一時停止状態
とし、受信命令実行時に、自プロセッサエレメントの同
期ファシリティのバッファにデータが存在する場合には
、バッファからデータ読み出し、自プロセッサエレメン
トの同期ファシリティのバッファにデータが存在しない
場合には、データが書き込まれるまで自プロセッサエレ
メントを一時停止状態とすることにより。

転送相手プロセッサエレメントとの同期をとる。

また、本発明に係る第２のマルチプロセッサシステムに
よれば、前記プロセッサエレメントに値を指定して自プ
ロセッサエレメントを停止させる停止命令と、値を指定
して停止中のプロセッサエレメントを再開する再開命令
とを備え、かつ、同期ファシリティは、停止レジスタと
、停止命令実行時に、停止命令で指定された値を停止レ
ジスタに格納し、自プロセッサエレメントを一時停止状
態とする手段と、再開命令実行時に、再開命令で指定さ
れた値を前記通信バスを介して他プロセッサエレメント
に通知する手段と、停止レジスタに格納された値と通信
バスを介して通知されたアドレスとの比較を行う比較回
路と、比較回路での比較の結果が、一致である場合に自
プロセッサエレメントの一時停止状態を解除することに
より、他プロセッサエレメントとの同期をとる。

（以下余白） ［実施例］ 以下１本発明に係るマルチプロセッサシステムの位置実
施例を説明する。

まず、第１図に本実施例に係るマルチプロセッサシステ
ムの構成を示す５ 図中、Ａ１がプロセッサエレメントであり、キャッシュ
記憶装置またはメモリ装置から読み出された命令とデー
タにより演算を実行する。

Ａ２はキャッシュ記憶装置であり、メモリ装置に記憶さ
れている命令とデータを一時的に保持し。

共有バスの負荷を低減させる。

Ａ３はメモリ装置である。

ａｌは共有バスであり、キャッシュ記憶装置Ａ２とメモ
リ装置Ａ３との間で命令／データの転送を行う。

通常の共有メモリ型マルチプロセッサシステムは、以ヒ
のＡ１−Ａ３とａｌにより構成されてい机 本実施例に係るマルチプロセッサシステムにおいては、
同期ファシリティとバス調停回路を用意する。

Ａ４は同期ファシリティであり、プロセッサエレメント
単位に設けられ、プロセッサエレメント間で同期・通信
を行う。

Ａ５はバス調停回路であり、プロセッサエレメント間で
の同期のために、共有バスａ１の管理を行う。

なお、プロセッサエレメント間で同期・通信を行うため
に、データ／アドレス等の転送を行う必要があるが、こ
れは、共有バスａ１を共用する。

ここで、第２図に本実施例に係るマルチプロセッサシス
テムの他の構成を示す。

この第２図に示す構成は、同期用の専用通信バスを設け
たものである。

図中−Ａｌ〜Ａ５およびａｌは、先に示した第１図の同
符号部とと同じである。

この構成においては、Ａ１−Ａ３並びにａｌから構成さ
れているマルチプロセッサシステムに、同期ファシリテ
ィ、通信バス、バス調停回路を付加した構成をとる。

ｂｌは通信バスである。通信バスｂ１は、データ／アド
レス等を転送するために新たに設けた専用バスである。

このようにマルチプロセッサシステムを構成することに
より、プロセッサエレメント間で協調してプログラムを
実行することが可能である。

次に１本実施例においてプロセッサエレメント間での協
調に用いる協調命令について説明する。

本実施例で用いる協調命令は、プロセッサエレメント間
でレジスタの内容を転送する「レジスタ転送命令Ｊ、あ
るアドレスを指定して自プロセッサエレメントを停止さ
せる「停止命令」、指定したアドレスで停止しているプ
ロセッサエレメントを再開する「再開命令」である。

「レジスタ転送命令」は、従来のメモリを介したデータ
転送に代えて、１命令でデータ転送を実現するために用
いるものである。

このレジスタ転送命令は、特に、レジスタを数多く有す
るＲ　Ｉ　Ｓ　Ｃ（Ｒｅｄｕｃｅｄ　Ｉｎ５ｔｒｕｃｔ
ｉｏｎ　ＳｅｔＣｏｍｐｕｔｅｒ）に有効的であるが、
これとは逆に、メモリ装置を介してデータを受は渡す必
要がある場合もある。

ＲＩＳＣのように数多くのレジスタを装備していないプ
ロセッサエレメントや、配列データのように大きなデー
タを受は渡す場合が、これに当たる。

この場合、受信側プロセッサエレメントで必要なデータ
が書き込まれるまで待つ機能、および、送信側プロセッ
サエレメントでデータを書き込んだことを受信側プロセ
ッサエレメントに知らせ、待ち状態を解除する機能が必
要である。

しかし、これを前述した従来のマルチプロセッサシステ
ムにおいて実現しようとする場合、スピンロックなどの
排他制御を用いて実現する必要があり、数命令から数十
命令程度のオーバヘッドが発生する。

そこで、これを少ない命令で実現するために、「停止命
令Ｊと「再開命令」を用いる。

ここで、本実施例で用いる各命令のフォーマットを第３
図に示す。

レジスタ転送命令に関しては２種類のフォーマットを示
した。

第１種のレジスタ転送命令（１）は送信側プロセッサエ
レメントが実行する送信命令のフォーマットと、受信側
プロセッサエレメントが実行する受信命令のフォーマッ
トとが異なる。

この２つの命令を組み合わせて使用する場合。

送信命令において、転送すべき値を保持するレジスタの
番号（Ｒ１）、受信側プロセッサエレメントの番号（Ｐ
ＩＩＩ）、転送した値を格納するレジスタの番号（Ｒ２
）の３種類を指定する。受信命令では何も指定する必要
がない。

第２種のレジスタ転送命令（２）の命令フォーマットは
送受信共通である。

送信命令においては、転送すべき値を保持するレジスタ
の番号（Ｒ１）、受信側プロセッサエレメントの番号（
ＰＥｔ）を指定する。受信命令においては、転送されて
きた値を格納するレジスタの番号（Ｒ１）と６送信側プ
ロセッサエレメントの番号（ＰＥＡ）とを指定する。

なお、第３図のレジスタ転送命令のフォーマットでは、
プロセッサエレメントの番号を指定するフィールドが１
１ビツトであるため、１対１のレジスタ転送のみを行う
場合、プロセッサエレメントの数は最大２１１個まで許
容できる。

また、１対多のレジスタ転送を行う場合は、１ビツトを
１プロセッサエレメントと対応させる必要があるため、
最大１１個までのプロセッサエレメントを許容できる。

一方、停止命令、再開命令において指定するアドレスは
レジスタＲ１と変位ｄとペースレジスタＲｈにより計算
される。通常の計算機においては、（Ｒｈ＋Ｒｉ＋ｄ）
をアドレスとして計算することが多いが、本発明におい
ては、二九らの値により停止アドレスが一意に決定され
ることが保障されていれば十分である。アドレス値は、
プロセッサエレメント間で受は渡すデータのアドレス等
を格納する。

ところで、レジスタ転送の実行においては２種類の同期
方式を考えることができる。

すなわち、受信側プロセッサエレメントが受信命令を実
行しているか否かにかかわらず、送信側プロセッサエレ
メントがレジスタの内容を送信してそのまま次の命令を
実行できる方式（同期方式（ａ））と、受信側プロセッ
サエレメントが受信命令を実行するまで送信側プロセッ
サエレメントが一時停止状態となる方式（同期方式（ｂ
））がある。

前述の２種類のフォーマットと２種類の同期方式との組
合せにより、４種類のハードウェアを考えることができ
る。

以下、命令フォーマット（１）と同期方式（ａ）とを組
み合わせたハードウェアの詳細、および、命令フォーマ
ット（２）と同期方式（ｂ）とを組み合わせたハードウ
ェアの詳細の２種類について第４図〜第８図を用いて説
明する。

他の組み合わせに関しては、この２種類のハードウェア
を組み合わせることにより容易に実現できるため、説明
を省略する。

第４図、第５図は命令フォーマット（１）と同期方式（
ａ）とを組み合わせたハードウェアを示すものであり、
第６図、第７図が命令フォーマット（２）と同期方式（
ｂ）とを組み合わせたハードウェアを示すものである。

また、第８図が２種類のハードウェアに共通の優先順位
決定回路である。

なお、これらの各図においては、プロセッサエレメント
が２台であると仮定している。しかしながら、これをｎ
台のプロセッサエレメントに拡張することは容易である
。

以下、図面に従って説明する。

まず、第４図に、命令フォーマット（１）と同期方式（
ａ）との組み合わせた場合の同期ファシリティＡ４の内
部構成を示す。

前述したように、同期方式（ａ）においては、送信命令
を実行したプロセッサエレメントが受信側プロセッサエ
レメントの受信命令を待つことはない。

このため、各プロセッサエレメントに対して、転送され
てきたレジスタの値とその値を格納すべきレジスタの番
号とを一時的に保持しておくバッファ（レジスタファイ
ル）を用意しておく必要がある。

Ｄｌがレジスタの値と格納先のレジスタ番号を保持して
おく同期レジスタファイルである。

Ｄ２．Ｄ３は同期レジスタファイルの７１−レスを指定
するアドレスレジスタであり、それぞれ、受信側プロセ
ッサエレメントが受信値を読み呂す場合、送信側プロセ
ッサエレメントが送信値を書き込む場合に使用される。

Ｄ４は加算器であり、アドレスレジスタＤ２゜Ｄ３によ
る同期レジスタファイルＤ１の読み出し／書き込みの後
に、各アドレスレジスタの値を増加させる。

同期レジスタファイルＤ１はＦＴ、ＦＯ（先入れ先出し
）形式で読み書きを行うので、アドレスレジスタＤ２．
Ｄ３共に読み書きの後にアドレスを増加しなければなら
ないためである。

Ｄ５はセレクタであり、読み出し／書き込みの各動作に
したがって、同期レジスタフフィルＤ１へのアドレス入
力をアドレスレジスタＤ２．Ｄ３のいずれかから選択す
る。

Ｄ６．Ｄ７は比較回路である。同期レジスタファイルＤ
１に記憶されているデータがない場合には受信命令を実
行するプロセッサエレメントを停止させ、同期レジスタ
ファイルＤ１の容量限度までデータが格納されている場
合には送信命令を実行するプロセッサエレメントを停止
させなければならない。

読み出しアドレスレジスタＤ２の値をＲＡとし、書き込
みアドレスレジスタＤ３の値をＷＡとすると、ｒＷＡ＝
ＲＡＪ　を表す信号を生成することにより、同期レジス
タファイルＤ１に記憶されているデータがないことを示
すことができる。

また、ｒＷＡ＋１＝ＲＡ」を表す信号により、同期レジ
スタファイルＤ１の容量限度までデータが格納されてい
ることを示すことが可能である。

ｄ１〜ｄ８は制御線を示す。

ｄｌはクロック信号線であり、これを入力クロックとし
てプロセッサエレメントＡｌ、アドレスレジスタＤ２．
Ｄ３等は動作する。ｄ２は読み出し信号線であり、プロ
セッサエレメントＡ１が受信命令を実行した場合、ｒｏ
ＮＪとなる。ｄ３は書き込み信号線である。他プロセッ
サエレメントが自プロセッサエレメントに対して送信命
令を実行した場合、信号ｄ３が送られる。

同期レジスタファイルＤ１への読み出し要求と書き込み
要求が同時に起こる場合、いずれか一方の要求を待たせ
ておく必要がある。

第４図のハードウェアは読み出し要求を待たせておく場
合を示している。

読み出し信号線ｄ２と書き込み信号線ｄ３の論理積をと
り、読み出し禁止信号ｄ４として、プロセッサエレメン
トＡ１に要求を出している。

プロセッサエレメントＡ１は読み出し禁止信号ｄ４がｒ
ＯＮｊを示す間、命令の実行を一時停止する。

ｄ５．ｄ６は比較回路の出力信号線であり、そ九ぞれ同
期レジスタファイルＤｉに記憶されているデータがない
こと、容量限度までデータが格納されていることを示す
。

信号１ｄ５はプロセッサエレメントＡ１に接続される。

プロセッサエレメントＡ１は信号線ｄ５がｒＯＮＪを示
す間に受信命令を実行しようとしたとき、−時停止状態
となる。

実際に同期Ｌ／ジスタフアイルＤ１からデータを読み出
すのは、受信命令を実行し、かつ書き込み要求がなく、
同期レジスタファイルＤ１に記憶されているデータがあ
る場合に行われる。

したがって、信号線ｄ２とｄ４’　とｄ５’　との論理
積を信号線ｄ７とし、これを読み出しアドレスレジスタ
Ｄ２の制御線とする（Ｘ″はＸの否定を表す）。

信号ｄ７は同期レジスタファイルＤ１からデータを読み
出した後、アドレスレジスタＤ２を１加させる。同期レ
ジスタファイルＤ１へデータを書き込むことに関しても
同様であり、送信命令を実行し、かつ同期レジスタファ
イルＤ１の容量限度までデータが格納されていない場合
に行われる。

したがって、信号線ｄ３とｄ６″との論理積を信号線ｄ
８として、これを書き込みアドレスレジスタＤ３の制御
線とする。

信号ｄ８は同期レジスタファイルＤ１へデータを書き込
んだ後、アドレスレジスタＤ３を増加させる。信号ｄ８
はまた、セレクタＤ５の制御、同期レジスタファイルＤ
１の読み出し／書き込みモードの制御にも使用される。

ｄ９．ｄｌｏはレジスタの値および格納先レジスタの番
号を送受信するための信号線である。

また、ｄｌｌは各種制御線であり、通信バスｂ１の使用
権要求のための信号線、受信側プロセッサエレメントの
番号を指定する信号線などを含む。

次に、第５図に命令フォーマット（コ、）とり期方式（
ａ）との組み合わせた場合のバス調停回路Ａ５の内部構
成図を示す。

図中、Ｅｌは発振器であり、クロック信号を発生する。

Ｅ２は優先順位決定回路であり、通信バＸｂｌの使用が
複数個のプロセッサエレメントで競合した場合、可変も
しくは固定の優先順位にしたがって、通信バスｂ１の使
用権をいずれかのプロセッサエレメントに授与する。

Ｅ３は通信バスｂ１の使用権を記憶しておくフリップフ
ロップであり、各プロセッサエレメントに使用権が与え
られている間、この値をｒＯＮＪに設定する。

Ｅ４はマルチプレクサであり、送信命令によって指定さ
れるプロセッサエレメント番号にしたがって、与えられ
た信号をいずれか一方の出力信号線に送出する。

ｅ１〜ｅ９は通信バスｂ１を構成する信号線である。

ｅｌはタロツク信号線であり、マルチプロセッサシステ
ム全体を制御するためのクロック信号を出力する。

信号線ｅ１は、第４図におけるイ西号線ｄ１に対応する
。

ｅ２はバスリクエスト信号線であり、各プロセッサエレ
メントはレジスタ転送のために通信バスｂ１を使用する
場合には、バスリクエスト信号ｅ２を出力する。

ｅ３はバスグランド信号線である。あるプロセッサエレ
メントからバスリクエスト信号ｅ２が出力され１通信バ
スｂ１の使用権を与えることが可能な場合、該プロセッ
サエレメントへバスグランド信号ｅ３を送る。

同時に複数個のプロセッサエレメントからバスリクエス
ト信号ｅ２が出力された場合、固定または可変の優先順
位にしたがって、信号４ｇｅ３により、通信バスｂｌの
使用権を授与する。

ｅ４は書き込み禁止信号線である。

第４図において説明したように、あるプロセッサエレメ
ントが送信命令を実行し、かつ、受信側プロセッサエレ
メントの同期レジスタファイルＤ１の容量限度までデー
タが格納さ九ている場合５送信命令を一時停止させる必
要がある。

そこで、送信命令を停止させることが必要な場合、信号
線ｅ４に書き込み禁止信号を送出する。

ｅ５は同期レジスタファイルＤ１の容量限度までデータ
が格納されていることを示す信号線である。

ｅ６は書き込み信号線であり、各プロセッサエレメント
に対して送信命令が実行されたことを示す信号を送出す
る。

信号線ｅ５．ｅ６は、それぞれ第４図の信号線ｄ６．ｄ
３に対応する。

ｅ７はプロセッサエレメント番号の指定を行う信号線で
ある。

送信命令実行時に、受信側プロセッサエレメントを指定
するために使用する。

信号線ｅ２〜ｅ４と８７が第４図における信号線ｄｌｌ
に対応する。

ｅ８．ｅ９はそれぞれデータ線、レジスタ番号を指定す
る信号線であるが、バス調停回路Ａ５はバスリクエスト
信号ｅ２とバスグランド信号ｅ３を用いてこれらを管理
するのみであり、バス調停回路Ａ５内で直接使用される
ものではない。

次にバス調停回路Ａ５内で生成される信号ｅ４゜ｅ６の
生成について述べる。

パスグランド信号ｅ３の生成方式については後述する第
８図の説明において説明する。

書き込み要求信号ｅ６は、送信命令実行時に指定される
プロセッサエレメントへ送出される信号である。

ここで、プロセッサエレメント番号は信号線ｅ７により
指定され、いずれかのプロセッサエレメントが送信命令
を実行していることは全てのノヘスグラント信号ｅ３の
論理和ｅｌｏにより指定される。

したがって、信号線ｅｌｏを入力とし、プロセッサエレ
メント番号ｅ７を選択信号としたマルチプレクサＥ４の
出力信号をそのまま、書き込み要求信号ｅ６とす九ばよ
い。

書き込み禁止信号ｅ４は送信命令実行時に、受信側プロ
セッサエレメントの同期レジスタファイルＤ１の容量限
度までデータが格納されてしする場合に送出される。

同期レジスタファイルＤ１の容量限度までデータが格納
されていることは信号線ｅ５によって、また送信命令を
実行中であることは信号１ｉｉｅ３またはｅ６（ｅ３は
送信側、ｅ６は受信側で検出）によって指定されるので
、信号線ｅ５とｅ６との論理積ｅ　１．１が受信側プロ
セッサエレメントでの書き込み禁止信号を示す。

そこで、信号ａｌｌの全ての論理和ｅ１２を生成し、信
号ｅ１２とｅ３との論理積を生成すれば、これが、送信
側プロセッサエレメントでの書き込み禁止信号ｅ４とな
る。

（以下余白） 以下、第３図において示した命令フォーマット（２）と
同期方式（ｂ）とを組み合わせたハードウェアの詳細に
ついて説明する。

第６図に命令フォーマット（２）と同期方式（ｂ）を組
み合わせた場合の同期ファシリティＡ４の内部構成を示
す。

第６図に示すように、同期ファシリティＡ４は信号線の
みから構成され、同期管理はバス調停回路Ａ５による集
中管理で実現される。

図中、ｆｌはクロック信号線であり、前記信号線ｄ１と
同様である。

ｆ２．ｆ３は読み出し信号線、書き込み信号線を示す。

レジスタ転送命令を実行する場合、受信命令実行時には
読み出し信号線ｆ２．送信命令実行時には書き込み信号
線ｆ３に信号を送出する。

ｆ４は転送禁止信号であり、レジスタ転送において、送
信命令と受信命令とが対応していない場合、−時的にプ
ロセッサエレメントＡ１を停止させるために使用する。

ｆ５はデータ線、ｆ６は各種制御線である。

次に、第７図に命令フォーマット（２）と同期方式（ｂ
）を組み合わせた場合のバス調停回路Ａ５の内部構成を
示す。

図中、１−Ｅ３．およびｅ　１〜ｅ　３は、先に示した
第５回の同符号部と同様の回路、信号線であるので説明
を省略する。

Ｇ１はマルチプレクサであり、受信命令実行時に、送信
側プロセッサエレメントに対して、読み出し信号を伝え
る役割を有する。

Ｇ２も同様のマルチプレクサであるが、送信命令実行時
に、受信側プロセッサエレメントに対して、書き込み信
号を伝える役割を有するものである。

Ｇ３は送信命令実行時に使用されるセレクタである。

各プロセッサエレメントからの読み出し信号を入力とし
、受信側プロセッサエレメントの番号を指定することに
より、受信側プロセッサエレメントの読み出し信号線を
選択する。

読み出し信号線はプロセッサエレメントが受（ｇ命令を
実行したことを示すので、送信命令実行時にセレクタＧ
３の出力がｒＯＮＪを示す場合、レジスタの内容を転送
できる。

Ｇ４は受信命令実行時に使用されるセレクタである。

各プロセッサエレメントからの書き込み信号を入力とし
、送信側プロセッサエレメントの番号を指定することに
より、送信側プロセッサエレメントの書き込み信号線を
選択する。送信命令と同様に、受信命令実行時にセレク
タＧ４の出力が「○Ｎ」を示す場合、レジスタの内容を
転送できる。

ｇｌ＋ｇ２はそれぞれ読み出し信号線、書き込み信号線
である。信号線ｇｌ、ｇ２は受信命令、送信命令を実行
した場合に「○Ｎ」となる。

信号線ｇｌ＋　ｇ２は第６図における信号線ｆ２゜ｆ３
に対応する。

ｇ３は転送禁止信号線である。送信命令または受信命令
を実行し、かつ、相手のプロセッサエレメントが受信命
令または送信命令を実行中でない場合に、信号が送出さ
れる。

転送禁止信号ｇ３によりプロセッサエレメントの実行は
一時停止状態となる。

信号線ｇ３は第６図における信号線ｆ４に対応する。

ｇ４はプロセッサエレメント番号の指定を行う信号線で
あり、レジスタ転送命令実行時に、指定される転送相手
のプロセッサエレメント番号を示す。

信号線ｅ２＋ｅ３とｇ４は第６図における信号線ｆ６に
対応する。

ｇ５はデータ線であり、第６図におけるｆ５に対応する
。

バス調停回路Ａ５内で生成される信号ｇ３は、送信命令
または受信命令を実行し、かつ、相手のプロセッサエレ
メントが対応する受信命令または送信命令を実行中でな
い場合に送出される。

相手プロセッサエレメントが受信命令を実行中であるこ
とはセレクタＧ３の出力信号ｇ６により、送信命令を実
行中であることはセレクタＧ４の出力信号ｇ７によりそ
れぞれ示される。

したがって、送信命令を実行し、がっ、相手プロセッサ
エレメントが受信命令を実行中でないことは、信号ｇ２
とｇ６１　との論理積ｇ８により示すことが可能である
。

また、受信命令を実行し、かつ、相手プロセッサエレメ
ントが送信命令を実行中でないことは、信号ｇ１とｇ７
’　との論理積ｇ９により示すことが可能である。信号
線ｇ８とｇ９の論理和が転送禁止信号ｇ３となる。

さて、ここで、第８図に、先に示した第５図および第７
図のバス調停回路Ａ５において使用される優先順位決定
回路Ｅ２の内部構成を示す。

各プロセッサニレメン１〜のバスリクエスト信号ｅ２．
パスグランド信号ｅ３．およびクロック信号ｅ１を入力
とする。

Ｈｌ、Ｈ２はフリップフロップである。Ｈｌはフリップ
フロップＨ２に対して入力を遅らせるために用いられ、
Ｈ２は前回パスグランド信号ｅ３を与えられたプロセッ
サエレメントを記憶しておくために使用される。

各プロセッサエレメントのバスリクエスト信号ｅ２が競
合しない場合、バスリクエスト信号ｅ２をそのままフリ
ップフロップＥ３の入力とし、パスグランド信号ｅ３を
授与できる。

バスリクエスト信号ｅ２が競合する場合（信号線ｅ２の
論理積ｈ１が「ＯＮ」となる場合）には、競合するプロ
セッサエレメント間で優先順位を計算し、優先順位の高
いプロセッサエレメントにパスグランド信号ｅ３を送出
する必要がある。

プロセッサエレメント間で固定の優先順位を設定する方
法もあるが、第８図に示した優先順位決定回路において
は、前回パスグランド信号ｅ３を与えられたプロセッサ
エレメントの優先順位を低くする方式をとる。

各プロセッサエレメントのパスグランド信号ｅ３の論理
和の否定ｈ２をフリップフロップＨ２のクロック入力と
する。これにより、いずれかのパスグランド信号ｅ３が
「ＯＮ」からｒＯＦＦＪに変化する（通信バスの使用権
を放棄する）ときに、フリップフロップＨ２の内容を書
き換える。

フリップフロップＨ１は第２番目のプロセッサエレメン
ト（ＰＥ２）のパスグランド信号ｅ３を入力とする。

フリップフロップＨ１はクロック信号ｅ１に同期させて
、ＰＥ２のパスグランド信号ｅ３を遅延させる。

フリップフロップＨ１の出力信号線ｈ３はフリップフロ
ップＨ２の入力信号となる。

このため、フリップフロップＨ２は、いずれかのプロセ
ッサエレメントが通信バスの使用権を放棄するとき、与
えられていたパスグランド信号ｅ３がＰＥ２に対するも
のか否かを記録することになる。

フリップフロップＨ２の出力信号線ｈ４とする。

バスリクエスト信号ｅ２が競合する場合、信号ｈ４が「
ＯＮ」のとき（前回のパスグランド信号がＰＥ２に与え
られていた場合）、第１番目のプロセッサエレメント（
ＰＥＩ）に対してパスグランド信号ｅ３を与え、信号ｈ
４が「○ＦＦＪのとき、ＰＥ２に対してパスグランド信
号ｅ３を与える。ただし、既にいずれかのプロセッサエ
レメントにパスグランド信号ｅ３が与えられている場合
は、その状態を保つものとする。

以上に示した論理を回路にする場合、フリップフロップ
Ｅ３への入力信号は、ＰＥＩのとき。

（ｂ、１’　　・ｅ２＋ｈｌ・　（ｈ４・ｈ２＋ｅ３）
）ＰＥ２のとき、 （ｈｌ’　　・　ｅ２＋ｈｌ　・　（ｈ４”　　ｈ２＋
ｅ３））となる。

なお、上式中、ｅ２．ｅ３はそれぞれのプロセッサエレ
メントにおけるバスリクエスト信号、パスグランド信号
である。

また、ｘ’ｙはＸとｙとの論理積を示し、Ｘ＋ｙはＸと
ｙとの論理和を示す。

それぞれの論理式の各項の意味については、ｈｌ’　　
・ｅ２がバスリクエスト信号ｅ２が競合しない場合を示
し、ｈｌ・ｈ４・ｈ２あるいはｈｌ・ｈ４’　　・ｈ２
がバスリクエスト信号ｅ２が競合する場合を示す（ｈ２
は既にいずれかのプロセッサエレメントにパスグランド
信号が与えられていないことを示す）。

ｈｌ・ｅ３は既にパスグランド信号が与えられている場
合、そのパスグランド信号を継続することを示す。

以下、第３図に示した停止命令、再開命令を実現するた
めのハードウェアの詳細について説明する。

第９図に停止命令、再開命令を実行するための同期ファ
シリティＡ４の内部構成を示す。

図中、１１は停止アドレスレジスタであり、プロセッサ
エレメントＡ１が停止命令を実行したとき、指定するア
ドレスを記憶する。

■２は比較回路であり、他プロセッサエレメントが再開
命令を実行した場合、通信バスｂ１からのアドレス入力
と停止アドレスレジスタｒ１とを比較する。

１１はタロツク信号線であり、ｃｌｌまたはｆｌと同様
の信号線である。１２は再開信号線であり、再開命令を
実行した場合、アドレス線ｉ３と同時に出力される。

アドレス線ｊ３は再開命令実行時と停止命令実行時にア
ドレスを指定するために使用される５再開命令実行時に
は通信バスｂ１に対して出力されるが、停止命令実行時
には停止アドレスレジスタエ１にアドレスを８己憶させ
る。

ｉ６は停止信号線である。信号線ｉ６は、プロセッサエ
レメントＡ１が停止命令を実行したとき、アドレス線ｉ
３と同時に出力され、指定のアドレスを停止アドレスレ
ジスタエ１に記憶させるために使用される。

ｉ４．ｉ５はいずれもアドレス線であり、それぞれ、停
止アドレスレジスタエ１の出力および通信バスＩ）１を
介して得られた他プロセッサエレメントからのアドレス
を示す。これらは比較回路■２の入力信号であり、信号
線１８により両アドレスが一致したことを示すことがで
きる。

信号１８がｒＯＮ」となり、かつ、他プロセッサエレメ
ントが再開信号１７を送出すれば、停止中のプロセッサ
エレメントを起動させるための信号１９をプロセッサエ
レメントＡ１に対して送る。

１１０は各種制御線であり、通信バスｂ１管理の制御信
号などを含む。

停止命令、再開命令を実現するハードウェアにおいて、
バス調停回路Ａ５の役割は通信バス）＋１におけるアド
レス線、制御線などの使用権を管理するのみとなる。

したがって、バス調停回路Ａ５の内部構成は先に示した
第５図または第７図のうち、発振器Ｅｌ。

優先順位決定回路Ｅ２．フリップフロップＥ３゜および
、クロック信号ｅｌ、バスリクエスト信号ｅ２．パスグ
ランド信号ｅ３を含む回路のみでよい。

すなわち、既に示したレジスタ転送命令と停止命令、再
開命令という３種類の協調命令全てを実行できるハード
ウェアは、第４図もしくは第６図と第９図とを組み合わ
せた同期ファシリティＡ４と、第５図もしくは第７図に
示したバス調停回路Ａ５を用いることにより実現できる
。

以下、第１０図〜第１５図を用いて、以上に示したハー
ドウェアの動作を示す。

第１０図〜第１４図は第３図で示した命令フォーマット
（１）と同期方式（ａ）とを組み合わせた場合の動作例
、第１５図は停止命令と再開命令を実行する場合の動作
例を示している。

命令フォーマット（２）と同期方式（ｂ）とを組み合わ
せた場合、第６図と第７図に示されるように、優先順位
決定回路Ｅ２とフリップフロップＥ３を除いて、順序回
路（記憶素子）が存在しない。したがって、このハード
ウェアに対する動作例は省略する。

まず、命令フォーマット（１）と同期方式（ａ）とを組
み合わせた場合の動作例を、第１０図〜第１４図のタイ
ミングチャートを用いて説明する。

第１０図は、第１番目のプロセッサエレメント（ＰＥＩ
）が第２番目のプロセッサエレメント（ＰＥ２）に対し
て送信命令を実行した場合のタイミングチャートである
。

最初に、送信側プロセッサエレメントはパスリクエスト
信号（Ｂ　Ｒ）を送出する。

いずれのプロセッサエレメントも通信バスを使用してい
ない場合には、クロック信号 （ｃｌｏｃｋ）に同期して、パスグランド信号（ＢＧ）
が与えられる。

なお、通信バスが使用されている場合、およびリクエス
ト信号が競合した場合、すぐさまパスグランド信号が与
えられないことがある。

送信側プロセッサエレメントはパスグランド信号を受は
取った後、送信命令において指定する受信側プロセッサ
エレメントの番号（ＰＥ）、指定レジスタの値（ｄａｔ
ａ）、受信側レジスタの番号（ＲＥＧ）を送出する。な
お、第１０図ではこれらのデータを送出する間隔を１．
５タロツクサイクルとしているが、この長さは、システ
ム固有のプロセッサエレメント配置など種々の要因に従
う。

送信命令によるプロセッサエレメント番号指定により、
受信側プロセッサエレメントに対して、書き込み信号（
ｗｒｉｔｅ）が送られる。

受信側プロセッサニレメン１−の同期レジスタファイル
の容量限度までデータが格納されていない場合、指定レ
ジスタの値と受信側レジスタの番号を同期レジスタファ
イルに書き込み、書き込みアドレスレジスタ（ＷＡ）を
増加させる。転送終了時にはバスリクエスト信号を「○
ＦＦＪに変化させ、これにより、バスグランド信号が「
○ＦＦＪに変化する。

次に示す第１１図も送信命令を実行したときのタイミン
グチャートである。

ただし、送信命令実行当初、受信側プロセッサエレメン
トの同期レジスタファイルの容量限度までデータが格納
されている場合を示している。

送信側プロセッサエレメントにおけるＢＲ。

ＢＧ、ＰＥ、ｄ　ａ　ｔ’ａ、ＲＥＧ、および受信側プ
ロセッサエレメントにおけるｗｒｉｔｅ、ＷＡの各信号
は第１０図と同様である。

受信側プロセッサエレメントの同期レジスタファイルの
容量限度までデータが格納されている場合（ｆｕｌ、１
信号が「ＯＮ」のとき）、ｗｒｉｔｅ、ｆｕｌ１両信号
の論理積として書き込み禁止信号（Ｉｎｈｉｂｉｔ）が
送品される。

これにより、送信側プロセッサエレメントは、通信バス
の使用権を保持したまま一時停止状態となる。受信側プ
ロセッサエレメントが受信命令により同期レジスタファ
イルの内容を読み出し。

ｆｕｌｌ信号を「○ＦＦＪに変化させると、送信側プロ
セッサエレメントの書き込み禁止信号が「○ＦＦＪとな
り、−時停止状態が解除される。

これにより、指定レジスタの値、受信側レジスタの番号
を受信側の同期レジスタファイルに格納する。

この場合、書き込み禁止信号が「ＯＮ」の量分だけ、送
信側プロセッサエレメントのＰＥ。

ｄａｔａ、ＲＥＧの各信号にデータが出力されている時
間が長くなる。ＢＲ，ＢＧも同様である。

第１２図に送信命令実行時のもう１つのタイミングチャ
ートを示す。送信命令実行時に、受信側プロセッサエレ
メントの同期レジスタファイルの容量限度までデータが
格納されている場合に、通信バスの使用権を放棄する方
式である。

この場合、送信側プロセッサエレメントに対して、書き
込み禁止信号が送品されたとき、送信側プロセッサエレ
メントを一時停止状態とするとともに、バスリクエスト
信号を「ＯＮ」からｒＯＦＦＪに変化させる。これによ
り、パスグランド信号も「○ＦＦＪに変化し、通信バス
の使用権を放棄したことになる。

その後、受信側プロセッサエレメントにおいて、ｆｕｌ
ｌ信号が「ＯＮ」からｒＯＦＦＪに変化した場合、送信
側プロセッサエレメントに対して割込み等を発生させ、
送信側プロセッサエレメントの一時停止状態を解除する
。

この第１２図の方式は通信バスの競合を低下させるため
の方式である。

第１３図には受信命令実行時のタイミングチャ　、−ト
を示す。受信側プロセッサエレメント（ＰＥＩ）が読み
出し信号（ｒｅａｄ）を出力し、同期レジスタファイル
から、転送されてきたレジスタの値（ｄａｔａ）とデー
タ格納先レジスタの番号（Ｒ，Ｅ　Ｇ　）を読み出す。

このとき、読み呂しアドレスレジスタ（ＲＡ）の内容を
増加させる。

なお、受信命令実行時においても、読み出し信号の出力
間隔を１．５クロツクサイクルとしているが、この長さ
は、プロセッサエレメントの配置など種々の要因から変
更され得るものである。

第１４図に、受信命令実行時に同期レジスタファイルに
記憶されているデータがない場合のタイミングチャート
を示す。

ｒｅａｄ、ｄａｔａ、ＲＥＧ、ＲＡの各信号の意味は第
１３図と同様である。受信側プロセッサエレメントが受
信命令を実行し、読み出し信号を出力したとき、同期レ
ジスタファイルに記憶されているデータが存在しないこ
とがある。

この場合は、ｅｍｐ　ｔ　ｙ信号がｒｏＮＪとなってい
る。受信命令を実行したプロセッサエレメントはｅ　ｍ
　ｐ　ｔ　ｙ信号により、同期レジスタに記憶されてい
るデータがないことを判断し、−時停止状態となる。

この時点で、他プロセッサエレメントがＰＥＩに対して
送信命令を実行する（ｗｒｉｔｅ信号の「○ＮＪ）と、
ｅｍｐｔｙ信号が、「ＯＮ」からｒＯＦＦＪに変化する
。

これにより、受信側プロセッサエレメントは一時停止状
態を解除され、第１３図と同様に、同期レジスタファイ
ルから、転送されてきたレジスタの値とデータ格納先レ
ジスタの番号を読み出し、かつ、読み出しアドレスレジ
スタの内容を増加させる。

以十のように、本実施例によれば、プロセッサエレメン
ト間のデータ転送を、データ転送命令１命令で実現する
ことができ、また、該データ転送を介してプロセッサエ
レメント間の同期を実現できる。

第１５図は停止命令、再開命令実行時のタイミングチャ
ートである。

この例では、第１番目のプロセッサエレメント（ＰＥＩ
）が停止命令を、第２番目のプロセッサエレメント（Ｐ
Ｅ２）が再開命令を実行する。

停止命令実行時には、ＰＥＩは、命令で指定したアドレ
ス（ＷＡＲ）を送出するとともに、停止信号（ｓｌｅｅ
ｐ）を出力する。停止信号により、指定したアドレスを
停止アドレスレジスタに記憶させる。停止信号を出力し
た後、ＰＥＩは一時停止状態となる。

なお、指定したアドレスで一時停止状態となっているプ
ロセッサエレメントは、再開命令により全て再開される
。そのため、通信バスを介して、指定したアドレスを全
てのプロセッサエレメントに通知するようにしている。

再開命令時、ＰＥ２は、最初に、バスリクエスト信号（
Ｂ　Ｒ）を出力し、バスグランド信号（ＢＧ）によって
通信のバスの使用権を確保しなければならない。

通信バスの使用権を確保した後、再開信号（ｒ　ｅ　ｓ
　ｕｍｅ）と命令によって指定したアドレス（ａｄｄｒ
ｅｓｓ）を通信バス上に出力する。

出力されたアドレスは他プロセツサニレメント士の停止
アドレスレジスタの内容と比較され、−敢すれば、起動
信号（ｗａｋｅｕｐ）を対応するプロセッサエレメント
に送出する。これにより。

−時停止状態となっているプロセッサエレメントが実行
を再開する。

なお、停止信号、再開信号ともに８力間隔を１゜５クロ
ツクサイクルとしているが、この長さは。

プロセッサエレメントの配置など種々の要因から変更さ
・れ得るものである。

以上のように、停止命令、再開命令を用いることにより
各プロセッサエレメント間の同期を、容易に１命令で実
現できる。

なお、これらの命令を用いて、同期をとるのは、ソフト
ウェアの責任であり、コンパイラが、各プロセッサエレ
メントへの処理の割り振りに応じて。

割り振った処理の同期のために、これらの命令を各プロ
セッサエレメント実行させる命令中に含める。

すなわち、たとえば、前記レジスタ転送命令を用いずに
、ＰＥ１で処理したデータをＰＥ２が用いる処理を実行
する場合、ＰＥ１は処理を終了し。

処理したデータをメモリ装置に格納した後、４＠納した
アドレスを含んだ停止命令を実行して停止し、ＰＥ２に
おいては、メモリ装置より、このデータっを読み取った
後、前記アドレスを含んだ再開命令を実行し、ＰＥＩを
再開させる。これにより、ＰＥＩで処理したデータをＰ
Ｅ２が用いる処理を実行する場合に、プロセッサエレメ
ント間の、メモリ装置の排他制御を含む同期を容易に実
現できる。

ところで、共有メモリ型マルチプロセッサシステムにお
いては、プロセッサエレメント間の同期、データ転送に
専用のハードウェアを設けることが少なく、たとえ専用
ハードウェアを設けたとしても、同期処理と通常のメモ
リ参照とが互いに影響しないようにするためのものであ
り、同順手順自体をハードウェア化したものはない。

しかし、本実施例によれば、以上説明してきたように、
同期手順の多くをハードウェアイヒ１し、同期を１命令
で実行できるようにした。また、プロセッサエレメント
間で、１命令でデータ転送を行うことを可能とした。

これにより、複数個のプログラム間で互いに協調動作す
る場合にも容易に高速化が可能である。

［発明の効果］ 以上のように、本発明によれば、複数のプロセッサエレ
メント間の同期を、少ない命令数で実現することのでき
るマルチプロセッサシステムを提供することができる。

また、複数のプロセッサエレメント間の、データの転送
を、少ないオーバーヘッドで実現することのできるマル
チプロセッサシステムを提供することができる。

【図面の簡単な説明】

第１図は本発明の一実施例に係るマルチプロセッサシス
テムの構成を示すブロック図、第２図はマルチプロセッ
サシステムの他の構成を示すブロック図、第３図はプロ
セッサエレメント間協調命令のフォーマットを示す説明
図、第４図は同期ファシリティの内部構成を示すブロッ
ク図、第５図はバス調停回路の内部構成を示すブロック
図、第６図は同期ファシリティの第２の内部構成を示す
ブロック図、第７図はバス調停回路の他の内部構成を示
すブロック図、第８図は優先順位決定回路の内部構成を
示すブロック図、第９図は同期ファシリティの第３の内
部構成を示すブロック図、第１０図、第１１図、第１２
図、第１３図および第１４図はレジスタ転送命令実行動
作を示すタイミングチャート、第１５図は停止命令実行
動作と再開命令実行動作を示すタイミングチャートであ
る。 Ａ１・・・プロセッサエレメント、Ａ２・・・キャッシ
ュ記憶装置、Ａ３・・・メモリ装置、Ａ４・・・同期フ
ァシリティ、Ａ５・・・バス調停回路、ａｌ・・・共有
バス、ｂｌ・・・通信バス、Ｄｌ・・・同期レジスタフ
ァイル、Ｄ２・・・読み出しアドレスレジスタ、Ｄ３・
・・書き込みアドレスレジスタ、Ｅｌ・発振器、Ｅ２・
・・優先順位決定回路、工１・・・停止アドレスレジス
タ。 出願人　株式会社　日　立　製　作　所代理人　弁理士
　　富　１）利子 第１図 第２図 第３図 第４図 第５図 Δｑ 第６図 第７　図 第８図 第１０図 第１１図 第１２図 （９゜　　　Ａｄｄｒ　　　　　Ａｃ肩第１３図 第１４図 ’ｌ、　　　ＲＡ　　　　　　　　　　Ａｄｄｒ　　　
　　　　　　　　　　　Ａｄｄｒ＋＋　　　　　　　　
　　　−−−第１５図

Claims (1)

1. 【特許請求の範囲】 １、ｎ個のプロセッサエレメントと、該ｎ個のプロセッ
   サエレメントで共有されるメモリ装置とを有するマルチ
   プロセッサシステムであって、該ｎ個のプロセッサエレ
   メント間でデータ転送を行う通信バスと、バス調停回路
   と、各プロセッサエレメント毎に備えられたｎ個の同期
   ファシリテイとを有し、 かつ、前記バス調停回路は、通信バスへのアクセスを調
   停する手段と、前記各同期ファシリテイの制御状況を他
   の同期ファシリテイに通知する手段とを備え、前記同期
   ファシリテイは、バス調停回路よりの通知内容に応じて
   自プロセッサエレメントの同期制御を行う同期制御手段
   を備えることを特徴とするマルチプロセッサシステム。 ２、請求の範囲１記載のマルチプロセッサシステムであ
   って、 前記プロセッサエレメントは、他の１個以上のプロセッ
   サエレメントへ、自プロセッサエレメントのレジスタの
   データを送信する送信命令と、これに対応する、他プロ
   セッサエレメントのレジスタのデータを受信する受信命
   令との２命令からなるレジスタ転送命令を備え、 前記バス調停回路が通知する制御状況は、各同期ファシ
   リテイにおける前記レジスタ転送命令の実行状況であっ
   て、 前記同期ファシリテイが備える同期制御手段は、自プロ
   セッサエレメントのレジスタ転送命令実行時に、前記バ
   ス調停回路よりの通知内容に応じて、転送先プロセッサ
   エレメントの同期ファシリテイが対応したレジスタ転送
   命令を実行している場合には、前記通信バスを介してレ
   ジスタ転送を実行し、転送相手プロセッサエレメントの
   同期ファシリテイが対応したレジスタ転送命令を実行し
   ていない場合には、相手プロセッサエレメントの同期フ
   ァシリテイが対応するレジスタ転送命令を実行するまで
   自プロセッサエレメントを一時停止状態とする手段であ
   ることを特徴とするマルチプロセッサシステム。 ３、請求の範囲１記載のマルチプロセッサシステムであ
   って、 前記プロセッサエレメントは、他の１個以上のプロセッ
   サエレメントへ、自プロセッサエレメントのレジスタの
   データを送信する送信命令と、これに対応する、他プロ
   セッサエレメントのレジスタのデータを受信する受信命
   令との２命令からなるレジスタ転送命令を備え、 前記各同期ファシリテイは、１以上のデータを記憶する
   バッファを備え、かつ、前記同期制御手段は、バス調停
   回路よりの通知内容に応じ、前記送信命令実行時に、転
   送相手プロセッサエレメントの同期ファシリテイの前記
   バッファに空き領域が存在する場合には、前記通信バス
   を介して送信するレジスタのデータを転送相手プロセッ
   サエレメントの同期ファシリテイの前記バッファに書き
   込み、相手プロセッサエレメントの同期ファシリテイの
   バッファに空き領域が存在しない場合には、空き領域が
   発生するまで自プロセッサエレメントを一時停止状態と
   し、受信命令実行時に、自同期ファシリテイのバッファ
   にデータが存在する場合には、バッファからデータを読
   み出し、自同期ファシリテイのバッファにデータが存在
   しない場合には、データが書き込まれるまで自プロセッ
   サエレメントを一時停止状態とする手段であって、 前記バス調停手段が通知する制御状況は、各同期ファシ
   リテイの前記バッファの格納状況であることを特徴とす
   るマルチプロセッサシステム。 ４、ｎ個のプロセッサエレメントと、該ｎ個のプロセッ
   サエレメントで共有されるメモリ装置とを有するマルチ
   プロセッサシステムであって、各プロセッサエレメント
   毎に備えられたｎ個の同期ファシリテイとを備え、 かつ、前記プロセッサエレメントは、値を指定して自プ
   ロセッサエレメントを停止させる停止命令と、値を指定
   して停止中のプロセッサエレメントを再開する再開命令
   とを備え、前記同期ファシリテイは、停止レジスタと、
   停止命令実行時に、停止命令で指定された値を停止レジ
   スタに格納し、自プロセッサエレメントを一時停止状態
   とする手段と、再開命令実行時に、再開命令で指定され
   た値を前記通信バスを介して他同期ファシリテイに通知
   する手段と、停止レジスタに格納された値と通信バスを
   介して通知されたアドレスとの比較を行う比較回路と、
   比較回路での比較の結果が、一致である場合に自プロセ
   ッサエレメントの一時停止状態を解除する手段とを備え
   たことを特徴とするマルチプロセッサシステム。 ５、請求項１、２または３記載のマルチプロセッサシス
   テムであって、 前記プロセッサエレメントは、値を指定して自プロセッ
   サエレメントを停止させる停止命令と、値を指定して停
   止中のプロセッサエレメントを再開する再開命令とを備
   え、 前記同期ファシリテイは、停止レジスタと、停止命令実
   行時に、停止命令で指定された値を停止レジスタに格納
   し、自プロセッサエレメントを一時停止状態とする手段
   と、再開命令実行時に、再開命令で指定された値を前記
   通信バスを介して他同期ファシリテイに通知する手段と
   、停止レジスタに格納された値と通信バスを介して通知
   されたアドレスとの比較を行う比較回路と、比較回路で
   の比較の結果が、一致である場合に自プロセッサエレメ
   ントの一時停止状態を解除する手段とを備えたことを特
   徴とするマルチプロセッサシステム。