JPH04195437A - Program runaway monitoring device - Google Patents

Program runaway monitoring device

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Publication number
JPH04195437A
JPH04195437A JP2323276A JP32327690A JPH04195437A JP H04195437 A JPH04195437 A JP H04195437A JP 2323276 A JP2323276 A JP 2323276A JP 32327690 A JP32327690 A JP 32327690A JP H04195437 A JPH04195437 A JP H04195437A
Authority
JP
Japan
Prior art keywords
timer
watchdog
program
watchdog timer
signal
Prior art date
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Pending
Application number
JP2323276A
Other languages
Japanese (ja)
Inventor
Kenji Akiyama
秋山 賢二
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2323276A priority Critical patent/JPH04195437A/en
Publication of JPH04195437A publication Critical patent/JPH04195437A/en
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Abstract

PURPOSE:To easily investigate the cause at the time of the occurrence of watchdog error due to misprogramming or the like by logging the state of a program just before detection of the watchdog error. CONSTITUTION:A processor 1 is inputted the time-out signal of a watchdog timer 3 to start the interrupt handling, and the state of program just before the interrupt handling is logged at the time of this interrupt handling. When the interrupt handling is terminated, a timer clear signal is outputted to a response waiting timer 4. This timer is inputted the time-out signal of the watchdog timer 3 and is started, and this timer 3 outputs a signal to reset the processor if the timer clear signal is not inputted within a set time. Thus, error processing is performed by software of the processor 1 even if watchdog error occurs, and the state of the program just before the interrupt handling is logged when the interrupt processing is completed within a prescribed time, thereby easily grasping the state of fault.

Description

【発明の詳細な説明】 [発明の目的] (産業上の利用分野) 本発明は、計算機システムのプログラム暴走を監視する
装置に関する。
DETAILED DESCRIPTION OF THE INVENTION [Object of the Invention] (Industrial Application Field) The present invention relates to a device for monitoring program runaway in a computer system.

(従来の技術) 従来より、計算機システムの暴走の監視として、ウォッ
チドッグタイマが多く採用されている。
(Prior Art) Watchdog timers have traditionally been widely used to monitor runaway computer systems.

このウォッチドッグタイマはプログラム処理によってリ
セットされるタイマを備え、このタイマが一定の設定時
間内にプログラム処理によってリセットされない場合に
、プログラムの暴走と判定する。これによって、計算機
システムの強制停止またはプログラムの再スタートを行
うというものである。
This watchdog timer includes a timer that is reset by program processing, and if this timer is not reset by program processing within a certain set time, it is determined that the program has runaway. This allows the computer system to be forcibly stopped or the program to be restarted.

第4図は従来例を示すプログラム暴走監視装置のブロッ
ク構成図である。
FIG. 4 is a block diagram of a conventional program runaway monitoring device.

処理装置lはウォッチドッグタイマクリア端子laとリ
セット端子1bとを備えている。プログラム暴走監視部
2は、一定の設定時間でタイマ作動するウォッチドッグ
タイマ3から構成され、クリア端子3aとタイムアウト
端子3bとを備えている。
The processing device 1 includes a watchdog timer clear terminal la and a reset terminal 1b. The program runaway monitoring unit 2 includes a watchdog timer 3 that operates at a fixed set time, and includes a clear terminal 3a and a timeout terminal 3b.

このプログラム暴走監視部2では、処理装置lのプログ
ラム処理によりウォッチドッグタイマクリア端子1aか
ら出力したウォッチドッグタイマクリア信号S1をウォ
ッチドッグタイマ3のクリア端子3aに入力する。これ
により、ウォッチドッグタイマ3をリセットさせ、かつ
タイマを再起動させる。
In the program runaway monitoring section 2, a watchdog timer clear signal S1 outputted from the watchdog timer clear terminal 1a by the program processing of the processing device 1 is inputted to the clear terminal 3a of the watchdog timer 3. This causes the watchdog timer 3 to be reset and restarted.

以後、処理装置lがウォッチドッグタイマクリア信号S
1を出力する毎に、ウォッチドッグタイマ3はリセット
と再起動を繰り返す。
After that, the processing device 1 outputs the watchdog timer clear signal S.
Every time it outputs 1, the watchdog timer 3 repeats resetting and restarting.

上記構成で、処理装置1のプログラムが正常に動作して
いるときは、ウォッチドッグタイマクリア信号S1が一
定周期毎に出力されるからウォッチドッグタイマタイム
アウト信号S2が出力されることはない。しかし、何等
かの原因でプログラムが正常に作動しなくなるとウォッ
チドッグタイマクリア信号Slが出力されなくなる。こ
れにより、−定時間後にはウォッチドッグタイマ3がタ
イムアウトとなり、ウォッチドッグタイマタイムアウト
信号S2を出力する。これをウォッチドッグエラーと呼
ぶ。このウォッチドッグタイマタイムアウト信号S2は
処理装置1のリセット端子1bに入力され、処理装置1
は初期化され再起動が行われる。
With the above configuration, when the program of the processing device 1 is operating normally, the watchdog timer clear signal S1 is output at regular intervals, so the watchdog timer timeout signal S2 is never output. However, if the program does not operate normally for some reason, the watchdog timer clear signal Sl will no longer be output. As a result, the watchdog timer 3 times out after a certain period of time and outputs the watchdog timer timeout signal S2. This is called a watchdog error. This watchdog timer timeout signal S2 is input to the reset terminal 1b of the processing device 1.
will be initialized and restarted.

(発明が解決しようとする課題) しかしながら、上記した従来のプログラム暴走監視装置
では、計算機システムを強制的にリセットして再スター
トさせ、しかも、エラーログを残していないことから、
ウォッチドッグエラーの原因を追求することが困難であ
った。
(Problem to be Solved by the Invention) However, the conventional program runaway monitoring device described above forcibly resets and restarts the computer system and does not leave an error log.
It was difficult to trace the cause of the watchdog error.

ここで、ウォッチドッグエラーが発生する原因としては
次のものが考えられる。まず、プロセッサがハングアッ
プし動作の継続不可能になった場合やプログラムが暴走
した場合などハードウェア的な要因がある。また、プロ
グラムの作り方が間違っている場合がある。この内でハ
ードウェア的な要因に対しては割り込みをかけても、そ
の原因をエラーログの上から究明することは困難であり
、このような状態から正常な状態に復帰するためには、
処理装置1にリセットかける以外にないと考えられる。
Here, the following are possible causes of the watchdog error: First, there are hardware-related factors, such as when the processor hangs up and becomes unable to continue operating, or when a program runs out of control. Also, the program may be created incorrectly. Even if an interrupt is applied to a hardware factor, it is difficult to determine the cause from the error log, and in order to return to a normal state from such a state,
It seems that the only option is to reset the processing device 1.

しかし、ソフトウェア的な要因による次の場合について
はエラーログをとることによす原因の究明と正常状態へ
復帰が容易になる場合がある。即ち、一つは、タスクの
優先順位に従って実行を制御するプログラムを定周期に
起動するための割り込みが入らないように設定されてし
まい、長時間解除されない場合である。もう一つは、ウ
ォッチドッグタイマを一定周期でクリアするタスクより
も優先順位の高いタスクを間違って生成してしまい、一
定周期のクリアができなくなる場合がある。このような
場合、従来、エラーログを残す手段がないため、ウォッ
チドッグエラーの発生原因が判明しないという問題があ
った。
However, in the following cases due to software-related factors, it may be easier to investigate the cause and restore the normal state by keeping an error log. That is, one case is that the interrupt for regularly starting a program that controls execution according to the priority of tasks is set so as not to occur, and is not released for a long time. Another problem is that a task that has a higher priority than the task that clears the watchdog timer at regular intervals may be created by mistake, making it impossible to clear the watchdog timer at regular intervals. In such cases, there has been a problem in the past in that the cause of the watchdog error cannot be determined because there is no means to leave an error log.

そこで、本発明はウォッチドッグエラー発生時。Therefore, the present invention is useful when a watchdog error occurs.

の故障原因を容易に解明できるプログラム暴走監視装置
を提供することを目的とする。
An object of the present invention is to provide a program runaway monitoring device that can easily determine the cause of a failure.

[発明の構成] (課題を解決するための手段) 本発明は、処理装置がウォッチドッグタイマのタイムア
ウト信号を入力して割り込み処理を開始し、この割り込
み処理時に割り込み処理直前のプログラムの状態をログ
する。前記割り込み処理が終了したとき、応答待ちタイ
マに対しタイマクリア信号を出力する。応答待ちタイマ
はウォッチドッグタイマのタイムアウト信号を入力して
スタートし、かつ、設定時間内にタイマクリア信号の入
力がないとき処理装置をリセットする信号を出力するよ
うにした。
[Structure of the Invention] (Means for Solving the Problems) In the present invention, a processing device inputs a watchdog timer timeout signal to start interrupt processing, and when processing the interrupt, logs the state of the program immediately before the interrupt processing. do. When the interrupt processing is completed, a timer clear signal is output to the response waiting timer. The response wait timer is started by inputting the timeout signal of the watchdog timer, and outputs a signal to reset the processing device when the timer clear signal is not input within the set time.

(作用) 上記構成により、ウォッチドッグエラーが発生しても、
処理装置のソフトウェアで極力エラーの処理を行うこと
ができる。また、割り込み処理が所定の時間内に終了し
たとき、割り込み処理直前のプログラムの状態をログす
るから、故障の状態の把握が容易となる。
(Function) With the above configuration, even if a watchdog error occurs,
The software of the processing device can handle errors as much as possible. Further, when the interrupt processing is completed within a predetermined time, the state of the program immediately before the interrupt processing is logged, making it easy to understand the failure state.

(実施例) 第1図は、本発明の一実施例を示すプログラム暴走監視
装置のブロック構成図である。
(Embodiment) FIG. 1 is a block diagram of a program runaway monitoring device showing an embodiment of the present invention.

第4図と同一部分または相当部分は同一符号を示し、既
に説明した箇所は説明を省略する。
The same parts or equivalent parts as in FIG. 4 are denoted by the same reference numerals, and the description of the parts that have already been explained will be omitted.

第4図と異なる点は応答待ちタイマ4を備えた点である
。また、第4図では処理装置lがウオッチドラグタイマ
3のウォッチドッグタイマタイムアウト信号S2により
タイムアウトとしてリセットされたのに対してウォッチ
ドッグタイマ3のウォッチドッグタイマタイムアウト信
号S2を割り込み端子Icに入力し、割り込み処理が正
常に実行できた場合、割り込み処理直前のログを残すと
共に、応答待ちタイマクリア信号S3を応答待ちタイマ
クリア端子1dから応答待ちタイマ4に出力する点が異
なる。応答待ちタイマ4はウォッチドッグタイマ3のウ
ォッチドッグタイマタイムアウト信号S2を入力するス
タート端子4a、処理装置lからの応答待ちタイマクリ
ア信号S3を入力するクリア端子4bおよび処理装置1
に対し応答待ちタイマタイムアウト信号S4を出力する
タイムアウト端子4Cを備えている。また、応答待ちタ
イマ4はウォッチドッグタイマ3のウォッチドッグタイ
マタイムアウト信号S2を入ツノしてタイマスタートし
、一定の設定時間内に処理装置lより応答待ちタイマク
リア信号S3が入力された場合、その入力の時に応答待
ちタイマ4をクリアする構成となっている。
The difference from FIG. 4 is that a response waiting timer 4 is provided. In addition, in FIG. 4, the processing device 1 is reset as a timeout by the watchdog timer timeout signal S2 of the watchdog timer 3, but inputs the watchdog timer timeout signal S2 of the watchdog timer 3 to the interrupt terminal Ic, The difference is that when the interrupt processing is successfully executed, a log immediately before the interrupt processing is left and a response wait timer clear signal S3 is output from the response wait timer clear terminal 1d to the response wait timer 4. The response wait timer 4 has a start terminal 4a that inputs the watchdog timer timeout signal S2 of the watchdog timer 3, a clear terminal 4b that inputs the response wait timer clear signal S3 from the processing device 1, and the processing device 1.
A timeout terminal 4C is provided for outputting a response waiting timer timeout signal S4. In addition, the response wait timer 4 receives the watchdog timer timeout signal S2 of the watchdog timer 3 to start the timer, and when the response wait timer clear signal S3 is input from the processing device 1 within a certain set time, The configuration is such that the response wait timer 4 is cleared at the time of input.

一方、一定設定時間内に応答待ちタイマクリア信号S3
が入力されないときは処理装置lに応答待ちタイマタイ
ムアウト信号S4を出力し強制的にリセットをかけ再起
動させる構成としている。
On the other hand, the response wait timer clear signal S3 within a certain set time
When the response wait timer timeout signal S4 is not inputted, the processing device 1 is configured to output a response waiting timer timeout signal S4 to force the processing device 1 to be reset and restarted.

以上の構成のプログラム暴走監視装置の作用を第2図(
A) (B)および第3図を参照して説明する。
The operation of the program runaway monitoring device with the above configuration is shown in Figure 2 (
A) This will be explained with reference to (B) and FIG.

処理装置1はプログラムが正常に作動しているとき、一
定周期でウォッチドッグタイマクリア信号Slを出力す
る。これにより、ウォッチドッグタイマ3はクリアされ
続はウォッチドッグエラーは発生しない。
The processing device 1 outputs a watchdog timer clear signal Sl at regular intervals when the program is operating normally. As a result, the watchdog timer 3 is cleared and no watchdog error occurs thereafter.

一方、処理装置lのプログラムが正常に作動できなくな
ると、ウォッチドッグタイマクリア信号Stが出力され
なくなる。この場合、前回のウォッチドッグタイマクリ
ア信号S1の出力の時からウォッチドッグタイマ3で設
定された第2図(A)に示す如く、一定の設定時間eが
経過すると、ウォッチドッグタイマ3がウォッチドッグ
エラー検出としてウォッチドッグタイマタイムアウト信
号S2を出力する。このウォッチドッグタイマタイムア
ウト信号S2により処理装置1では、第3図に示す割り
込み処理ルーチンに入る一方、応答待ちタイマ4がスタ
ートする。割り込み処理ルーチンに入った処理装置1は
処理ルーチンプログラムを実行し、次の情報をログする
(101)。即ち、これには、割り込み許可または不許
可の状態を示すフラグ、現在実行中のタスクの番号およ
びタスクの優先順位のログがある。これらのログはウォ
ッチドッグエラーを後に解析するためである。次に、割
り込み状態フラグを検査する(102)。この検査で割
り込みが不許可の状態になっている場合には次の原因と
判断して割り込みを許可し、対象となったタスクの動作
を停止する(+03)。この場合、原因(1)としてタ
スクの優先順位に従って実行を制御するプログラムを定
周期に起動するための割り込みが入らないように設定さ
れ、長時間解除されないため割り込み不許可となったと
判断する。上記割り込み状態の許可により応答待ちタイ
マクリア信号S3を出力する(104)。
On the other hand, if the program of the processing device I is no longer able to operate normally, the watchdog timer clear signal St is no longer output. In this case, as shown in FIG. 2(A), which has been set by the watchdog timer 3 since the previous output of the watchdog timer clear signal S1, when a certain set time e has elapsed, the watchdog timer 3 A watchdog timer timeout signal S2 is output as error detection. In response to this watchdog timer timeout signal S2, the processing device 1 enters the interrupt processing routine shown in FIG. 3, while the response wait timer 4 is started. The processing device 1 that has entered the interrupt processing routine executes the processing routine program and logs the following information (101). That is, this includes a flag indicating whether interrupts are enabled or disabled, a log of the number of the task currently being executed, and the priority of the task. These logs are for later analysis of watchdog errors. Next, the interrupt status flag is checked (102). If this check shows that interrupts are not permitted, it is determined that the cause is as follows, the interrupt is permitted, and the operation of the target task is stopped (+03). In this case, it is determined that the cause (1) is that interrupts are not allowed because interrupts are set to periodically start a program that controls execution according to task priorities, and are not cleared for a long time. Upon permission of the interrupt state, a response wait timer clear signal S3 is output (104).

一方、前記割り込み状態フラグの検査(1,02)で割
り込み状態フラグが許可状態となっている場合は、次に
タスクの優先順位を検査する(105)。この検査でウ
ォッチタイマをクリアするタスクより優先順位が高い場
合は次の原因であると判断して次のステップに進む(+
06)。この場合、原因(2)としてウォッチドッグタ
イマを一定周期にクリアするタスクよりも優先順位の高
いタスクを間違って生成してしまい、一定周期のクリア
ができなくなったと判断する。そこで、そのタスクの優
先順位を下げて(106)、これにより、応答待ちタイ
マクリア信号S3を出力する(104)。この場合、第
2図(A)の如く応答待ちタイマクリア信号S3を応答
待ちタイマ4で設定された時間fの経過する前(こ出力
する。
On the other hand, if the interrupt status flag is in the enabled state in the inspection of the interrupt status flag (1, 02), then the priority order of the task is inspected (105). In this inspection, if the task has a higher priority than the task that clears the watch timer, it is determined that the cause is as follows and proceeds to the next step (+
06). In this case, it is determined that the cause (2) is that a task with a higher priority than the task that clears the watchdog timer at a constant period was erroneously generated, making it impossible to clear the watchdog timer at a constant period. Therefore, the priority of that task is lowered (106), and the response wait timer clear signal S3 is thereby output (104). In this case, as shown in FIG. 2(A), the response wait timer clear signal S3 is output before the time f set by the response wait timer 4 has elapsed.

このため、応答待ちタイマ4は応答待ちタイマクリア信
号S3によりクリアされ、応答待ちタイマタイムアウト
信号を計算機の処理装置1に対して出力しない。従って
、処理装置lは強制的なリセットがされずもとの処理に
復帰する。
Therefore, the response wait timer 4 is cleared by the response wait timer clear signal S3, and the response wait timer timeout signal is not output to the processing device 1 of the computer. Therefore, the processing device 1 is not forced to be reset and returns to the original processing.

これに対して、上記ステップ104でウオッチドックタ
イマをクリアするタスクより優先順位が低い場合は上記
した(1)および(2)の原因でないと判断して応答待
ちタイマクリア信号S3を出力することなく後に説明す
るように処理装置lをリセットして再起動するようにす
る。即ち、第2図(B)の如くウォッチドッグエラー検
出から応答待ちタイマ4で設定された時間fを経過して
も処理装置1から応答待ちタイマクリア信号S3が8力
されない場合には応答待ちタイマ4が応答待ちタイマタ
イムアウト信号S4を計算機の処理装置1に強制的なリ
セットをかけ、再起動を行う。この動作は従来例で説明
したウォッチドッグタイマ3のときと同様である。
On the other hand, if the task has a lower priority than the task that clears the watchdog timer in step 104, it is determined that the above-mentioned (1) and (2) are not the cause, and the response wait timer clear signal S3 is not output. The processing device 1 is reset and restarted as will be explained later. That is, as shown in FIG. 2(B), if the response wait timer clear signal S3 is not outputted from the processing device 1 even after the time f set by the response wait timer 4 has elapsed since the detection of the watchdog error, the response wait timer is activated. 4 forcibly resets the response waiting timer timeout signal S4 to the processing unit 1 of the computer and restarts it. This operation is similar to that of the watchdog timer 3 described in the conventional example.

このようにウォッチドッグエラーが発生した状況でも、
処理装置1でウォッチドッグエラー検出直前のプログラ
ムの状態がログされているので、その原因を特定するこ
とは容易となる。
Even in situations where a watchdog error occurs like this,
Since the state of the program immediately before the watchdog error is detected in the processing device 1 is logged, it is easy to identify the cause.

例えば、プログラムミスによりプログラムの進行が永久
に抜は出すことのできないループに入ってしまった場合
やウォッチドッグタイマを一定周期にクリアするタスク
よりも高い優先度を持つタスクが生成され、処理装置が
その処理に手間取る場合等がある。このような状況でウ
ォッチドッグエラーが発生した場合に原因解明に有効と
なる。
For example, if a program error causes the program to enter a loop that cannot be exited forever, or a task with a higher priority than the task that clears the watchdog timer at a fixed period is created, and the processing unit There are cases where the processing takes time. This is effective in elucidating the cause when a watchdog error occurs in such a situation.

[発明の効果] 以」二説明したように本発明によれば、ウォッチドッグ
エラー検出直前のプログラムの状態がログされる。従っ
て、プログラムミス等が原因でウォッチドッグエラーが
発生したときの原因の追求が容易となる。
[Effects of the Invention] As described above, according to the present invention, the state of the program immediately before a watchdog error is detected is logged. Therefore, when a watchdog error occurs due to a programming error or the like, it becomes easy to find the cause.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は本発明の一実施例を示すプログラム暴走監視装
置のブロック構成図、第2図(A) (B)は同装置の
動作を説明する説明図、第3図は同装置の処理部の割り
込み処理手順を示すフローチャート、第4図は従来例を
示すプログラム暴走監視装置のブロック構成図である。 1・・・処理装置、2・・・プログラム暴走監視部、3
・・・ウォッチドッグタイマ、4・・・応答待ちタイマ
。 代理人 弁理士  則 近  憲 佑 第1図 (A) セ (B)     ; 第2図 第3図 第4図
FIG. 1 is a block configuration diagram of a program runaway monitoring device showing an embodiment of the present invention, FIGS. 2A and 2B are explanatory diagrams explaining the operation of the device, and FIG. 3 is a processing section of the device. FIG. 4 is a block diagram of a conventional program runaway monitoring device. 1... Processing device, 2... Program runaway monitoring unit, 3
...Watchdog timer, 4...Response wait timer. Agent Patent Attorney Noriyuki Chika Figure 1 (A) Se (B); Figure 2 Figure 3 Figure 4

Claims (1)

【特許請求の範囲】 処理装置のプログラムの暴走をウォッチドッグタイマに
より監視するプログラム暴走監視装置において、 前記処理装置には、前記ウォッチドッグタイマのタイム
アウト信号を入力して割り込み処理を開始する手段と、
この割り込み処理により割り込み処理直前のプログラム
の状態をログするログ手段と、前記割り込み処理が終了
したときにタイマクリア信号を出力する手段とを設ける
一方、 前記ウォッチドッグタイマのタイムアウト信号を入力し
てスタートし、かつ、設定時間内に前記タイマクリア信
号の入力がないとき前記処理装置をリセットする信号を
出力する応答待ちタイマを設けたことを特徴とするプロ
グラム暴走監視装置。
[Scope of Claims] A program runaway monitoring device for monitoring runaway of a program in a processing device using a watchdog timer, the processing device comprising means for inputting a timeout signal of the watchdog timer to start interrupt processing;
A logging means for logging the state of the program immediately before the interrupt processing is provided by this interrupt processing, and a means for outputting a timer clear signal when the interrupt processing is completed, and a timeout signal of the watchdog timer is input to start the watchdog timer. A program runaway monitoring device further comprising a response wait timer that outputs a signal to reset the processing device when the timer clear signal is not input within a set time.
JP2323276A 1990-11-28 1990-11-28 Program runaway monitoring device Pending JPH04195437A (en)

Priority Applications (1)

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JP2323276A JPH04195437A (en) 1990-11-28 1990-11-28 Program runaway monitoring device

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JP (1) JPH04195437A (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003084870A (en) * 2001-09-07 2003-03-19 Sony Corp Information processing unit and information processing method
JP2011177390A (en) * 2010-03-02 2011-09-15 Sophia Co Ltd Game machine

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