JPH04192565A - 不揮発性半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野］ この発明は、不揮発性半導体メモリに関する。

〔発明の概要〕

この発明は、不揮発性半導体メモリにおいて、半導体基
体に複数の柱状部を形成し、複数の柱状部の底部の外周
にゲート絶縁膜を介してフローティングゲートを形成し
、複数の柱状部の上部に高不純物濃度領域と低不純物濃
度領域とから成る半導体領域を形成し、複数の柱状部の
間の部分の半導体基体中に高不純物濃度領域から成る半
導体領域を形成することによって、メモリセルの高集積
密度化、読み出し速度の向上及び書き込み特性の向上を
図ることができるようにしたものである。

〔従来の技術〕

Ｅ　Ｐ　ＲＯＭ　（ｅｒａｓａｂｌｅ　ａｎｄ　ｐｒｏ
ｇｒａｍｍａｂｌｅ　ｒｅａｄｏｎｌｙ　ｍｅ＋ｗｏｒ
ｙ）は、書き換え可能な不揮発性の読み出し専用メモリ
である。

第６図は従来の一般的なＥＦＲＯＭを示す。第６図にお
いて、ＦＣ’はフローティングゲート、ＷＬ、’、ＷＬ
、、、　　′はワード線、Ｓ′はｎ゛型のソース領域、
Ｄ゛はｎ゛型のドレイン領域を示す。この場合、フロー
ティングゲートＦＣ’、ワード線、ソース領域Ｓ′及び
ドレイン領域Ｄ′によりメモリセルが形成されている。

Ｃ′はビントＮ（図示せず）のためのコンタクトホール
を示す。

〔発明が解決じようとする課題： 上述の第６図に示す従来のＥＦＲＯＭにおいては、メモ
リセルは平面的な構造を有している。そして、メモリセ
ルの高集積密度化を図るためにメモリセルの寸法を縮小
した場合、それに伴いメモリトランジスタのチャネル幅
Ｗは小さくなる。この結果、メモリトランジスタの電流
駆動能力が低くなるため、データの読み出し速度が遅く
なってしまうという問題があった。

一方、ＭＯ３Ｉ−ランジスタのチャぶル長が小さくなっ
た場合；こは、トランジスタをＬＤＤ（ｌｉｇｈｔｌｙ
　ｄｏｐｅｄ　ｄｒａｉｎ）構造としてホットキャリア
耐性の向上を図るのが一般的であるが、第６図に示す従
来のＥＦＲＯＭにおいてメモリトランジスタをＬＤＤ構
造にすると、書き込み時にプログラム用の電圧が印加さ
れるドレイン領域の近傍で電界集中が起きにくくなるこ
とから、ホントキャリアが発生しにくくなり、書き込み
特性が悪くなるという問題があった。

従って、この発明の目的は、メモリセルの高集積密度化
、読み出し速度の向上及び書き込み特性の向上を図るこ
とができる不揮発性半導体メモリを提供することにある
。

〔課題を解決するための手段〕

上記目的を達成するために、この発明は、不揮発性半導
体メモリにおいて、半導体基体（１）Ｓこ複数の柱状部
（１ａ）が形成され、複数の柱状部（１ａ）の底部の外
周にゲート絶縁膜（２）を介してフローティングゲート
（ＦＣ）が形成され、複数の柱状部（１ａ）の上部ムこ
高不純物濃度領域（４）と低不純物濃度領域（４ａ）と
から成る半導体領域が形成され、複数の柱状部（１ａ）
の間の部分の半導体基体（１）中に高不純物濃度領域か
ら成る半導体領域（５）が形成されている。

〔作用〕

上述のように構成されたこの発明の不揮発性半導体メモ
リによれば、半導体基体（１）に形成された柱状部（ｌ
　ａ）の外周面にチャネルが形成され、メモリトランジ
スタは縦型の構造を有する、このため、メモリセルが平
面的な構造である場合Ｓこ比べてメモリセル１個当たり
の占有面積を縮小することができ、従ってその分だけメ
モリセルの高集積密度化を図ることができる。

また、柱状部（ｌａ）の外周にフローティングゲート（
ＦＣ）が形成されているので、メモリトランジスタのチ
ャネル幅はこの柱状部（１ａ）の外周の長さに等しくな
る。このため、この柱状部（１ａ）の径に比べてメモリ
トランジスタのチ島ネル幅を大きくすることができる。

これによって、メモリトランジスタの電流駆動能力を高
くすることができ、従って読み出し速度の向上を図るこ
とができる。

さらに、書き込み時には、複数の柱状部（１ａ）の間の
部分の半導体基体（１）に形成された高不純物濃度領域
から成る半導体領域（５）をドレイン領域として用い、
このドレイン領域にプログラム用の電圧を印加するよう
にすることＳこよって、この高不純物濃度領域から成る
半導体領域（５）の近傍の電界集中の効果により、ホン
トキャリアの発生が起きやすくなる。これ↓こよって、
書き込み特性の向上を図ることができる。

以上により、メモリセルの高集積密度化、読み出し速度
の向上及び書き込み特性の向上を図ることができる。

二実施例〕 以下、この発明の一実施例ムこついて図面を参照しなが
ら説明する。

第１図はこの発明の一実施例によるＥＦＲＯＭを示す平
面図、第２図及び第３図はそれぞれ第１図の■−■線及
び■−■線に沿っての断面図を示す。

第１図、第２図及び第３図に示すように、この実施例に
よるＥＦＲＯＭにおいては、例えばｐ型シリコン（Ｓｉ
）基板のような半導体基体１に、例えば四角柱の形状を
有する複数の柱状部１ａがアレイ状５こ形成されている
。この場合、これろの柱状部１ａの一方向の間隔１□は
、これに直交する方向の間隔１１に比べて大きくなって
いる（第４図参照）。

符号２は例えば二酸化シリコン（ＳｉＯｚ）膜のような
ゲート絶縁膜２を示す。そして、柱状部１ａの底部の外
周に、このゲート絶縁膜２を介して、例えば多結晶Ｓｉ
から成るフローティングゲートＦＧがこの柱状部１ａを
取り巻くように形成されている。このフローティングゲ
ートＦＣの表面には、例えばＳｉＯ□膜のような絶縁膜
３が形成されている。

一方、柱状部１ａの上部には、例えばｎ゛型の高不純物
濃度領域から成る半導体領域４と例えばｎ”型の低不純
物濃度領域から成る低不′４＠吻濃度部４ａとが一体的
に形成されている。また、互いに隣接する柱状部１ａの
間の部分の半導体基体１中には、例えばｎ゛型の高不純
物濃度領域から成る半導体領域５がフローティングゲー
トＦＧに対して自己整合的に形成されている。これらの
半導体領域４．５は、ソース領域また二よドレイン領域
として用いられる。

ＷＬｉ、ＷＬ、、、はコントロールゲートを構成するワ
ード線を示す。これらのワード線ＷＬ１、Ｗ　Ｌ　＝　
−Ｉは、柱状部１ａの間隔が小さい方の配列゛方向と平
行な方向に延在している。この場合、これらのワード線
ＷＬ１、ＷＬ、、、は、この柱状部１ａの間隔が小さい
方の配列方向に平行な方向で−よ柱状部１ａの間の溝部
を埋めるように形成されているが、これに直交する方向
では柱状部１ａの側壁にサイドウオールスペーサ状に形
成されている（第２図及び第３図参照）。なお、これら
のワード線ＷＬ８、ＷＬ、、、は、例えばリン（Ｐ）の
ような不純物がドープされた多結晶Ｓｉ膜により形成さ
れる。

符号６は柱状部１ａの間の溝部を埋めるように形成され
た例えばＳｉＯ□膜やリンシリケートガラス（ｐｓｃ）
膜のような眉間絶縁膜を示す。また、符号７は例えばＰ
ＳＧ膜のような眉間絶縁膜を示す。

柱状部１ａの上面のほぼ中央部における眉間絶縁膜７及
びゲート絶縁膜２には、コンタクトホールＣが形成され
ている。また、ＢＬ、−、、ＢＬ、、ＢＬ、、、は、例
えばアルミニウム（ＡＩ）膜のような金属膜により形成
されたビット線を示す。これらのビット線Ｂ　Ｌｉ、、
、　ＳＢ　Ｌｉ　、Ｂ　Ｌｉ、、　は、コンタクトホー
ルＣを通じて、柱状部１ａの上部に形成された半導体領
域４にコンタクトしている。

この実施例においては、各柱状部１ａの外周りこゲート
絶縁膜２を介して形成されたフローティングゲートＦＣ
と、ワード線と、柱状部１ａの上部に形成された、高不
純物濃度領域から成る半導体領域４及び低不純物濃度領
域から成る低不純物濃度部４ａと、柱状部１ａの間の部
分の半導体基体ｌ中に形成された高不純物濃度領域から
成る半導体領域５とにより、メモリセルが構成されてい
る。

この場合、メモリトランジスタのチャネルは、柱状部１
ａの外周面に形成され、従ってこのメモリトランジスタ
は継型構造を有する。

次に、上述のように構成されたこの実施例によるＥＰＲ
ＯＭの製造方法について説明する。

第４図に示すように、まず半導体基体１の所定部分を選
択的にエンチング除去して複数の柱状部１ａをアレイ状
に形成する。このとき、これらの柱状部１ａの一方向の
間隔１２を、これに直交する方向の間隔１＋　に比べて
大きくしておくことは、すでに述べた通りである。

以後の説明は、第１図の■−■線に沿っての断面につい
て行う。

すなわち、第５図Ａに示すように、柱状部１ａの上面及
び側面を含む半導体基体１の表面に例えば熱酸化法によ
りゲート絶縁膜２を形成する。次に、例えばＣＶＤ法に
より全面に多結晶Ｓｉ膜８を形成した後、この多結晶Ｓ
ｉ膜８に例えばＰのような不純物を熱拡散法やイオン注
入法によりドープして低抵抗化する。

次に、この多結晶Ｓｉ膜８を例えば反応性イオンエツチ
ング（ＲＩＥ）法により半導体基体ｌの主面に対して垂
直方向にエッチバンクして、第５図Ｂに示すように、柱
状部１ａの底部の外周にゲート絶縁膜２を介してフロー
ティングケートＦＧを形成する。この後、熱酸化法によ
りこのフローティングゲー１−ＦＣの表面に絶縁膜３を
形成する。

次に、例えばＰのようなｎ型不純物を柱状部１ａ及びこ
れらの柱状部１ａの部分の半導体基体ｌ中に高濃度にイ
オン注入する。この後、必要に応じて注入不純物の拡散
及び電気的活性化のための熱処理を行う。これによって
、第５図Ｃに示すように、柱状部１ａの上部に高不純物
濃度領域から成る半導体領域４が形成されるとともに、
柱状部１ａの間の部分の半導体基体１中にフローティン
グゲートＦＧに対して自己整合的に高不純物濃度領域か
ら成る半導体領域５が形成される。

次に、ＣＶＤ法により全面に例えば多結晶Ｓｉ膜を形成
した後、この多結晶Ｓｉ膜に例えばＰのような不純物を
熱拡散法やイオン注入法によりドープして低抵抗化する
。この場合、この多結晶Ｓｉ膜の膜厚は、第１図の■−
■線に平行な方向では柱状部１ａの間の溝部がこの多結
晶Ｓｉ膜により完全に埋められるが、第１図の■−■線
に平行な方向では柱状部１ａの間の溝部が完全には埋め
られないよう一二選ばれる（第２図及び第３図参照）。

次に、この多結晶Ｓｉ膜を例えばＲ’ｌＥ法により半導
体基体１の主面に対して垂直方向にエッチハックしてワ
ード線ＷＬ８、ＷＬ、、、を形成する。

次に、例えばＰのようなｎ型不純物を比較的高いエネル
ギーで柱状部１ａの上部に低濃度にイオン注入する。こ
れによって、第１図、第２図及び第３図に示すように、
半導体領域４の下側の部分に低不純物濃度領域から成る
低不純物濃度部４ａが形成される。

次に、例えばＣＶＤ法により、互いに隣接するワード線
間の溝部を埋める層間絶縁膜６と層間絶縁膜７とを形成
する。

次に、この眉間絶縁膜７及びゲート絶縁膜２の所定部分
をエツチング除去してコンタクトホールＣを形成する。

この後、熱処理を行うことにより眉間絶縁膜７のリフロ
ーを行い、この層間絶縁膜７の表面の平坦化を行う。

次に、例えばスパンタ法や蒸着法により全面に例えぼＡ
＋膜のような金属膜を形成した後、この金属膜をエンチ
ングにより所定形状にパターニングしてピント線ＢＬ、
−，、ＢＬ、　、ＢＬ＝−、を形成し、目的とするＥＰ
ＲＯＭを完成させる。

以上のように、この実施例によれば、メモリトランジス
タのチャネルは柱状部１ａの外周面に形成され、メモリ
トランジスタは縦型の構造を有するので、メモリトラン
ジスタが平面的な構造を存する、すでに述べた従来のＥ
ＦＲＯＭに比べてメモリセル１個当たりの占有面積を縮
小することができ、従ってメモリセルの高集積密度化を
図ることができる。

また、柱状部１ａの外周を取り巻くようにフローティン
グゲートＦＣが形成されているので、メモリトランジス
タのチャネル幅はこの柱状部１ａの外周の長さに等しく
なり、この柱状部１ａの辺の長さの少な（とも数倍程度
になる。例えば、柱状部１ａが正方形の断面形状を有す
る四角柱であるとすると、メモリトランジスタのチャネ
ル幅は、この柱状部１ａの辺の長さの４倍になる。この
ため、メモリセルの高集積密度化に伴い柱状部１ａの径
が小さくなっても、メモリトランジスタの電流駆動能力
を十分に高くすることができ、従って読み出し速度の向
上を図ることができる。

さらに、書き込み時には、柱状部ｌａの間の部分の半導
体基体１中に形成された高不純物濃度領域から成る半導
体領域５をドレイン領域として用いてこれにプログラム
用の電圧を印加するようにすれば、この半導体領域５の
近傍で電界集中が起きやすいことから、ホットキャリア
の発生が起きやすく、従って良好な書き込み特性を得る
ことができる。

一方、読み出し時には、柱状部１ａの上部に形成された
高不純物濃度領域から成る半導体領域４と低不純物濃度
領域から成る低不純物濃度部４ａとをドレイン領域とし
て用いることにより、この低不純物濃度部４ａによるド
レイン領域近傍の電界緩和の効果により、ＥＦＲＯＭの
低温ライフタイムを長くすることができる。

以上、この発明の実施例につき具体的に説明したが、こ
の発明は、上述の実施例に限定されるものではなく、こ
の発明の技術的思想に基づく各種の変形が可能である。

例えば、上述の実施例ユニおいては、柱状部１ａは四角
柱の形状を有しているが、この柱状部１ａは例えば円柱
やその他の各種の断面形状を有するものであってもよい
ことは言うまでもない。

５発明の効果］ 以上説明したように、この発明によれば、半導体基体に
形成された複数の柱状部の底部の外周にゲート絶縁膜を
介してフローティングゲートが形成されているので、メ
モリセルの高集積密度化及び読み出し速度の向上を図る
ことができる。また、書き込み時に、複数の柱状部の上
部に形成された高不純物濃度領域と低不純物濃度領域と
から成る半導体領域をドレイン領域とじて用いることに
より、書き込み特性の向上を図ることができる。

【図面の簡単な説明】

第１図はこの発明の一実施例によるＥＰＲＯＭを示す平
面図、第２図は第１図の■−■線に沿っての断面図、第
３図は第１図の■−■線に沿っての断面図、第４図は第
１図、第２図及び第３図ユニ示すＥＰＲＯＭの製造方法
を説明するための斜視図、第５図Ａ〜第５図Ｃは第１図
、第２図及び第３図に示すＥＦＲＯＭの製造方法を説明
するための断面図、第６図は従来のＥＦＲＯＭの一例を
示す平面図である。 図面における主要な符号の説明 に半導体基体、　　１ａ：柱状部、 ２：ゲート絶縁膜、 ＦＧ：フローティングゲート、 ４．５：半導体領域、　４ａ：低不純物濃度部、６．７
：層間絶縁膜、 ＷＬ、　、ＷＬｉ、Ｉ　　：ワード線、ＢＬ、、、ＢＬ
、　、ＢＬｉ、、：ビット線。 代理人　　　弁理士　杉　浦　正　知 ７０−ティンクケニト ！、漿 −ｉｓ　イＰｉ（−ｆ’ｉ１２！］） 第１図 槃１１３１ｆ）ＩＩ−ＩＩ（ｌｊ鱈＋ｆｉＨ１図第２図 ’＠１１１Ｊｔ＞ｚ−’１１ｆｔｊＬｌ’ｒｍｔａ第３
図 を造力清 第４図 ′Ｖ羨六方 法５図Ａ ！−喝ｉｌｉ方ン人 （芝１シイ列 第Ｓ図

Claims (1)

1. 【特許請求の範囲】 半導体基体に複数の柱状部が形成され、 上記複数の柱状部の底部の外周にゲート絶縁膜を介して
   フローティングゲートが形成され、上記複数の柱状部の
   上部に高不純物濃度領域と低不純物濃度領域とから成る
   半導体領域が形成され、 上記複数の柱状部の間の部分の上記半導体基体中に高不
   純物濃度領域から成る半導体領域が形成された不揮発性
   半導体メモリ。