JPH0417026A - Data clipping device - Google Patents

Data clipping device

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Publication number
JPH0417026A
JPH0417026A JP2118785A JP11878590A JPH0417026A JP H0417026 A JPH0417026 A JP H0417026A JP 2118785 A JP2118785 A JP 2118785A JP 11878590 A JP11878590 A JP 11878590A JP H0417026 A JPH0417026 A JP H0417026A
Authority
JP
Japan
Prior art keywords
sign bit
overflow
input data
negative
occurred
Prior art date
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Pending
Application number
JP2118785A
Other languages
Japanese (ja)
Inventor
Masanori Maruyama
丸山 優徳
Isao Iwasaki
功 岩崎
Hiroshi Fujiwara
洋 藤原
Tein San Min
ミン テイン サン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
GRAPHICS COMMUN TECHNOL KK
Original Assignee
GRAPHICS COMMUN TECHNOL KK
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Filing date
Publication date
Application filed by GRAPHICS COMMUN TECHNOL KK filed Critical GRAPHICS COMMUN TECHNOL KK
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Publication of JPH0417026A publication Critical patent/JPH0417026A/en
Pending legal-status Critical Current

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Abstract

PURPOSE:To decide an overflow and to make high speed clipping available with simple circuit configuration by comparing code bits before and after an arithmetic operation with each other. CONSTITUTION:An arithmetic means 300 which inputs input data including code bits and a first means 100 which compares a code bit obtained from the calculated result of the arithmetic means 300 with the code bit of the input data and discriminates the occurrence of a positive or negative overflow are provided. In addition, a second means 200 which clips the calculated result to the positive maximum value when the occurrence of an positive overflow is discriminated and to the negative minimum value when the occurrence of an negative overflow is discriminated. Therefore, high-speed clipping can be realized with simple comparison.

Description

【発明の詳細な説明】 〔産業上の利用分野] 本発明は、ディジタル信号処理での、算術演算で生ずる
オーバーフロー時のデータのクリップ装置に関する。
DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a data clipping device when an overflow occurs in an arithmetic operation in digital signal processing.

〔従来の技術] 算術演算後のデータクリップに関し、従来は得られた結
果と所定の正値最大値及び負値最小値を比較して、オー
バーフローが生じている場合には最大値もしくは最小値
にクリップするやり方をとる。
[Prior Art] Conventionally, regarding data clipping after arithmetic operations, the obtained result is compared with a predetermined maximum positive value and minimum negative value, and if overflow occurs, the maximum or minimum value is set. Use the clip method.

〔発明が解決しようとする課題〕 上記従来例では、算術演算の結果の全ビットに亘り最大
値及び最小値との比較を実行する必要がある。このため
、その比較手段が複雑になり、全体としての演算に余分
な時間を必要とするとの問題があった。
[Problems to be Solved by the Invention] In the conventional example described above, it is necessary to compare all bits of the result of the arithmetic operation with the maximum value and the minimum value. For this reason, there is a problem in that the comparison means becomes complicated and extra time is required for the overall calculation.

本発明の目的は、簡単な比較により高速にクリップを可
能とするクリップ装置を提供するものである。
An object of the present invention is to provide a clipping device that enables high-speed clipping through simple comparison.

〔課題を解決するための手段] 本発明は符号ビットを含む入力データを、入力する演算
手段と、該演算手段の演算結果から得られる符号ビット
と前記入力データ時の符号ビットとを比較し、両者がO
の時は正値の正しい結果が得られたと判断し、両者が1
の時は負値の正しい結果が得られたと判断し、入力デー
タ時の符号ビットが0で演算結果から得られる符号ビッ
トが1の時には正のオーバーフローが生じたと判断し、
入力データ時の符号ビットが1で演算結果から得られる
符号ビットが0の時には負のオーバーフローが生じたと
判断する第1の手段と、上記正のオーバーフローが生じ
たと判断された時には演算結果から得られる符号ビット
をOに置換し、データビットをすべて1に設定して正値
の最大値にクリップし、上記負のオーバーフローが生じ
たと判断された時には演算結果から得られる符号ビット
を1に置換し、データビットをすべて0に設定して負値
の最小値にクリップする第2の手段と、より、成る(請
求項1)。
[Means for Solving the Problems] The present invention includes a calculation means for inputting input data including a sign bit, and a comparison between the sign bit obtained from the calculation result of the calculation means and the sign bit at the time of the input data, Both are O
When , it is determined that a correct result with a positive value has been obtained, and both of them are 1.
When , it is determined that a correct negative value result has been obtained, and when the sign bit of the input data is 0 and the sign bit obtained from the operation result is 1, it is determined that a positive overflow has occurred.
The first means determines that a negative overflow has occurred when the sign bit of the input data is 1 and the sign bit obtained from the operation result is 0, and the first means is obtained from the operation result when it is determined that the above positive overflow has occurred. Replace the sign bit with O, set all data bits to 1, clip to the maximum positive value, and when it is determined that the above negative overflow has occurred, replace the sign bit obtained from the operation result with 1, The method further comprises: a second means for setting all data bits to 0 and clipping them to a minimum negative value (claim 1).

更に本発明は、符号ビットを二重化させた入力データを
入力し、一方の符号ビットは演算によるオーバーフロー
反映ビットとして使用し、他方の符号ビットはそのまま
出力させてなる演算手段と、該演算手段の演算結果から
得られる演算後の符号ビットとそのまま出力してくる符
号ビットとを比較し、両者がOの時は正値の正しい結果
が得られたと判断し、両者が1の時は負値の正しい結果
が得られたと判断し、そのまま出力してくる符号ビット
がOで演算後の符号ビットが1の時には正のオーバーフ
ローが生じたと判断し、そのまま出力してくる符号ビッ
トが1で演算後の符号ビットが0の時には負のオーバー
フローが生じたと判断する第1の手段と、上記正のオー
バーフローが生したと判断された時には演算後の符号ビ
ットを0に置換し、データビットをすべて1に設定して
正値の最大値にクリップし、上記負のオーバーフローが
生じたと判断された時には演算後の符号ビットを1に置
換し、データビットをすべて0に設定して負値の最大値
にクリップする第2の手段と、より成る(請求項2)。
Furthermore, the present invention provides an arithmetic means that inputs input data with duplicated sign bits, uses one sign bit as an overflow reflection bit due to an operation, and outputs the other sign bit as is, and an arithmetic operation of the arithmetic means. Compare the sign bit after the operation obtained from the result with the sign bit that is output as is, and when both are O, it is determined that a positive value is correct, and when both are 1, a negative value is correct. It is determined that a result has been obtained, and when the sign bit that is output as is is O and the sign bit after the operation is 1, it is determined that a positive overflow has occurred, and the sign bit that is output as is is 1 and the sign after the operation is The first means determines that a negative overflow has occurred when the bit is 0, and the first means replaces the sign bit after the operation with 0 and sets all data bits to 1 when it is determined that a positive overflow has occurred. When it is determined that the above negative overflow has occurred, the sign bit after the operation is replaced with 1, and all data bits are set to 0 to clip to the maximum negative value. (Claim 2)

〔作用] 本発明によれば、演算前後の符号ビットを比較するだけ
で、オーバーフローが判定でき、このオーバーフロー発
生時にクリップを行う(請求項1)。
[Operation] According to the present invention, an overflow can be determined simply by comparing the sign bits before and after an operation, and clipping is performed when this overflow occurs (claim 1).

更に本発明によれば、演算手段を通して演算前後の符号
ビットを得るため、この演算手段の出力のみをみてオン
ライン状態でオーバーフローの判定ができる(請求項2
)。
Further, according to the present invention, since the sign bits before and after the operation are obtained through the calculation means, overflow can be determined online by looking only at the output of the calculation means (Claim 2).
).

〔実施例〕〔Example〕

第1図は本発明のクリップ装置の実施例図である。本実
施例は、算術(−人力、多入力の両者あり)演算手段3
00、オーバーフロー検出手段100、クリップ手段2
00より成る。これらの手段は、ユニットと置き換えて
もよい。また、ソフトウェア(マイクロプログラムを含
む)を処理する機構で置き換えてもよい。
FIG. 1 is a diagram showing an embodiment of the clip device of the present invention. In this embodiment, the arithmetic (-both manual and multi-input) calculation means 3
00, overflow detection means 100, clipping means 2
Consists of 00. These means may be replaced by units. Further, it may be replaced with a mechanism that processes software (including microprograms).

算術演算手段300での算術とは加減乗除算の他に、マ
イナス入力の場合には離散コサイン変換等の向らかの信
号処理を含む広い概念であり、両者に共通する点は、オ
ーバーフローの発生の可能性がある点である。
Arithmetic in the arithmetic operation means 300 is a broad concept that includes not only addition, subtraction, multiplication, and division, but also forward signal processing such as discrete cosine transformation in the case of negative input, and the common point between the two is the occurrence of overflow. This is a possibility.

算術演算手段300は、符号ビットS1を含む入力デー
タ(S、D、、・・・・・・DI)12を入力する。S
lがMSB (最上位ビット)、D、がLSB (最下
位ビット)であり、符号ビットS、は51−0で正、S
l −1で負を表現するものとする。
The arithmetic operation means 300 receives input data (S, D, . . . DI) 12 including a sign bit S1. S
l is MSB (most significant bit), D is LSB (least significant bit), sign bit S is positive at 51-0, S
Let l −1 represent negative.

本実施例では、符号ビットS1の他に、該符号ビットそ
のものである第2の符号ビットS、を乗せるライン12
を設け、これを演算手段300に、入力データと共に入
力させることとした。即ち符号ビットを2重化したもの
である。
In this embodiment, in addition to the code bit S1, the line 12 carries the second code bit S, which is the code bit itself.
is provided, and this is input to the calculation means 300 together with the input data. That is, the code bits are doubled.

一方、この2重化した符号ピッ)Sl、Szを受は入れ
る演算手段300では、符号ピッ)Slに対してはDI
−Dnと共に本来の演算対象として扱い、符号ビットS
zに対してはこの本来の演算対象とせずに、そのままス
トレートに出力させる信号として扱う。従って、演算の
結果、オーバーフローが発生すれば、Slのみが符号が
変ることになり、Szは符号が変化せずにそのままであ
る。Szの出力はS20で示しであるがS 2 = 3
211である。
On the other hand, in the arithmetic means 300 that receives the duplicated code bits Sl and Sz, DI
-Dn as well as the original operation target, and the sign bit S
z is treated as a signal to be directly output without being subjected to this original calculation. Therefore, if an overflow occurs as a result of the calculation, only the sign of Sl will change, and the sign of Sz will remain unchanged. The output of Sz is shown as S20, but S 2 = 3
It is 211.

オーバーフロー検出手段100は、2つの符号ビット相
互を比較し、判定信号C+ 、 Czとを出力する。こ
の検出手段100の具体的な回路構成は第2図に示す。
The overflow detection means 100 compares the two code bits and outputs determination signals C+ and Cz. A specific circuit configuration of this detection means 100 is shown in FIG.

その論理関係は第4図の一部に示す。The logical relationship is shown in a portion of FIG.

クリップ手段200は、オーバーフロー検出手段100
でのオーバーフロー判定信号C,,C2を入力し、判定
信号C1と02との第4図の如き論理関係のもとに所定
のクリップ動作を行う。具体的な回路構成を第3図に示
す。
The clipping means 200 is the overflow detection means 100
The overflow determination signals C, , C2 are input, and a predetermined clipping operation is performed based on the logical relationship between the determination signals C1 and C2 as shown in FIG. A specific circuit configuration is shown in FIG.

尚、第1図でS 、IDイ、・・・・・・Dllが演算
後の符号ビットを含むデータ、Sl。D、lつ・・・・
・・DI2がクリップ手段の出力データである。更に、
Sz。が演算手段300の符号ピッ)S2対応の出力符
号ビットである。
In FIG. 1, S, ID, . . . Dll represent data including a sign bit after operation, and Sl. D. one...
...DI2 is the output data of the clipping means. Furthermore,
Sz. is the output sign bit of the calculation means 300 corresponding to the sign bit S2.

更に、算術演算手段300の具体的回路構成は、種々存
在する故に、図面は省略する。
Furthermore, since there are various specific circuit configurations of the arithmetic operation means 300, the drawings are omitted.

さて、第2図で、オーバーフロー検出手段100は2つ
の入力S ll+  320を排他的に入力する2つの
アンドゲートIOL 102より成る。符号ビットSl
とSolの両者が“1”又は、両者が0″ではC1−0
2−0、符号ビットSllとS20との符号ビット不一
致ではC,、C2のいずれかが1を、他方がOを出力す
る。
Now, in FIG. 2, the overflow detection means 100 consists of two AND gates IOL 102 which receive two inputs S ll+ 320 exclusively. Sign bit Sl
and Sol are both "1" or both are 0", C1-0
2-0, if the sign bits Sll and S20 do not match, one of C, C2 outputs 1 and the other outputs O.

第3図で、クリップ手段200はn+1個の切換器20
1〜203を有する。n+1とは、データビット長(n
)と符号ビット長(1)との加算値であり、ビット対応
に切換器を設けている。
In FIG. 3, the clip means 200 includes n+1 switches 20.
1 to 203. n+1 is the data bit length (n
) and the code bit length (1), and a switch is provided for each bit.

各切換器201〜203には、判定信号C,,C,、論
理的な“O”を示すGND、論理的な“1”を示す■C
C1及び演算出力S、D□1〜DI+がそれぞれ入力端
子11.IZ、13に入力する。
Each switch 201 to 203 has a judgment signal C, , C, GND indicating a logical "O", and ■C indicating a logical "1".
C1 and calculation outputs S, D□1 to DI+ are respectively input terminals 11. Enter IZ, 13.

切換器201〜203での論理関係は第4図である。The logical relationships among the switches 201-203 are shown in FIG.

第4図は以下の関係を有する。FIG. 4 has the following relationships.

(イ)、入力データの符号ビットSzoがO(即ち正の
入力データ)の場合。
(a) When the sign bit Szo of the input data is O (that is, positive input data).

演算後の符号ビットS11が0ではオーバーフロー発生
しないとみてよく、この場合にはC=C,=Oとなり、
入力データ(SzD−+・・・・・・Dl、)をそのま
ま出力する。
If the sign bit S11 after the operation is 0, it can be assumed that overflow will not occur, and in this case, C=C,=O,
The input data (SzD-+...Dl,) is output as is.

演算後の符号ピッ)S++が1では正のオーバーフロー
発生したとみてよく、この場合にはC1−1,CZ=O
となり、S1□を0に置換し、D7□〜DI2をオール
1にクリップ出力する。これは最大値へのクリップであ
る。オール1へのクリップのためには、■CCを選択す
ればよい。
If S++ is 1, it can be considered that a positive overflow has occurred, and in this case, C1-1, CZ=O
Then, S1□ is replaced with 0, and D7□ to DI2 are all clipped to 1 and output. This is a clip to the maximum value. To clip to all 1, select CC.

(■)、入力データの符号ビットS2゜がl(即ち負の
入力データ)の場合。
(■), when the sign bit S2° of the input data is l (that is, negative input data).

演算後の符号ビットS++がOでは、負のオーバーフロ
ー発生したとみてよく、この場合にはC,−〇、CZ=
1となり、S、□をlに置換し、D、、2〜DIZをオ
ール0にクリップ出力する。これは最小値へのクリップ
である。オール0へのクリップのためには、GNDを選
択すればよい。
If the sign bit S++ after the operation is O, it can be considered that a negative overflow has occurred, and in this case, C, -〇, CZ=
1, replaces S, □ with l, and clips and outputs D, 2 to DIZ to all 0s. This is a clip to the minimum value. For clipping to all 0s, select GND.

演算後の符号ビットs++が1では、負の正しい値であ
ったとみてよく、この場合にはC+ −C2=0となり
、入力データ(S++、  D、、+・・・・・・Dl
、)をそのまま出力する。
If the sign bit s++ after the operation is 1, it can be considered to be a correct negative value. In this case, C+ -C2=0, and the input data (S++, D, , +...Dl
, ) is output as is.

以上の本実施例によれば、入力データの符号ビットを記
憶させることなく、そのままオンラインの状態でオーバ
ーフローチエツク・が可能となった。
According to the above-described embodiment, overflow checking can be performed in an online state without storing the sign bit of input data.

尚、本実施例で演算手段内での符号ビットのそのままの
通過とは、単なる通過の他に、演算手段での演算過程中
に使われる各種のラッチ回路等を介しながら出力すると
の意味を含む。
In this embodiment, passing the sign bit as it is within the arithmetic means means not only passing it through, but also outputting it through various latch circuits used during the arithmetic process in the arithmetic means. .

また、演算手段以外にゲート等の他の通過手段でSho
を得るようにしてもよい。
In addition to the calculating means, other passing means such as gates may be used to
You may also obtain

〔発明の効果〕〔Effect of the invention〕

本発明によれば、入力データの符号ビットを記憶させる
ことなく、そのままオンライン状態でオーバーフローの
チエツクが可能となり、簡単な回路構成で高速なりリッ
プが可能となった。
According to the present invention, it is possible to check for overflow in an online state without storing the sign bit of input data, and high-speed ripping is possible with a simple circuit configuration.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は本発明のクリップ装置の実施例図、第2図は本
検出手段の実施例図、第3図はクリップ手段の実施例図
、第4図は検出手段とクリップ手段との論理関係を示す
図である。 100・・・オーバフロー検出手段、200・・・クリ
ップ手段、300・・・演算手段、101.1(12・
・・アンドゲート、201〜203・・・切換器。
Fig. 1 is an embodiment of the clipping device of the present invention, Fig. 2 is an embodiment of the detection means, Fig. 3 is an embodiment of the clipping means, and Fig. 4 is the logical relationship between the detection means and the clipping means. FIG. 100... Overflow detection means, 200... Clipping means, 300... Calculating means, 101.1 (12.
...And gate, 201-203...switcher.

Claims (1)

【特許請求の範囲】 1、符号ビットを含む入力データを、入力する演算手段
と、 該演算手段の演算結果から得られる符号ビットと前記入
力データ時の符号ビットとを比較し、両者が0の時は正
値の正しい結果が得られたと判断し、両者が1の時は負
値の正しい結果が得られたと判断し、入力データ時の符
号ビットが0で演算結果から得られる符号ビットが1の
時には正のオーバーフローが生じたと判断し、入力デー
タ時の符号ビットが1で、演算結果から得られる符号ビ
ットが0の時には負のオーバーフローが生じたと判断す
る第1の手段と、 上記正のオーバーフローが生じたと判断された時には演
算結果から得られる符号ビットを0に置換し、データビ
ットをすべて1に設定して正値の最大値にクリップし、
上記負のオーバーフローが生じたと判断された時には演
算結果から得られる符号ビットを1に置換し、データビ
ットをすべて0に設定して負値の最小値にクリップする
第2の手段と、 より成るクリップ装置 2、符号ビットを二重化させた入力データを入力し、一
方の符号ビットは演算によるオーバーフロー反映ビット
として使用し、他方の符号ビットはそのまま出力させて
なる演算手段と、 該演算手段の演算結果から得られる演算後の符号ビット
とそのまま出力してくる符号ビットとを比較し、両者が
0の時は正値の正しい結果が得られたと判断し、両者が
1の時は負値の正しい結果が得られたと判断し、そのま
ま出力してくる符号ビットが0で演算後の符号ビットが
1の時には正のオーバーフローが生じたと判断し、その
まま出力してくる符号ビットが1で演算後の符号ビット
が0の時には負のオーバーフローが生じたと判断する第
1の手段と、 上記正のオーバーフローが生じたと判断された時には演
算後の符号ビットを0に置換し、データビットをすべて
1に設定して正値の最大値にクリップし、上記負のオー
バーフローが生じたと判断された時には演算後の符号ビ
ットを1に置換し、データビットをすべて0に設定して
負値の最大値にクリップする第2の手段と、より成るク
リップ装置。
[Claims] 1. An arithmetic means that inputs input data including a sign bit, and a sign bit obtained from the arithmetic result of the arithmetic means and a sign bit at the time of the input data, and when both are 0. When both are 1, it is determined that a correct result with a negative value has been obtained, and when the sign bit of the input data is 0 and the sign bit obtained from the operation result is 1. A first means of determining that a positive overflow has occurred when the input data is 1, and determining that a negative overflow has occurred when the sign bit of the input data is 1 and the sign bit obtained from the operation result is 0; When it is determined that a
a second means for clipping to the minimum negative value by replacing the sign bit obtained from the operation result with 1 and setting all data bits to 0 when it is determined that the negative overflow has occurred; Device 2, an arithmetic means that inputs input data with duplicated sign bits, uses one sign bit as an overflow reflection bit by the operation, and outputs the other sign bit as is; and a calculation result of the arithmetic means. Compare the obtained sign bit after the operation with the sign bit that is output as is, and when both are 0, it is determined that a positive result has been obtained, and when both are 1, a negative value is correct. If the sign bit that is output as is is 0 and the sign bit after the operation is 1, it is determined that a positive overflow has occurred, and the sign bit that is output as is is 1 and the sign bit after the operation is 1. The first means determines that a negative overflow has occurred when the value is 0, and when it is determined that the positive overflow has occurred, the sign bit after the operation is replaced with 0 and all data bits are set to 1 to generate a positive value. A second means of clipping to the maximum value of negative values, replacing the sign bit after the operation with 1, and setting all data bits to 0 when it is determined that the above-mentioned negative overflow has occurred. and a clip device consisting of.
JP2118785A 1990-05-10 1990-05-10 Data clipping device Pending JPH0417026A (en)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07123006A (en) * 1993-10-27 1995-05-12 Nec Corp D/a conversion circuit

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63262910A (en) * 1987-04-20 1988-10-31 Matsushita Electric Ind Co Ltd Digital arithmetic circuit

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