JPH04162141A - Information processor - Google Patents
Information processorInfo
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- JPH04162141A JPH04162141A JP2289051A JP28905190A JPH04162141A JP H04162141 A JPH04162141 A JP H04162141A JP 2289051 A JP2289051 A JP 2289051A JP 28905190 A JP28905190 A JP 28905190A JP H04162141 A JPH04162141 A JP H04162141A
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- 230000002093 peripheral effect Effects 0.000 claims abstract description 17
- 230000010365 information processing Effects 0.000 claims description 10
- 230000002159 abnormal effect Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 7
- 238000001514 detection method Methods 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000005856 abnormality Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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Abstract
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は、情報処理装置に関し、特に、主記憶部の最大
アドレスと主記憶部のアクセスアドレスを比較する情報
処理装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an information processing apparatus, and more particularly to an information processing apparatus that compares the maximum address of a main memory and an access address of the main memory.
［従来の技術］
第３図は従来の情報処理装置を例示するブロック図であ
る。従来、主記憶装置はシステム・バス４上の主記憶部
のアドレスであるアクセスアドレス、主記憶部への転送
方向および転送長を示すアクセスコマンドを受信し、主
記憶部の制御を行なう主記憶コントロール部８と、シス
テムφバス４のデータにエラーチエツクコードを付加し
、主記憶部１１に書き込んだり、主記憶部１１からデー
タを読み出す場合、読み出したデータとエラーチエツク
コードにより、データに誤りがあれば検出することがで
きる回路であるエラー訂正回路７で構成される。[Prior Art] FIG. 3 is a block diagram illustrating a conventional information processing device. Conventionally, the main memory device receives an access address, which is the address of the main memory section on the system bus 4, and an access command indicating the transfer direction and transfer length to the main memory section, and controls the main memory section. When adding an error check code to the data in the system φ bus 4 and writing it to the main memory 11, or reading the data from the main memory 11, the read data and the error check code can be used to check if there is an error in the data. The error correction circuit 7 is a circuit capable of detecting errors.
中央処理装置および周辺装置が主記憶部の最大アドレス
を超えて、主記憶部１１が存在しない個所のデータを読
み出そうとした場合、エラー訂正回路７により異常終了
となる。If the central processing unit and the peripheral device exceed the maximum address of the main memory section and try to read data from a location where the main memory section 11 does not exist, the error correction circuit 7 causes an abnormal termination.
ところが、中央処理装置および周辺装置が主記憶部の最
大アドレスを超えて、主記憶部１１が存在しない個所に
データを書き込んだ場合、検出手段がないため正常終了
する。However, if the central processing unit and the peripheral device write data to a location where the main memory 11 does not exist, exceeding the maximum address of the main memory, the process ends normally because there is no detection means.
〔発明が解決しようとする課題］
上述した従来の情報処理装置では、中央処理装置および
周辺装置が、上位ソフトウェアの誤動作、アドレス信号
にノイズがのった場合およびアドレス信号で使用してい
るドライバ、レシーバの故障により、主記憶装置の最大
アドレスを超えて、主記憶装置へデータの書き込みを実
施した場合、主記憶装置に異常検出機構がないため、デ
ータが書き込まれていないのにもかかわらず、正常終了
してしまうため、２次障害が発生するという欠点がある
。[Problems to be Solved by the Invention] In the above-described conventional information processing device, the central processing unit and the peripheral devices are affected by malfunction of upper-level software, noise in the address signal, and the driver used in the address signal. If data is written to the main memory beyond the maximum address of the main memory due to receiver failure, the main memory does not have an abnormality detection mechanism, so even though no data has been written, Since the process ends normally, it has the disadvantage that a secondary failure occurs.
［課題を解決するための手段］
本発明の情報処理装置は、中央処理装置と周辺装置と両
者間からの書き込み読み出しが可能な主記憶部を含む主
記憶装置内に、前記主記憶部の最大アドレスを格納する
レジスタと、そのレジスタの値と、前記中央処理装置お
よび前記周辺装置から前記主記憶装置への書き込み、読
み出し時の前記主記憶部のアドレスを比較した結果、前
記中央処理装置および周辺装置からのアドレスが、前記
主記憶装置の最大アドレスより大きいかどうか比較する
比較部とを具備することを特徴とする〇［実施例］
次に本発明について図面を参照して説明する。[Means for Solving the Problems] The information processing device of the present invention includes a main memory that includes a central processing unit, a peripheral device, and a main memory that can read and write data between the two. As a result of comparing a register that stores an address, the value of the register, and the address of the main memory when writing to or reading from the main memory from the central processing unit and the peripheral device, the central processing unit and the peripheral device Embodiment Next, the present invention will be described with reference to the drawings.
第１図は本発明の一実施例における主記憶装置のブロッ
ク図である。この図に示される主記憶装置は、システム
拳バス４．エラー訂正回路７１主記憶コントロール部８
．主記憶部最大アドレス認識部９．比較部１０．主記憶
部１１で構成される。FIG. 1 is a block diagram of a main memory device in one embodiment of the present invention. The main memory shown in this figure is system bus 4. Error correction circuit 71 Main memory control section 8
．． Main memory maximum address recognition unit 9. Comparison part 10. It is composed of a main storage section 11.
第２図は第１図の主記憶装置を用いた時の情報処理装置
のブロック図である。この図に示す情報処理装置は、主
記憶装置１．中央処理装置２９周辺装置３で構成され、
主記憶装置１は、中央処理装置２２周辺装置３からシス
テム・バス４を介してアクセスされる。また、上位ソフ
トウェア１９は中央処理装置２を介しＩ１０バスＳをへ
て周辺装置３を制御する。FIG. 2 is a block diagram of an information processing apparatus using the main storage device of FIG. 1. The information processing device shown in this figure has a main memory 1. Consists of a central processing unit 29 and peripheral devices 3,
Main memory 1 is accessed from central processing unit 22 and peripheral devices 3 via system bus 4 . Further, the host software 19 controls the peripheral device 3 via the central processing unit 2 and the I10 bus S.
第１図に示すように、主記憶装置１は、システム−バス
４のアドレス・コマンド１２を受信し、主記憶部１１の
制御を行なう主記憶コントロール部８と、システムｅバ
ス４のデータ１２にデータチエツクコード１４を付加し
、主記憶部１１へ書き込んだり、主記憶部１１から読み
出したデータ１３をデータチエツクコード１４により、
データ１３の誤り検出を行なうエラー訂正回路７と、主
記憶部最大アドレス認識部９の出力１８と主記憶部への
アドレス１５を比較する比較部１０とで構成されている
。As shown in FIG. 1, the main memory device 1 receives address commands 12 on the system bus 4 and sends them to a main memory control section 8 that controls the main memory section 11 and data 12 on the system e-bus 4. A data check code 14 is added, and the data 13 written to the main storage section 11 or read from the main storage section 11 is checked by the data check code 14.
It consists of an error correction circuit 7 that detects errors in data 13, and a comparison section 10 that compares the output 18 of the main memory maximum address recognition section 9 and the address 15 to the main memory.
電源立上げ時の主記憶部診断時、上位ソフトウェアは主
記憶部１１に対し、境界ごとにデータの読み込みを行な
う。その結果主記憶部１１が存在しないアドレスに来た
場合、データ１３．データチエツクコード１４には主記
憶部からの出力がないため、エラー訂正回路７に入力さ
れるデータ１３、データチエツクコード１４はすべてハ
イレベルになっているので、エラー訂正回路７によりエ
ラー１７が報告される。主記憶部最大アドレス認識部９
はそのエラー１７が発生したアドレスが主記憶部の最大
アドレスとなるため、そのアドレスを保持する。次に中
央処理装置２および周辺装置３がシステム・バス４を介
し主記憶装置にアクセスシた場合、システム・バス４の
アドレスは主記憶コントロール部８を介し主記憶部１１
へ送信されると同時に主記憶部へのアドレス１５は比較
部１０に入力され、主記憶部最大アドレス認識部９と比
較される。その結果主記憶部最大アドレス１８よりも、
主記憶部へのアドレス１５が大きかった場合は、異常終
了６としてＩ１０バス５を介し中央処理装置２に報告さ
れる。When diagnosing the main memory section at power-on, the host software reads data into the main memory section 11 for each boundary. As a result, if the main storage unit 11 comes to an address that does not exist, data 13. Since the data check code 14 has no output from the main memory, the data 13 and data check code 14 input to the error correction circuit 7 are all at high level, so the error correction circuit 7 reports the error 17. be done. Main memory maximum address recognition unit 9
Since the address where error 17 occurred is the maximum address in the main memory, it holds that address. Next, when the central processing unit 2 and peripheral devices 3 access the main memory via the system bus 4, the address of the system bus 4 is transferred to the main memory 11 via the main memory control unit 8.
At the same time, the address 15 to the main memory section is input to the comparison section 10 and compared with the main memory maximum address recognition section 9. As a result, from the main memory maximum address 18,
If the address 15 to the main memory is large, it is reported to the central processing unit 2 via the I10 bus 5 as abnormal termination 6.
［発明の効果コ
以上説明したように本発明は、主記憶装置に主記憶部の
最大アドレスを認識する手段と、その最大アドレスと中
央処理装置および周辺装置が主記憶部へ書き込み、読み
出しを行なう時のアドレスとを比較することにより、
木上位ソフトウェアの誤動作により、中央処理装置１周
辺装置が主記憶部の最大アドレスを超えてデータの書き
込みを行なう時、 、
本生記憶部のアドレスにノイズが発生し、最大アドレス
を超えて、主記憶部にデータの書き込みを行なう時、
本生記憶部のアドレス信号で使用している、ドライバ、
レシーバの故障により、主記憶部の最大アト、レスを超
えてデータの書き込みを行なう時、異常終了させること
により、２次障害の防止ができるという効果を奏する。[Effects of the Invention] As explained above, the present invention includes means for recognizing the maximum address of the main memory in the main memory, and a means for the maximum address, the central processing unit, and the peripheral devices to write to and read from the main memory. By comparing the addresses at the time, it can be determined that when the central processing unit 1 peripheral device writes data beyond the maximum address of the main memory due to a malfunction of the tree-level software, noise is generated in the address of the main memory. When data is written to the main memory by exceeding the maximum address, the driver, which is used for the address signal of the main memory,
When data is written in excess of the maximum at/res of the main memory due to receiver failure, secondary failure can be prevented by abnormally terminating the write operation.
図 面 の 簡 単 な 説 間第１図
は本発明の一実施例のブロック図、第２図は第１図の主
記憶装置を用いた情報処理装置のブロック図、第３図は
従来の主記憶装置のブロック図である。Brief Description of the Drawings Figure 1 is a block diagram of an embodiment of the present invention, Figure 2 is a block diagram of an information processing device using the main memory device of Figure 1, and Figure 3 is a block diagram of an information processing device using the main memory device of Figure 1. FIG. 2 is a block diagram of a storage device.
１・・・主記憶装置、２・・・中央処理装置、３・・・
周辺ａ置、４・・・システム・バス、５・・・Ｉ１０バ
ス、６・・・出力、７・・・エラー訂正回路、８・・・
主記憶コントロール部、９・・・主記憶部最大アドレス
認識部、１０・・・比較部、１１・・・主記憶部、１２
・・・アドレス・コマンド／データ、１３・・・入出力
データ、１４・・・データチエツクコード、１５・・・
主記憶部へのアドレス、１６・・・主記憶部へのコント
ロール信号１７・・・エラー信号、１８・・・主記憶部
最大アドレス、１９・・・上位ソフトウェア。1... Main storage device, 2... Central processing unit, 3...
Peripheral a position, 4... System bus, 5... I10 bus, 6... Output, 7... Error correction circuit, 8...
Main memory control section, 9... Main memory maximum address recognition section, 10... Comparison section, 11... Main memory section, 12
... Address command/data, 13... Input/output data, 14... Data check code, 15...
Address to main memory, 16... Control signal to main memory 17... Error signal, 18... Maximum address of main memory, 19... Upper software.
Claims (1)
しが可能な主記憶部を含む主記憶装置内に、前記主記憶
部の最大アドレスを格納するレジスタと、そのレジスタ
の値と、前記中央処理装置および前記周辺装置から前記
主記憶装置への書き込み、読み出し時の前記主記憶部の
アドレスを比較した結果、前記中央処理装置および周辺
装置からのアドレスが、前記主記憶装置の最大アドレス
より大きいかどうか比較する比較部とを具備することを
特徴とする情報処理装置。A register for storing the maximum address of the main memory, a value of the register, and the central processor and whether the addresses from the central processing unit and the peripheral device are larger than the maximum address of the main storage device as a result of comparing the addresses of the main storage section when writing to and reading from the main storage device from the peripheral device. An information processing device comprising: a comparison section for comparison.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2289051A JPH04162141A (en) | 1990-10-26 | 1990-10-26 | Information processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2289051A JPH04162141A (en) | 1990-10-26 | 1990-10-26 | Information processor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04162141A true JPH04162141A (en) | 1992-06-05 |
Family
ID=17738189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2289051A Pending JPH04162141A (en) | 1990-10-26 | 1990-10-26 | Information processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04162141A (en) |
-
1990
- 1990-10-26 JP JP2289051A patent/JPH04162141A/en active Pending
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