JPH04160374A - 故障検出機能を有する負荷制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、故障検出機能を備えた負荷制御装置に関する
ものである。

（従来の技術） 例えば、電磁弁等の如き負荷への給電を制御するための
従来の負荷制御袋！は、一般に、負荷の接地側に配設さ
れたトランジスタ等からなる１つのスイッチング手段を
備え、このスイッチング手段がマイクロコンピュータ等
のスイッチング制御手段によりオン、オフ制御されるこ
とにより、負荷への給電が制御されるよう構成されてい
る。

この種の負荷制御装置には、負荷の故障を検出する機能
を有しているものかある。例えば特開昭５４−１５０６
４７号公報に開示されている装置では、負荷の接地側端
子とスイッチング手段との間に検出抵抗が挿入されてお
り、負荷が断線状態の時にのみ負荷の接地側端子の電圧
が接地電圧にまで低下し、この電圧低下に応答して警報
器が作動し、負荷の故障を知らせることかできる構成と
なっている。

（発明か解決しようとする課題〉 しかし、この従来装置では、負荷の断線しか検出できず
、種々の態様の故障、例えば負荷かンヨートした場合、
スイッチング手段かオンのまま、或いはオフのままで故
障した場合には、これを検出することかできないという
不具合を有している。

本発明の目的は、負荷の断線以外の故障をも正確に検出
することかできるようにした、改善された故障検出機能
を有する負荷制御装置を提供することにある。

（課題を解決するための手段） 上記目的を達成するための本発明の要旨は、第１図に示
す構成を備えた負荷制御装置にある。負荷ｌの一端には
第１スイッチング手段２か接続され、その他端には第２
スイッチング手段３が接続されている。スイッチング制
御手段４は、これらのスイッチング手段２．３をオン、
オフ制御して、電源５から負荷１への給電を制御する。

さらに、このスイッチング制御手段４は、適宜のタイミ
ングにおいて、第１スイッチング手段２のオン、オフと
、第２スイッチング手段３のオン１　オフの組み合わせ
による複数の異なる制御モードを実行する。この制御モ
ートの実行は例えば制御動作中であってもよい。負荷１
の両端に生しる電圧〜′のレベルは検出手段６により検
出される。故障判別手段７は、スイッチング制御手段４
からの制御指令内容と検出手段６の検出結果とに基づき
負荷１１第１スイッチング手段２及び第２スイッチング
手段３における故障の有無を判別する。

（作　　用） 第１及び第２スイツチング手段２，３のオン。

オフの組み合わせ状態に従って電圧Ｖのレベル状態が決
定される。負荷及び各スイッチング手段が正常な場合、
及びこれが故障状態にある場合の、制御指令と電圧Ｖの
レベル状態との間の対応関係は予め判っており、且つこ
の電圧Ｖのレベルは、各スイッチング手段２，３のオン
抵抗の影響をほとんど受けることかない。したがって、
故障判別手段７において故障情報を正確に得ることかで
きる。

（実施例） 以下、本発明の一実施例を第２図及び第３図を参照しな
がら説明する。

第２図中符号１１は、電磁弁のソレノイド等からなる負
荷を示す。負荷１１には逆起電圧吸収用のダイオード１
２か並列に接続されている。　負荷１１の一端１１ａは
、Ｐチャンネル型の電界効果トランジスタ（ＦＥＴ）１
３のドレイン−ソース回路及び検出抵抗器１４を介して
電源子Ｂに接続されている。

ＦＥＴ１３に流れる電流が所定値以上となるのを防止す
るため、検出抵抗器１４にはトランジスタ１５のベース
−エミッタ回路が並列に接続され、且つトランジスタ１
５のコレクタはＦＥＴ１３のゲートに接続されている。

この結果、後述するようにしてＦＥＴ１３のゲートに所
定の電圧が印加され、ＦＥＴ１３かオン状態となった場
合、ＦＥＴ１３のドレイン−ソース間に流れる１に流に
よって検出抵抗器１４の両端に生じた電圧かトランジス
タ１５のベース−エミッタ間に順バイアス電圧として印
加されることになる。この順バイアス電圧は、ＦＥＴ１
３に流れる電流に比例する。したかって、この電流か大
きくなる程、トランジスタ１５のコレクターエミッタ間
に生しる電圧は小さくなり、ＦＥＴ１３のゲートバイア
ス電圧を低下させる。このようにして、ＦＥＴ１３に流
れる電流は検出抵抗器１４の大きさによって定まる所定
の値以上となることがないように制限される。

ここで、トランジスタ１５のコレクターエミッタ回路に
並列接続されているツェナーダイオード１６及び抵抗器
１７は、ＦＥＴ１３のゲートバイアス電圧の最大値を制
御するためのものである。

ＦＥＴ１３のオン、オフ制御を行なうための第１制御信
号Ｓａはマイクロコンピュータ１００の出力ボート０１
から後述の如くして出力されるが、第１制御信号Ｓａは
、トランジスタ１８及び抵抗器１９〜２１により構成さ
れるバッファ回路を介してＦＥＴ１３のゲートに印加さ
れる。

一方、負荷１１の他端１１ｂは、ｎチャンネル型の電界
効果トランジスタ（ＦＥＴ）２２のトレイン−ソース回
路及び検出抵抗器２３を介してアースされている。

ＦＥＴ２２に流れる電流か所定値以上となるのを防止す
るため、検出抵抗器２２にはトランジスタ２４のベース
−エミッタ回路か並列に接続され、且つトランジスタ２
４のコレクタはＦＥＴ２２のゲートに接続されている。

この結果、後述するようにしてＦＥＴ２２・のゲートに
所定の電圧か印加され、ＦＥＴ２２がオン状態となった
場合は、ＦＥＴ２２のドレイン−ソース間に流れる電流
によって検出抵抗器２３の両端に生じた電圧か、トラン
ジスタ２４のベース−エミッタ間に順バイアス電圧とし
て印加されることになる。この順バイアス電圧は、ＦＥ
Ｔ２２に流れる電流に比例しており、この電流が大きく
なる程、トランジスタ２４のコレクターエミッタ間に生
じる電圧は小さくなり、ＦＥＴ２２のゲートバイアス電
圧を低下させる。したかって、ＦＥＴ２２に流れる電流
は検圧抵抗器２３の大きさによって定まる所定の値以上
となることかないように制限される。

ＦＥＴ２２のオン、オフ制御を行なうための第２制御信
号ｓｂはマイクロコンピュータｌＯＯの出力ポート０２
から後述の如くして出力されるか、第２制御信号ｓｂは
、抵抗器２５．２６から成る抵抗回路を介してＦＥＴ２
２のゲートに与えられている。

負荷１１の両端に生しる電圧Ｖのレベルを検出するため
、差動増幅器２７か設けられている。抵抗器３１を介し
てアースされているその十入力端子は、入力抵抗器２８
を介して負荷１１の一端１１ａに接続され、その−入力
端子は入力抵抗器２９及び逆流防止用のダイオード３０
を介して負荷１１の他端１１ｂに接続されている。差動
増幅器２７の一入力端子と出力端子との間には帰還用の
抵抗器３２が接続されており、これにより、電圧Ｖのレ
ベルに応した出力電圧Ｕか差動増幅器２７から取り出さ
れる。

出力電圧Ｕは、電源子Ｂの出力電圧Ｅを抵抗器３５．３
６で分圧して成る基準電圧Ｖｒかその一入力端子に与え
られている電圧比較器３４の十入力端子に抵抗器３３を
介して印加されており、両電圧のレベル比較か電圧比較
器３４において行なわれる。

Ｕ＞Ｖｒの場合には、プルアップ抵抗器３７か接続され
ている電圧比較器３４の出力か高レベル状態となり、一
方、Ｕ≦Ｖｒの場合にはその出力が低レベル状態となる
。差動増幅器３４の出力は、このように、電圧Ｖのレベ
ルが所定レベル以上であるか否かを示しており、差動増
幅器３４の出力Ｅ３はマイクロコンピュータ１００の入
力ポートＩ３に入力される。

本実施例では、負荷１１の一端１１ａのレベル状態に関
する情報をマイクロコンピュータ１００に与えるため、
その一端１１ａは、ツェナーダイオード３８と抵抗器４
８とから成るレベルリミッタ、及び抵抗器４８とコンデ
ンサ４１とから成るフィルタを介して、マイクロコンピ
ュータ１００の入力ポート１１に接続されており、一端
１１ａのレベルに応した信号Ｅｌか入力ポート＋１に入
力される。さらに、負荷１１の他端１１ｂのレベル状態
に間する情報もマイクロコンピュータ１００に与えるた
め、他端１１ｂは、レベルレット用（ＬＯＷレベル保障
用）ダイオード４２、ツェナーダイオード４５及び抵抗
器４４から成るレベルリミッタ、及び抵抗器４４とコン
デンサ４６とから成るフィルタを介してマイクロコンピ
ュータ１００の入力ポート＋２に接続されており、他端
ｌｌｂのレベルに応じた信号Ｅ２が入カポ−）Ｉ２に入
力される。また、抵抗器３９．４３は、一端１１ａ及び
他端１１ｂがそれぞれオープン状態となったときに、Ｌ
ＯＷレベルをマイクロコンピュータ１００に入力するた
めのものである。抵抗器４０．４７は、システムの電源
か切られたときにコンデンサ４１．４６に充電されてい
た電荷が急激にマイクロコンピュータ１００に流れるこ
とを防止するためのものである。

マイクロコンピュータ１００には、ブザー或いはランプ
からなる警報機５０が接続されるとともに、故湾＠所表
示装置６０か接続されている。

上述の構成において、マイクロコンピュータｌＯＯでは
、次のようにして負荷ＩＩに対する通常の給電制御を実
行する。すなわち、マイクロコンピュータ１００の２つ
の出力ポート０１．０２の出力を高レベルにして、ＦＥ
Ｔ１３．２２をオンにすることにより、電源−Ｂからの
電流を負荷１１に供給する。また、百出力ボート０１．
０２の出力を低レベルにすることにより、負荷１１への
給電を停止する。

マイクロコンピュータ１００では、負荷１１に対する上
述の通常の給電制御の実行中に、或いは給電制御の実行
前に、故障検出のため第３図に示される第１乃至第４制
御モードにてＦＥＴ１３゜１２の導通制御か実行される
。

すなわち、ＦＥＴ１３．２２のオン、オフの組み合わせ
によって得られる４つの異なる制御モードを実行する。

第１制御モードではＦＥＴ１３をオンし、ＦＥＴ２２を
オフするように制御する。

第２制御モートでは、これと逆の状態となるようにＦＥ
Ｔ１３．２２を制御する。第３制御モートては両ＦＥＴ
１３．２２か共にオンとなるように制御する。第４制御
モードでは百ＦＥＴ１３．２２か共にオフとなるように
制御する。マイクロコンピュータ１００は上記第１制御
モードから第４制御モードを順次実行していく。

負荷１１の両端に生しる電圧Ｖのレベルか所定値以上と
なっているか否かを示す信号Ｅ３、負荷１１の一端１１
ａに生じている電圧レベルを示す信号Ｅｌ、及び負荷１
１の他端１１ｂに生じている電圧レベルを示す信号Ｅ２
は、マイクロコンピュータ１００の入力ボート１３．Ｉ
Ｉ、Ｔ２に夫々入力されており、上記第１〜第４制御モ
ードで各ＦＥＴが導通制御された場合のこれらのレベル
情報が入力ボート１１〜工３への入力に基づいて検出さ
れる。

負荷１１及びＦＥＴ１３，２２が正常な場合について説
明すると、第１制御モードが実行された時、電源子Ｂか
らの電流は検出抵抗器１４及びＦＥＴ１３を経、抵抗器
２　Ｂ、　　３１．　３−９に流れるとともに、さらに
負荷１１を経てダイオード４２及び抵抗器４３にも流れ
る。これらの抵抗器２８゜３１．３９．４３の各抵抗値
は検出抵抗器１４及び負荷１１よりも遥かに高い抵抗値
であるから、負荷１１の両端に生じる電圧Ｖのレベルは
、はぼ零となる。このため、Ｖｒ＞Ｕとなり、入カポ−
）１３へ入力される信号Ｅ３は低レベルになる。

一方、負荷１１の各端部のレベルは高レベルとなるため
、入カポ−）１１．１２に入力される信号Ｅ１．Ｅ２は
共に高レベルとなる。

第２制御モードでは、抵抗器２８．３１．３９゜４３に
電流か流れず、負荷１１の両端がこれらの抵抗器２Ｂ、
３１．３９．４３により夫々接地されているため、負荷
１１の両端に生じる電圧Ｖのレベル及び各端１１ａ、１
１ｂの電圧はゼロである。この結果、入力ポート１１〜
■３は全て低レベルとなる。

第３制御モードでは、電流は主に検出抵抗器１４、負荷
１１及び検出抵抗器２３を流れる。負荷１１は検出抵抗
器１４．２３に比べて充分に高い抵抗値であるため、負
荷１１の一端１１ａの電圧は略Ｅに等しく、その他端１
１ｂの電圧は略アースレベルに等しくなる。この結果、
入力ポート１１、Ｉ３か高レベルになり、入力ポートＩ
２か低レベルになる。

第４制御モードでは、抵抗器２ｇ、３１．３９゜４３、
検出抵抗器１４．２３及び負荷１１に電流か流れないか
ら、第２制御モードと同様に、入力ポートｌｌ〜■３は
いずれも低レベルである。

これらの結果は第３図に示されている。

次に、種々の態様の故障があった場合における入カポ−
ｈｌｌ〜Ｉ３のレベルについてさらに、第３図を参照し
ながら考察する。なお、第３図において、丸印は正常の
場合のレベルと異なることを示す。

ＦＥＴ１３が故障して、マイクロコンピュータ１００の
出力ポートＯ１のレベルに拘わらずオン状態のまま維持
されている場合（以下オン故障と称す）には、第２制御
モードにおいて入力ポート１１．１３が低レベルになる
べきであるのに、高レベルとなる。また、第４モードに
おいて入力ポートＩｔ、＋２か低レベルになるべきであ
るのに、高レベルとなる。

ＦＥＴ１３か故障して、出力ボート０１のレベルに拘わ
らずオフ状態のまま維持されている場合（以下オフ故障
と称す）には、第１制御モードにおける２つの入力ポー
ト１１．１２のレベル、及び第３モードにおける２つの
入力ポートｒ１．１３のレベルが正常の場合と異なる。

ＦＥＴ２２がオン故障した場合には、第１制御モードに
おける入力ポート１２．Ｉ３のレベルだけが正常な場合
と異なり、オフ故障した場合には、第３制御モードにお
ける入力ボート１２．１３１７ルベルだけが正常な場合
と異なる。

負荷ＩＩが断線した場合には、第１制御モードでＦＥＴ
１３がオンしＦＥＴ２２がオフした状態において、抵抗
器４３に電流が流れないため、負荷１１の他端１１ｂの
電圧か零アース電位であり、この結果、入力ポートＩ２
が低レベルで入力ポートＩ３が高レベルとなり正常な場
合と異なる。なお、負荷１１の断線の場合の各入力ポー
トへの情報は、上述したＦＥＴ２２のオフ故障と同しで
ある。

負荷１１の一端１１ａか電源↓Ｂの正極と７ヨートシた
場合の各入力ポートへの情報はＦＥＴｌ３のオン故障の
場合と同りであり、一端１１ａかアースとショートした
場合の各入力ポートへの情報はＦＥＴ１３のオフ故障の
場合と同しである。

負荷１１の他端１１ｂか電源十Ｂの正極とショートした
場合には、負荷１１の他４１１ｂの電圧か常に電源電圧
Ｅとなるため、入力ポート■２はすべての制御モードで
高レベルとなる。また、電源十Ｂからの電流か常に抵抗
器２８．３１にも流れるため、負荷１１の一端１１ａの
電圧も常にほぼ電源電圧Ｅとなり、したがって、入力ポ
ートＩｌもすべての制御モードで高レベルとなる。また
、負荷１１の両端に生じる電圧Ｖのレベルは常に低レベ
ルとなるので、入力ポートＩ３はすべての制御モードで
低レベルとなる。この結果、第２制御モードでの両人カ
ポ−ｈ１１．＋２のレベル、第３制御モードでの入力ポ
ート１２．１３のレベル、第４制御モートでの両人力ポ
ート１１．１２のレベルが正常の場合と異なる。

負荷１１の他端１１ｂかアースとショートした場合の各
ボートへの入力情報は、ＦＥＴ１３がオン故障した場合
と同じである。

負荷１１自身のショート、すなわち、負荷１１の−・端
１１ａと他端１１ｂとの間がショートした場合には、第
３制御モードでの各入力ポート１１．１２．Ｉ３のレベ
ル状態か正常の場合と異なる。

すなわち、ＦＥＴ１３．２２がオンすると、電源十Ｂか
らの電流が検出抵抗器１４、ショートした負荷１１及び
検出抵抗器２３を流れるが、負荷１１での電圧降下が通
常の場合より低くなり、入力ポートＩ３のレベルは低レ
ベルとなる。一方、入力ポート１１．１２のレベルは不
定（×）となる。

正常な場合および種々の故障の場合における各入力ポー
トへの入力レベル情報、すなわち４つの制御モードにお
ける入力ポート［１，１２，１３のレベルは、予めマイ
クロコンピュータ１００のＲＯＭまたはＲＡＭに記憶さ
れている。マイクロコンピュータ１００ではこの記憶さ
れた入力レベル情報と、実際に行なった４つの制御モー
ドにおける３つの入力ポート１１．１２．１３のレベル
状態とを照合して、負荷１１及びＦＥＴ１３．２２かど
のような状態にあるかを判別する。正常な場合には、警
報器５０を作動させず、通常の給電＃御を実行する。実
際の比較情報が正常な場合と異なる比較情報と一致した
時には、故障と判断して警報器５０を作動させるととも
に、比較情報に対応した故障箇所を故障箇所表示装置１
６０に表示する。

なお、給電制御中に、第１１第２及び第４制御モｆＦｌ
：てＦＥＴ１２，１３の導通制御を行なう場合において
負荷への給電が停止されている状態にあっては、第４→
第１→第４−第２→第４−第１→第４・・・の順序で制
御モードを切り換えることにより、誤って負荷への給電
が行なわれることを確実に防止することができる。

上述したマイクロコンピュータ１００の作用カら明らか
なように、マイクロコンピュータ１００は、実質的に、
第１図のスイッチング制御手段４と故障判別手段７とを
備えている。上述の構成によると、比較的簡単な構成で
、負荷及びＦＥＴに生しる多様な故障を検出することが
できる。この場合、負荷１１の各端部の電位を考慮する
ほか、負荷１１の両端に生しる電圧Ｖのレベルを検出す
る構成であるから、ＦＥＴ１３．２２のオン抵抗値にば
らつきがあっても、負荷ンヨートの事故を電圧Ｖのレベ
ルに基づいて正確に検出することかでき、従来の如く、
オン抵抗値のばらつきを補正するためのマツチング工程
が不要となるため、調整に必要な作業時間を著しく短縮
することができる。

さらに、負荷１１の両端に生じる電圧のレベルを考慮す
る構成であるから、レアショートによる故障を簡単に検
出することができる等の利点をも有している。

本発明は上記実施例に制約されず種々の変形か可能であ
る。例えば、上記実施例において、マイクロコンピュー
タでは、正常な場合のレベル情報たけを記憶しておき、
実際のレベル情報かこの記憶情報と異なっている時に故
障であると判断して警報器５０だけを作動させるように
してもよい。

また、警報器５０を作動させずに通常の給電制御の実行
を禁しるようにしてもよいし、発生頻度か高い態様の故
障のみを検出し、発生頻度の低い態様の故障検出をしな
くてもよい場合には、上記４つの制御モードのうち１つ
または２つの制御モードの実行を省略することも可能で
ある。

（発明の効果） 以上説明したように、本発明によれば、負荷の両端に発
生する電圧のレベルに基づいて負荷及び通電用スイッチ
ング手段の故障検圧を行なうので、負荷への通電制御の
ための各部材の抵抗値のばらつきがあっても、それらの
マツチング調整を行なうことなしに負荷及びスイッチン
グ手段に生しる多様な故障を確実に検出することかでき
、ソレノイドコイル等の場合にレアショート等の発生を
極めて良好に検出することができる優れた効果を奏する
。

【図面の簡単な説明】

第１図は本発明の基本的構成を示すブロック図、第２図
は本発明の一実施例を示す回路図、第３図は第２図のマ
イクロコンピュータで実行される故障判別動作を示す図
である。 ｌ、１１・・・負荷、２・・・第１スイッチング手段３
・第２スイッチング手段、４　・スイッチング制御手段
、５・・電源、６・・・検出手段、７・故障判別手段、
■・・・電圧。

Claims (1)

【特許請求の範囲】
1. １．負荷の一端と電源との間に設けられた第１スイッチ
   ング手段と、前記負荷の他端とアースとの間に設けられ
   た第２スイッチング手段とを有し、前記第１及び第２ス
   イッチング手段をオン，オフ制御して前記負荷への通電
   を制御する負荷制御装置において、前記第１スイッチン
   グ手段のオン，オフと、前記第２スイッチング手段のオ
   ン，オフとの組み合せのうち少なくとも１つ以上の所要
   の組み合せで前記第１及び第２スイッチング手段をオン
   ，オフ制御するための制御手段と、前記負荷の両端に生
   じる電圧のレベルを検出する検出手段と、前記制御手段
   によって実行される前記第１及び第２スイッチング手段
   のオン，オフ制御指令と前記検出手段によって得られた
   検出結果とに基づき負荷回路の故障判別を行なう故障判
   別手段とを備えたことを特徴とする故障検出機能を有す
   る負荷制御装置。