JPH04156743A - Ａｔｍセルスイッチングシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ 情報をＡＴＭセルを単位として転送するようにした情報
転送システムにおけるＡＴＭセルスイッチングシステム
に関し、 情報を高速でかつ効率よく転送することを目的とし、 複数の出力バッファと、前記入力バッファからデータの
読出し制御を行うアービタと、ＶＰＩか格納されたＶＰ
Ｉテーブルと、該ＶＰＩテーブルに格納されたデータと
入力バッファから読出したＡＴＭセル内のＶＰＩとを所
定の方法で比較して該当する出力バッファに出力するＡ
ＴＭセルスイッチング回路とにより構成される。

［産業上の利用分野コ 本発明はＡ　Ｔ　Ｖセルを単位として転送するようにし
て情報転送システムにおけるＡ　Ｔ　Ｍセルスイッチン
グシステムに関する。

従来よりチャネル毎の情報（音声、映像、デー等）を１
本の信号線で転送する場合には、各チャネル毎の情報を
少量ずつ多重化して転送する時分割多重化方式や、情報
をパケット単位で転送するパケット交換方式が用いられ
ている。

［従来の技術］ 情報を転送する方式には、前記した時分割多重化方式や
パケット交換方式が用いられる。第９図は従来システム
の構成概念図である。図において、１は端末、２はＰＢ
Ｘ　（構内交換機）、３はこれら端末１又はＰＢＸ２と
接続される端末インタフェースである。図ではチャネル
（ＣＨ）ＯからＣＨ２まての３チャネル分しか示されて
いないが、端末１又はＰＢＸ２の数は任意であってもよ
い。

４はこれら端末インタフェース３と接続されるネットワ
ークポートであり、これらネットワークポート４は回線
と接続されている。各端末インタフェース３は、それぞ
れのネットワーク４と接続されている。各ネットワーク
ポート４は、これら各端末インタフェース３からの信号
を時分割多重化して回線に送り出す。

第１０図は時分割多重化方式のデータ転送フォーマット
を示す図である。固定長のタイムスロットにＣＨＯ〜Ｃ
Ｈ２までのデータが少量ずつ多重化され、何回にも分け
て１本の信号線を介して送られる。そのデータ転送の回
数を所定数たけ実行することにより、各チャネルのデー
タの転送を行うようになっている。

［発明が解決しようとする課題］ 第９図に示す時分割多重化方式では、各チャネルが割当
てられるタイムスロットが固定化されていた。従って、
特定のチャネルを用いない場合でもそのチャネルが割当
てられている固定スロットには他のチャネルのデータを
乗せることはできなく、例えばオール”ｏ”やオール“
１″のダミーデータを乗せるようにしていた。このため
、タイムスロットの利用効率が悪かった。

また、パケット交換方式では、情報をパケットと呼ばれ
る単位に分割して転送するものであるか、パケットのス
イッチング（交換）に遅延が多く、電話の音声等、大き
な遅延が許されない情報は転送することができなかった
。

本発明はこのような課題に鑑みてなされたものであって
、情報を高速でかつ効率よく転送することができるＡＴ
Ｍセルスイッチングシステムを提供することを目的とし
ている。

［課題を解決するための手段］ 第１図は本発明の原理ブロック図である。図において、
１１は複数の入力バッファで例えばＦＩＦＯ（Ｆｉｒｓ
ｔ　　Ｉｎ　　Ｆｉｒｓｔ　　ＯｕｔＭｅｍｏｒｙ）　
、１２は複数の出力バッファ、１３は前記入力バッファ
１１からデータの読出し制御を行うアービタと、１４は
論理回線番号ＶＰＩ（Ｖｉｒｔｕａ、ｌ）　　　Ｐａｔ
ｈ　　　Ｉｄｅｎｔｉｆｉｅｒ）が格納されたＶＰＩテ
ーブル、１５は該■ＰＩテーブル１４に格納されたデー
タと入力バッファ１１から読出したＡＴＭセル内のＶＰ
Ｉとを所定の方法で比較して該当する出力バッファ１２
に出力するＡＴＭセルスイッチング回路である。

ここで、ＤＡＴＡはデータを、ＲＣＬＫは読出しクロッ
クを、ＲＱ　Ｓ　Ｔ　ｏ　−ＲＱ　Ｓ　Ｔ　ｎは１セル
分たまったことをアビータ１３に知らせるリクエスト信
号を、＊　ＲＣＳ　ｏ〜＊ＲＣ５ｎはチップセレクト信
号を、ＷＣＬＫは書込みクロックを、Ｆ３ｏ−ＦＳｎは
ＦＩＦＯが空きであるかたまった状態であるかを知らせ
るステータス信号を、＊ＷＣ８ｏ〜＊ＷＣ３ｎはチップ
セレクト信号をそれぞれ示している。

入力バッファ１１は自ノード及び各回線から入力される
ＡＴＭセルを保持する。出力バッファ１２は、自ノート
及び各回線にＡＴＭセ、ルを出力するまで、その内容を
保持する。アービタ１３は入力バッファ１１の＃０から
＃ｎまて順にＩＡＴＭセル単位で読出す。この時、読出
される入力１＜ツファ１１にＡ　Ｔ　Ｍセルがない場合
には、次の人カバソファ１１を読出す。この手段として
は、入力バッファ］１にＡＴＭセルが１セル書込まれる
とフラグを“１”に上げ、アービタ〕３は入力バッファ
１１を読出しにいく前にこのフラグを見てフラグが上か
っていれば読出すようにする。

［作用］ ＡＴＭセルスイッチング回路１５は、アービタ１３によ
り読出されたＡＴＭセルのＶＰＩをＶＰ１テーブル１４
のアドレスとして入力し、ＶＰＩテーブル１４の内容を
読出す。この時、アービタ１３がどのバッファ１１を読
出したかそのバッファの番号を貰い、ＶＰＩテーブル１
４の内容と比較・演算する。比較・演算して一致した出
力バッファ１２にＡＴＭセルを出力する。このようにし
て、本発明によれば情報を高速でかつ効率よく転送する
ことがてきる。

［実施例コ 以下、図面を参照して本発明の実施例を詳細に説明する
。

第２図はＡＴＭセルの構造例を示す図である。

扱うデータの単位はＤＯからＤ７まての８ビツト（１バ
イト）、奥行き方向に５３バイトである。

この８ビツト×５３バイトで１個のＡＴＭセルを構成し
ている。ＡＴＭセルはＡＴＭヘッダ部３０と情報部４０
から構成されている。

ＡＴＭヘッダ部３０がＶＰＩ、ＶＣＩ、ＰＴ。

Ｒ３，ＣＬＰ及びＨＥＣより構成されている。ＶＰＩは
幹線の番号を示し、ＶＣＩは幹線の中のチャネル番号を
示し、ＰＴ、Ｒ３，ＣＬＰ等はリザーブや転送する情報
の優先順位等を決めるものである。ＨＥＣはＣＲＣチエ
ツク結果との比較を行い、データとの同期をとりデータ
の先頭を検出するためのものである。

ＡＴＭヘッダ部３０は、５オクテツト（バイトと同じ意
味。シリアルビットに変換された時の８ビツトをオクテ
ツトという）の容量を、情報部４０は４８オクテツトの
容量をそれぞれ持っている。

情報部４０の４８オクテツトは、全部ユーザデータとし
て使用できるわけてはなく、一部をセル分解・組立て用
の情報として用いられる。

以下に、ＡＴＭセルスイッチング回路１５のＦＩＦＯ番
号とＶＰＩテーブル１４との比較方法について説明する
。

（１）第１の方法 ＶＰＩテーブル１４の１個のアドレスのデータ゛の上位
に上りの出力ＰＩＦ０１２番号を、下位に下りの出力Ｐ
ＩＦ０１２番号を格納しておき、それぞれをアービタ１
３からの入力ＦＩＦＯ番号と排他的論理和（ＥＯＲ）を
とり、同じであればディセーブル信号、排他であればイ
ネーブル信号とし、ＶＰＩテーブル１４の上位と下位が
示す出力ＦＩＦＯ１２にそれぞれのチップセレクト信号
＊ＷＣ５ｏ−ＷＣＳｎを出力するものである。この時、
ＶＰＩテーブル１４に示されていない出力ＦＩＦＯ１２
のチップセレクト信号＊　Ｗ　ＣＳ　ｏ〜＊ＷＣ３ｎは
ディセーブル状態とする。

第３図は第１の方法を実施するためのシステム構成例を
示す図である。第１図と同一のものは、同一の符号を付
して示す。ＶＰＩテーブル１４としては、例えばＲＡＭ
が用いられる。ここでは、＃３の入力ＦＩＦＯＩＩから
＃１２の出力ＦＩＦ０１２にＡＴＭセルを伝送する場合
について説明する。

アービタ１３によって＃３の入力ＦＩＦＯＩＩから読出
されたＡＴＭセルを、シフトレジスタ１６に通し、シフ
トレジスタ１６内にＶＰＩがそろった時にＶＰＩテーブ
ル１４のアドレスとして出力する。そして、該ＶＰＩテ
ーブル１４から出力されたデータの上位４ビツトと下位
４ビツトを、排他的論理和（ＦＯＲ）ゲート１７．１８
でそれぞれＡＴＭセルを読出した入力Ｆ　Ｉ　ＦＯＩ　
１の番号３とＥＯＲをとる。ここでは、ＥＯＲゲート１
７．１８はＡＴＭセルスイッチング回路１５を構成する
。

上位に出力ＦＩＦＯ１２の番号１２．下位に出力ＰＩＦ
Ｏ１２の番号３か格納されているとすると、ＦＩＦＯ番
号］２は不一致でありイネーブル信号、ＦＩＦＯ番号３
は一致してディセーブル信号を出力する。

これにより、＃３の入力ＦＩＦＯＩＩから＃１２の出力
ＦＩＦＯ１２にＡＴＭセルか伝送される。

なお、ループバックのように同じＦＩＦＯに伝送する場
合には、前記イネーブル信号の出力条件を反転すればよ
い。

（２）第２の方法 ＶＰＩテーブル１４を、上りと下りの２個のＲＡＭで構
成し、１個のＶＰＩで両方のＶＰＩテーブル１４Ａ、１
４Ｂをアクセスし、それぞれをアービタ１３からの入力
ＦＩＦＯＩＩの番号とＥＯＲをとり、同してあればディ
セーブル信号、排他であればイネーブル信号としてＶＰ
Ｉテーブル１４の上位と下位が示す出力ＦＩＦＯ１２に
それぞれのチップセレクト信号Ｗ＊ＣＳ、〜＊ＷＣ３ｎ
を出力す墨。なお、この時ＶＰＩテーブル１４に示され
ていない出力ＦＩＦＯ１２のチップセレクト信号Ｗ　＊
　ＣＳ　ｏ〜＊ＷＣ３ｎはディセーブルとする。

第４図は第２の方法を実施するためのシステム構成例を
示す図である。図において、１４Ａ、１４Ｂが２つに分
割したＶＰＩテーブルである。これらはいずれもＲＡＭ
で構成される。この方法は、上りと下りの２系統のＲＡ
Ｍ１４Ａ、１４ＢによりＶＰＩを管理するようにしたも
のである。この実施例の特徴は、第１の方法の実施例に
よってスイッチングできる回線の数が４ビツトで表現で
きる数である１６であるのに対し、８ビツトで表現でき
る２５６まての回線にスイッチングできることである。

動作は第１の方法の場合と同しである。

（３）第３の方法 ＶＰＩテーブル１４にある演算子を設けておき、アービ
タ１３からの入力ＦＩＦＯ１１の番号と演算を行い、そ
の結果により出力ＰＩＦＯ１２を選択するようにしたも
のである。

例えば、上りが＃３の入力ＦＩＦＯＩＩから＃８の出力
ＦＩＦＯ１２、下りが＃８の入力ＦＩＦ０１１から＃３
の出力ＦＩＦＯ１２の場合、演算子として １ｌ−（） を演算する機構を格納しておく。アービタ１３からの入
力ＦＩＦＯ１１番号をＸとすれば、対応する出力ＰＩＦ
Ｏ１２の番号は １−Ｘ となり、入力ＦＩＦＯ番号が＃３の時に出力ＦＩＦＯ番
号か＃８に、入力ＦＩＦＯ番号が＃８の時出力ＦＩＦＯ
番号か＃３となるように、それぞれの出力ＦＩＦＯ１２
が選択される。

第５図は第３の方法を実施するためのシステム構成例を
示す図である。図の１９が １−Ｘ を演算する演算器である。ＶＰＩテーブル１４から読出
された値Ｘに対して １−Ｘ が演算される。

この実施例では、演算器１９がＡＴＶセルスイッチング
回路１５を構成している。この実施例は、前記第１及び
第２の方法のように、ＲＡＭに出力ＦＩＦＯ番号そのも
のを格納するのではなく、ある演算子を格納し、ＡＴＭ
セルを読出した入力ＦＩＦＯの番号と演算した結果によ
り出力ＦＩＦＯ番号を選択するものである。

＃３の入力Ｆ　Ｉ　ＦＯＩ　１から＃８の出力ＦＩＦ０
１２にＡＴＭセルを伝送する場合を例にとって説明する
。また、ここでは演算としては前記したような減算を用
いる場合を例にとる。アービタ１３により＃３の入力Ｆ
ＩＦＯＩＩからＡＴＭセルが読出され、そのＶＰＩをＶ
ＰＩテーブル１４にアドレスとして入力する。

そして、ＶＰＩテーブル１４から演算子１１が演算器］
９に出力される。そして、該演算器１９は入力ＦＩＦＯ
番号を３として１１−３を演算し、その結果である＃８
の出力ＦＩＦＯ１２にチップセレクト信号＊　Ｗ　ＣＳ
　ｓを出力し、この＃８の出力ＦＩＦＯ１２にＡＴＭセ
ルを出力する。

（４）第４の方法 ＶＰＩテーブル１４の管理は前記した（１）。

（２）の方法のいずれてもよく、ＶＰＩによりアクセス
されたデータにより出力ＦＩＦＯ１２のチップセレクト
信号をイネーブルにする。この時、上りと下りの出力Ｆ
ＩＦＯ１２がいずれもイネーブルになる。そこで、そこ
で、入力Ｆ　Ｉ　ＦＯＩ　１と出力ＦＩＦＯ１２とを連
携させておき、入力ＦＩＦＯＩＩが選択されている時、
出力ＦＩＦＯＩ２にＡＴＭセルか書込まれないようにし
ておく。

このようにすることにより、Ａ　Ｔ　Ｍセルスイッチン
グ回路１５により出力ＦＩＦＯ１２にチップセレクト信
号＊ＷＣ３ｉ（ｉ＝Ｑ〜ｎ）が出力されてもＡＴＭセル
は書込まれず、入力ＦＩＦＯ１１か選択されていない出
力ＦＩＦＯ１２が、つまりＡＴＭセルが下りから上かっ
てきたのであれば、上がりの出力ＦＩＦＯ１２にＡＴＭ
セルが書込まれる。

第６図は第４の方法を実施するためのシステム構成例を
示す図である。この方法は、前記（１）。

（２）の方法がＡＴＭセルを読出した入力ＦＩＦ０１１
の番号とＶＰＩテーブル１４から出力されたデータとの
比較を行った結果により出力するＦＩＦＯ番号を選択し
ていたのに比較して、この方法はＶＰＩテーブル１４か
らの出力データにより上りと下りの両方のＦＩＦＯ１２
にイネーブル信号を出力し、読出された入力ＦＩＦＯＩ
Ｉと同じ番号の出力ＦＩＦＯ１２のイル−プル信号をマ
スクするようになっている。つまり、入力ＦＩＦＯ１１
が選択された時、それに対応する出力ＦＩＦ０１２のイ
ネーブル信号をマスクするものである。

この実施例では、ＶＰＩテーブル１４の出力そのものが
ＡＴＭセルスイッチング回路１５を構成している。

例えば、＃３の入力ＦＩＦＯＩＩが選択されたら、＃３
の出力ＦＩＦＯ１２をマスクするのである。これにより
、ＡＴＭセルは＃８の出力ＦＩＦ０１２に書込まれる。

（５）第５の方法 ＶＰＩテーブル１４の１個のアドレスに１個たけ出力Ｐ
ＩＦＯ１２の番号を格納しておき、■ＰＩテーブル１４
とアービタ１３からの入力ＦＩＦ０１１の番号によりア
クセスし、出力Ｐ　Ｉ　ＦＯＩ２を選択するようにした
ものである。

つまり、１個のＶＰＩは上りと下りの２個の出力ＦＩＦ
Ｏ１２を持ち、ｖＰＩテーブル１４１：は２個のアドレ
スにより上りと下りの出力ＦＩＦＯ１２の番号が格納さ
れるが、アドレスの上位若しくは下位をアービタ１３の
入力ＦＩＦＯの番号に割当てることにより、同一のＶＰ
Ｉて上り、下りにより別のアドレスがアクセスされるよ
うになっている。

第７図は第５の方法を実施するためのシステム構成例を
示す図である。＃３の入力Ｆ　Ｉ　ＦＯＩ　１から＃８
の出力ＦＩＦＯ１２にＡＴＭセルを伝送する場合を例に
とる。ＡＴＭセル内のＶＰＩとアービタ１３が指定する
入力ＦＩＦＯの番号によりＶＰＩテーブル１４のアドレ
スを指定し、そのアドレスに格納された出力ＦＩＦＯ番
号＃８が出力される。ここでは、■Ｐｌテーブル１４の
出力とシフトレジスタ１６出力とが組み合わさって、Ａ
ＴＭセルスイッチング回路１５を構成している。

なお、ここに示す実施例では、ＶＰＩとＰＩＦ０番号を
そのままアドレスとしてＶＰＩテーブル１４に入力して
いるか、ＶＰＩとＦＩＦＯ番号のアントをとったもの等
、演算を行った結果をアドレスとして入力する方法もあ
る。

（６）第６の方法 ＶＰＩテーブルを入力ＦＩＦＯ毎に管理し、テーブルに
は出力ＦＩＦＯの番号を格納しておき、入力Ｆ　Ｉ　Ｆ
ＯＩ　１が出力Ｆ　Ｉ　Ｆ　Ｏ１，２にチップセレクト
信号を出力するものである。この時、複数の入力Ｆ　Ｉ
　ＦＯＩ　１が１個の出力ＦＩＦＯ１２にＡＴＭセルを
書込むことがないように、アービタか順次出力してもよ
い入力ＰＩＦＯＩＩを選択するようにしている。

第８図は第６の方法を実施するためのシステム構成例を
示す図である。ｌｌａは各入力ＦＩＦＯ１１毎に設けら
れたＶＰＩテーブルである。入力ＦＩＦＯＩＩは、ＡＴ
Ｍセルか１セル分たまると、そのＶＰＩにより出力ＰＩ
ＦＯ１２に対してイネーブル信号を出力する。

この時、他にその出力ＦＩＦＯ１２を指定する入力ＦＩ
ＦＯＩＩが存在しない場合には、そのまま出力ＦＩＦＯ
１２にＡＴＭセルを書込み、存在する場合にはアービタ
１３により優先制御が行われる。即ち、最も優先度の高
い入力ＰＩＦＯＩＩから目的の出力ＦＩＦＯ１２にＡＴ
Ｍセルを書込む。ここては、アービタ１３がＡＴＭセル
スイッチング回路１５を構成している。

なお、図に示す実施例ではデータが共通ハスになってい
るが、各入力ＦＩＦＯ毎に独立させ、これを出力ＦＩＦ
Ｏのイネーブル信号により制御することで、他の入力Ｆ
ＩＦＯＩＩか同時に動作でき、輻轢が軽減できる。

［発明の効果］ 以上、詳細に説明したように、本発明によればＡＴＭセ
ルスイッチング回路が、アービタにより読出されたＡＴ
ＭセルのＶＰＩをＶＰＩテーブルのアドレスとして入力
し、ｖＰ■テーブルの内容を読出し、この時、アービタ
がとのＦＩＦＯを読出したかそのＦＩＦＯの番号を貰い
、ＶＰＩテーブルの内容と比較・演算し、比較・演算し
て一致した出力ＦＩＦＯにＡＴＭセルを出力するように
構成することにより、情報を高速でかつ効率よく転送す
ることができる。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図はＡＴＭセルの構造例を示す図、第３図は第１の
方法を実施するためのシステム構成例を示す図、 第４図は第２の方法を実施するためのシステム構成例を
示す図、 第５図は第３の方法を実施するためのシステム構成例を
示す図、 第６図は第４の方法を実施するためのシステム構成例を
示す図、 第７図は第５の方法を実施するためのシステム構成例を
示す図、 第８図は第６の方法を実施するためのシステム構成例を
示す図、 第９図は従来システムの構成概念図、 第１０図は時分割多重化方式のデータ転送フォーマット
を示す図である。 第１図において、 ］１は入力バッファ、 １２は出力バッファ、 １３はアービタ、 １４はＶＰＩテーブル、 １５はＡＴＶセルスイッチング回路である。

Claims (1)

1. 【特許請求の範囲】 （１）複数の入力バッファ（１１）と、 複数の出力バッファ（１２）と、 前記入力バッファ（１１）からデータの読出し制御を行
   うアービタ（１３）と、 論理回線番号が格納された回線番号テーブル（１４）と
   、 該回線番号テーブル（１４）に格納されたデータと入力
   バッファ（１１）から読出したＡＴＭセル内の論理回線
   番号とを所定の方法で比較して該当する出力バッファ（
   １２）にスイッチングして出力するＡＴＭセルスイッチ
   ング回路（１５）とにより構成されたＡＴＭセルスイッ
   チングシステム。 （２）前記回線番号テーブル（１４）の同一アドレスの
   データを上位と下位に区別して管理し、上位に上りのバ
   ッファ番号、下位に下りのバッファ番号を格納し、ＡＴ
   Ｍセルスイッチング回路（１５）が入力バッファ番号と
   の排他的論理和をとることによりスイッチングを行うよ
   うにしたことを特徴とする請求項１記載のＡＴＭセルス
   イッチングシステム。（３）前記回線番号テーブル（１
   ４）を上り、下りに分けて持ち、同一のＶＰＩで２個の
   回線番号テーブルをアクセスして、ＡＴＭセルスイッチ
   ング回路（１５）がそれぞれについて入力バッファ番号
   との排他的論理和をとることによりスイッチングを行う
   ようにしたことを特徴とする請求項１記載のＡＴＭセル
   スイッチングシステム。 （４）前記回線番号テーブル（１４）にある演算子を設
   け、入力バッファ番号と演算を行った結果によってＡＴ
   Ｍセルスイッチング回路（１５）が出力バッファ（１２
   ）を選択するようにしたことを特徴とする請求項１記載
   のＡＴＭセルスイッチングシステム。 （５）前記入力バッファ（１１）と出力バッファ（１２
   ）を連携させ、入力バッファ（１１）が選択されている
   時には、出力バッファ（１２）を選択させないようにし
   てＡＴＭセルスイッチング回路（１５）がスイッチング
   を行うようにしたことを特徴とする請求項１記載のＡＴ
   Ｍセルスイッチングシステム。