JPH0414438B2 - - Google Patents
Info
- Publication number
- JPH0414438B2 JPH0414438B2 JP61058225A JP5822586A JPH0414438B2 JP H0414438 B2 JPH0414438 B2 JP H0414438B2 JP 61058225 A JP61058225 A JP 61058225A JP 5822586 A JP5822586 A JP 5822586A JP H0414438 B2 JPH0414438 B2 JP H0414438B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- port
- signal
- input
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000001514 detection method Methods 0.000 claims description 40
- 230000004044 response Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
〔概要〕
本発明にかかるマルチポートメモリ回路は、少
くとも２つのポートに入力されるアドレス信号の
一致を検出するアドレス一致検出回路と、何れか
１つのポートに入力されるアドレス信号の変化を
検出するアドレス入力変化検出回路とをそなえ、
該アドレス入力変化検出回路の検出信号にもとづ
いて該アドレス一致検出回路の検出信号が外部回
路（例えばCPU）にとり出される。これによつ
て、２つ以上のポートの選択アドレスが同一とな
ることがあつても、該２つ以上のポートにおける
該選択アドレスの着順のすべての組合せに対し
て、該アドレスを先に選択したポート側の処理か
ら順次優先的に実行される。[Detailed Description of the Invention] [Summary] A multi-port memory circuit according to the present invention includes an address match detection circuit that detects a match between address signals input to at least two ports, and a multi-port memory circuit that detects a match between address signals input to at least two ports; and an address input change detection circuit that detects changes in the address signal.
Based on the detection signal of the address input change detection circuit, the detection signal of the address coincidence detection circuit is taken out to an external circuit (for example, a CPU). As a result, even if the selected addresses of two or more ports are the same, this address will be selected first for all combinations of the arrival order of the selected addresses on the two or more ports. Processing on the port side that has been executed will be executed with priority in order.
本発明はマルチポートメモリ回路に関し、特に
２つ以上のポートの選択アドレスが同一となつた
場合、該アドレスを先に選択したポート側の処理
を優先的に行うようにしたマルチポートメモリ回
路に関する。
The present invention relates to a multi-port memory circuit, and more particularly to a multi-port memory circuit in which when two or more ports have the same selected address, processing is performed preferentially on the side of the port that selected the address first.
近年、システムの高性能化の要求により、１つ
のシステム内に複数のCPUを組み込むものが増
加し、これに伴つて所謂マルチポートRAMに対
する需要が高まつている。第４図は所謂２ポート
RAMの概略構成を示すもので、共通のメモリセ
ルアレイ１１に対し左右１対のポート（すなわち
アドレスバツフア１２、ロウデコーダ１３、コラ
ムデコーダ１４、Ｉ／Ｏバツフア１５などからな
る右側のポート（符号（Ｒ）が付されている）
と、アドレスバツフア１６、ロウデコーダ１７、
コラムデコーダ１８、Ｉ／Ｏバツフア１９などか
らなる左側のポート（符号(L)が付されている）を
介してそれぞれアクセスできるように構成されて
おり、該左右の各ポートはそれぞれ対応する
CPUに接続され、該対応するCPUの命令をうけ
てそれぞれ動作することになる。この場合、該左
右の各ポートに接続された各CPUはそれぞれ全
く独立に動作して所定のアドレスを選択し（Ap
（Ｒ）乃至Ao（Ｒ）およびAp(L)乃至Ao(L)の各レベ
ルにより決る）、該選択されたアドレスに対応す
るメモリセルからのデータのよみ出し（DOUT（Ｒ）
およびDOUT(L)で示される）および該対応するメモ
リセルへのデータの書き込み（DIN（Ｒ）および
DIN(L)で示される）が行われる。
In recent years, demands for higher performance systems have led to an increase in the number of systems incorporating multiple CPUs, and this has led to an increase in demand for so-called multi-port RAM. Figure 4 shows the so-called 2-port
This diagram shows a schematic configuration of the RAM, and shows a pair of left and right ports for a common memory cell array 11 (i.e., the right port consisting of an address buffer 12, a row decoder 13, a column decoder 14, an I/O buffer 15, etc. R) is attached)
, address buffer 16, row decoder 17,
The column decoder 18, I/O buffer 19, etc. are configured so that they can be accessed through the left ports (marked with the symbol (L)), and the left and right ports correspond to each other.
They are connected to a CPU and operate in response to instructions from the corresponding CPU. In this case, each CPU connected to the left and right ports operates completely independently and selects a predetermined address (A p
(R) to A o (R) and A p (L) to A o (L)), reading data from the memory cell corresponding to the selected address (D OUT (R)
and D OUT (L)) and writing data to the corresponding memory cell (denoted by D IN (R) and
D IN (L)) is performed.
このように上記各CPUはそれぞれ全く独立に
動作するため、左側のポートを介して選択された
アドレスと右側のポートを介して選択されたアド
レスとが同一となる（所謂アドレス競合）を起す
可能性がある。このとき、該左右の両ポートがと
もに読出し動作をする場合は問題ないが、少くと
も一方が書込み動作をする場合は好ましくない状
況が起る。 Since each of the above CPUs operates completely independently in this way, there is a possibility that the address selected through the left port and the address selected through the right port may be the same (so-called address conflict). There is. At this time, there is no problem if both the left and right ports perform a read operation, but an unfavorable situation occurs if at least one of them performs a write operation.
すなわち例えば左側のポートから書込み動作を
行つている期間中、右側のポートから同一のメモ
リセルに対して読出し動作を行う場合を仮定する
と、該読出し動作期間中に、左側のポートから新
たに書込まれたデータが有効となつてデータの変
化を起すことになり、したがつて右側のポートか
ら読出されるデータが不確定となる（すなわちデ
ータ読出し時点に応じて該変化以前のデータを読
み出す場合、該変化以後のデータを読み出す場
合、更には丁度該変化時点（ビツト線情報のクロ
スポイント）と重なつてデータを読み出せない場
合が生じ得る）という問題点を生ずる。 In other words, for example, if we assume that a read operation is performed on the same memory cell from the right port during a write operation from the left port, then during the read operation period, a new write operation is performed from the left port. The data read becomes valid and causes a data change, and therefore the data read from the right port becomes uncertain (that is, when reading data before the change according to the data read time, When reading data after the change, a further problem arises in that the data may not be read out exactly at the time of the change (cross point of bit line information).
上述した問題点を解決するためには、少くとも
２つのポートからの選択アドレスが同一となつた
とき、既に処理を行つている先着ポート側につい
ては、そのまま処理を続行させる一方、後着ポー
トに対しては所謂ビジー信号（以下BUSY信号
という）を出力して該先着ポートの該アドレスに
対する処理が終るまでそのアクセス受付を保留
（WAIT）させるという対策を講ずることが考え
られる。
In order to solve the above problem, when the selected addresses from at least two ports are the same, the first port that is already processing is allowed to continue processing, while the second port is A possible countermeasure against this problem is to output a so-called busy signal (hereinafter referred to as a BUSY signal) to suspend (WAIT) access acceptance until processing for the address of the first port is completed.
本発明は比較的簡単な回路構成によつてかかる
BUSY信号を発生させるようにしたものであり、
上述したように少くとも２つのポートからの選択
アドレスが同一となつたときには、常に先着側の
ポート（同一アドレスを同時に選択したときはそ
のうちの１つのポート）の該選択アドレスに対す
る処理が終るまで、他のポートに対してそのアク
セス受付を保留させるようにしたものである。 The present invention relies on a relatively simple circuit configuration.
It is designed to generate a BUSY signal,
As mentioned above, when the selected addresses from at least two ports are the same, the first-arriving port (if the same address is selected at the same time, one of the ports) finishes processing the selected address. This allows access acceptance to other ports to be suspended.
上述の問題点を解決するために、本発明におい
ては、少なくとも２つのポートに入力されるアド
レス信号が一致している間検出信号を出力するア
ドレス一致検出回路と、
何れか１つのポートに入力されるアドレス信号
の変化を検出して、所定幅のパルスを出力するア
ドレス入力変化検出回路と、
前記パルス及び前記検出信号に応答して前記検
出信号を保持するフリツプフロツプとを有し、
前記パルスが入力したときに前記検出信号が出
力されていたときは、該検出信号にもとづいて、
該アドレス入力変化が検出されたポートに接続さ
れる外部回路にビジー信号が出力され、
該アドレス入力変化が検出されたポートに接続
される外部回路に該ビジー信号が出力されていな
いとき、該検出信号にもとづいて、該アドレス入
力変化が検出されないポートに接続される外部回
路に該ビジー信号が出力されることを特徴とする
マルチポートメモリ回路が提供される。
In order to solve the above problems, the present invention includes an address match detection circuit that outputs a detection signal while address signals input to at least two ports match; an address input change detection circuit that detects a change in an address signal and outputs a pulse of a predetermined width; and a flip-flop that holds the detection signal in response to the pulse and the detection signal, If the detection signal is output at the time, based on the detection signal,
When a busy signal is output to the external circuit connected to the port where the address input change was detected, and the busy signal is not output to the external circuit connected to the port where the address input change was detected, the detection There is provided a multi-port memory circuit characterized in that, based on the signal, the busy signal is output to an external circuit connected to a port where the address input change is not detected.
上記構成によれば、何れか１つのポートに入力
されるアドレス信号の変化が検出された時点で、
該変化したアドレス信号と他のポートに入力され
ているアドレス信号との一致が検出されたとき
は、該アドレス信号の変化が検出されたポートに
接続される外部回路に対してBUSY信号を出力
し、該他のポートからの同一アドレスに対する処
理が終るまでそのアクセス受付が保留される。
According to the above configuration, when a change in the address signal input to any one port is detected,
When a match between the changed address signal and the address signal input to another port is detected, a BUSY signal is output to the external circuit connected to the port where the change in the address signal was detected. , acceptance of access from the other port is suspended until processing for the same address is completed.
一方、該アドレス信号の一致が検出されたと
き、該アドレス信号の変化が検出されたポートに
接続される外部回路に対して該BUSY信号が出
力されていないときは、該アドレス信号が一致し
ている他のポート（該アドレス信号の変化が検出
されないポート）に接続される外部回路に対して
BUSY信号を出力し、該アドレス信号の一致が
解除されるまでそのアクセス受付が保留される。 On the other hand, when a match between the address signals is detected and the BUSY signal is not output to the external circuit connected to the port where the change in the address signal is detected, the address signals match. For external circuits connected to other ports (ports for which no change in the address signal is detected)
A BUSY signal is output, and access acceptance is suspended until the address signals match.
第１図は本発明の１実施例としての２ポートメ
モリ回路の全体構成を概略的に示すもので、該第
１図に示される２ポートメモリ回路においては、
上述したように左右両側のポートを介してそれぞ
れ選択されたアドレスが一致した場合における上
述した問題点を解決する手段として、アドレス競
合調整回路２０が設けられている。
FIG. 1 schematically shows the overall configuration of a 2-port memory circuit as an embodiment of the present invention. In the 2-port memory circuit shown in FIG.
As described above, the address conflict adjustment circuit 20 is provided as means for solving the above-mentioned problem when the addresses respectively selected through the left and right ports match.
第２図は、上記アドレス競合調整回路２０の一
具体例を示すもので、２は左右１対のポートに入
力されるアドレス信号の一致を検出するためのア
ドレス一致検出回路、３は何れか１つのポート
（第２図の場合は右側のポート）に入力されるア
ドレス信号の変化を検出するアドレス入力変化検
出回路、４は該アドレス入力変化検出回路の検出
信号にもとづいて該アドレス一致検出回路の検出
信号が外部にとり出される回路であつて、例えば
フリツプフロツプにより構成される。 FIG. 2 shows a specific example of the address conflict adjustment circuit 20, in which 2 is an address match detection circuit for detecting a match between address signals input to a pair of left and right ports, and 3 is an address match detection circuit for detecting a match between address signals input to a pair of left and right ports; 4 is an address input change detection circuit that detects a change in the address signal input to one port (the right port in the case of FIG. 2); This is a circuit from which a detection signal is taken out to the outside, and is composed of, for example, a flip-flop.
該アドレス一致検出回路２は、左右の各ポート
から入力されるアドレス信号が完全に一致したと
き所定レベルの信号を出力するもので、２０１乃
至２０ｎは排他的論理和（Exclusive OR）回路
であつて、左右の各ポートから入力されるアドレ
ス信号（Ap（Ｒ）乃至Ao（Ｒ）とAp(L)乃至Ao(L)が
各ビツト毎に比較され、それらがすべて一致した
とき（第３図のＡ（Ｒ）およびＡ(L)に＊印で示さ
れており、期間t1，t2，t3がこれに対応する。）に
は、各ノアゲート２１の入力（例えば第２図点
のレベル）がすべてロウレベルとなつて、該ノア
ゲート２１の出力側（第２図点）のレベルがハ
イレベルとなる。また５１はインバータでであ
り、したがつて第２図点のレベルは該点のレ
ベルを反転したロウレベルとなる。（第３図、
、および参照）。 The address match detection circuit 2 outputs a signal at a predetermined level when the address signals inputted from the left and right ports completely match, and 201 to 20n are exclusive OR circuits. , the address signals (A p (R) to A o (R) and A p (L) to A o (L) input from the left and right ports are compared bit by bit, and when they all match ( The inputs of each NOR gate 21 (for example, the second The level of the dots in the figure becomes a low level, and the level of the output side of the NOR gate 21 (the dot in the second figure) becomes a high level.Furthermore, 51 is an inverter, so the level of the dot in the second figure becomes a high level. The low level is obtained by inverting the level at that point. (Figure 3,
, and references).
一方、第２図に示される該アドレス入力変化検
出回路３には、右側のポートに入力されるアドレ
ス信号Ap（Ｒ）乃至Ao（Ｒ）が、対応する排他的
論理和回路３１１乃至３１ｎの各入力側にそれぞ
れ直接および所定の遅延回路３０１乃至３０ｎを
介して入力される。したがつて該アドレス信号
Ap（Ｒ）乃至Ao（Ｒ）の何れかが変化すると対応
する遅延回路の遅延時間だけ、対応する排他的論
理和回路の出力側がハイレベルとなり、したがつ
て該ハイレベルの信号が入力されるノア回路３２
の出力側からは該遅延回路に対応してロウレベル
のパルス信号φ（Ｒ）が出力される。（第３図のφ
（Ｒ）参照）。 On the other hand, the address input change detection circuit 3 shown in FIG. are input directly and via predetermined delay circuits 301 to 30n, respectively. Therefore, the address signal
When any of A p (R) to A o (R) changes, the output side of the corresponding exclusive OR circuit becomes high level for the delay time of the corresponding delay circuit, and therefore, the high level signal is input. Noah circuit 32
A low level pulse signal φ(R) is output from the output side of the delay circuit corresponding to the delay circuit. (φ in Figure 3
(See (R)).
４はフリツプフロツプであつてノアゲート４
１，４２，４３、および４４により構成されてお
り、該ノアゲート４１には、該アドレス一致検出
回路２の出力信号（上記の出力レベル）と該ア
ドレス入力変化検出回路３の出力側のパルス信号
φ（Ｒ）とが入力され、一方ノアゲート４２には
該アドレス一致検出回路２の反転出力信号（上記
の出力レベル）と該パルス信号φ（Ｒ）とが入
力される。したがつて該ノアゲート４１の出力側
（第２図点）のレベルは、該点のレベルと該
φ（Ｒ）のレベルがともにロウレベルのときのみ
ハイレベルとなり（第３図参照）、一方、該ノ
アゲート４２の出力側（第２図点）のレベルは
該点のレベルと該φ（Ｒ）のレベルがともにロ
ウレベルのときのみハイレベルとなる。（第３図
参照）。 4 is a flip-flop and Noah gate 4
1, 42, 43, and 44, and the NOR gate 41 receives the output signal (the above output level) of the address coincidence detection circuit 2 and the pulse signal φ on the output side of the address input change detection circuit 3. (R), while the inverted output signal (the above output level) of the address match detection circuit 2 and the pulse signal φ(R) are input to the NOR gate 42. Therefore, the level on the output side (point in Figure 2) of the NOR gate 41 is high only when the level at this point and the level at φ(R) are both low (see Figure 3); The level on the output side of the NOR gate 42 (dot in the second figure) becomes high only when the level at this point and the level of φ(R) are both low level. (See Figure 3).
その結果、該フリツプフロツプ４は、該パルス
信号φ（Ｒ）がロウレベルとなつたとき、該点
のレベルおよび該点のレベル（該点の反転レ
ベル）をとり込んでこれらの各レベルをそれぞれ
１対の出力信号BUSY（Ｒ）および（）
としてとり出し、その後該パルス信号φ（Ｒ）が
ハイレベルになつている間その状態を維持し、次
に該パルス信号φ（Ｒ）が再びロウレベルになつ
たときに、仮に該点のレベルまたは該点のレ
ベルに変化があれば、該変化後のレベルがとり込
まれて上記BUSY（Ｒ）信号および（）
信号としてとり出す。（第３図のBUSY（Ｒ）お
よび（）参照）。なお第３図のBUSY
（Ｒ）および（）信号のうち左端斜線部
は動作開始直後におけるデータの不確定部分を示
している。また５２はナンドケートであつて該
BUSY（Ｒ）信号と該点の出力レベルとが入力
され、これら各入力がともにハイレベルのときの
みロウレベルとなる(L)信号が出力される。
（第３図の(L)参照）
ここで該左右のポートの選択アドレスが一致す
る態様として該アドレスを右側のポートが先に
選択している場合（第２図のt1期間参照）、該
アドレスを左側のポートが先に選択している場合
（第２図のt2期間参照）、および該アドレスを左
右のポートが同時に選択した場合（第２図のt3期
間参照）が考えられる。 As a result, when the pulse signal φ(R) becomes low level, the flip-flop 4 takes in the level of the point and the level of the point (the inverted level of the point), and divides each of these levels into one pair. The output signals of BUSY(R) and ()
, then maintain that state while the pulse signal φ(R) is at high level, and then when the pulse signal φ(R) becomes low level again, if the level at that point or If there is a change in the level at this point, the level after the change is taken in and the above BUSY (R) signal and ()
Take it out as a signal. (See BUSY(R) and () in Figure 3). In addition, BUSY in Figure 3
The leftmost shaded portion of the (R) and () signals indicates an uncertain portion of data immediately after the start of the operation. Also, 52 is Nando Kate and the corresponding
The BUSY (R) signal and the output level of the point are input, and the (L) signal which becomes low level only when both of these inputs are high level is output.
(See (L) in Figure 3) Here, as a mode in which the selected addresses of the left and right ports match, if the right port selects the address first (see period t 1 in Figure 2), the selected address of the left and right ports matches. Possible cases include a case where the left port selects the address first (see period t 2 in FIG. 2), and a case where the left and right ports simultaneously select the address (see period t 3 in FIG. 2).
そして上記第２図に示される回路構成によれ
ば、該右側のポートに入力されるアドレス信号の
変化を信号φ（Ｒ）によつて検出したとき（該信
号φ（Ｒ）がロウレベルになつたとき）、該右側の
ポートに入力される該変化後のアドレス信号が該
左側のポートに入力されているアドレス信号と一
致しているとき（該点のレベルがロウレベルと
なつているとき）は、上記の場合（すなわち先
着ポートが左側のポートである場合）または上記
の場合（すなわち左右両ポートのアドレス選択
が同時である場合）に相当することになり、これ
らの場合に対応する期間t2およびt3においては、
該フリツプフロツプ４の出力側の（）信
号がロウレベルとされる。これにより左側のポー
トに接続されたCPUの処理が優先し、右側ポー
トに接続されたCPUには、該ロウレベルの
BUSY（Ｒ）信号が供給されて該アドレスに対す
るアクセス受付が保留され、該左側ポートからの
当該アドレスに対する処理が終つた時点で、該
BUSY（Ｒ）信号がハイレベルとなり、該右側ポ
ートからのアクセスが受付けられる。 According to the circuit configuration shown in FIG. ), when the changed address signal input to the right port matches the address signal input to the left port (when the level at the point is low), This corresponds to the above case (i.e., the first port is the left port) or the above case (i.e., the address selection of both the left and right ports is simultaneous), and the periods t 2 and 2 corresponding to these cases correspond to At t 3 ,
The () signal on the output side of the flip-flop 4 is set to low level. As a result, the processing of the CPU connected to the left port is given priority, and the CPU connected to the right port is given priority to the CPU connected to the right port.
When the BUSY(R) signal is supplied and the access reception to the address is suspended, and the processing for the address from the left port is completed, the access to the address is suspended.
The BUSY(R) signal becomes high level, and access from the right port is accepted.
一方、上記ナンドゲート５２の出力側がロウレ
ベルとなるのは、該左右両ポートの選択アドレス
が一致しているとき（点のレベルがハイレベル
となつているとき）であつて且つ該（）
信号がハイレベルとなつているとき（すなわち該
右側のポートからのアクセス受付が保留されてい
ないとき）であつて、これは、上記の場合（す
なわち先着ポートが右側のポートである場合）に
相当することになり、この場合に対応する期間t1
においては該フリツプフロツプ４の出力側の
BUSY(L)信号がロウレベルとなる。これにより
右側のポートに接続されたCPUの処理が優先し、
左側ポートに接続されたCPUには、該ロウレベ
ルの(L)信号が供給されて該アドレスに対
するアクセス受付が保留され、該右側ポートにお
ける当該アドレスに対する処理が終つた時点で該
BUSY(L)信号がハイレベルとなり、該左側ポー
トからのアクセスが受付けられる。 On the other hand, the output side of the NAND gate 52 becomes low level when the selected addresses of both the left and right ports match (when the level of the point is high level) and the ()
When the signal is at a high level (i.e., access acceptance from the right port is not pending), this corresponds to the above case (i.e., when the first port is the right port). In this case, the corresponding period t 1
In the above, the output side of the flip-flop 4 is
BUSY(L) signal becomes low level. This gives priority to the processing of the CPU connected to the right port,
The low level (L) signal is supplied to the CPU connected to the left port to suspend acceptance of access to the address, and when the right port finishes processing the address, the CPU connects to the left port.
The BUSY(L) signal becomes high level, and access from the left port is accepted.
なお上記実施例では、左右両ポートからの同一
アドレスに対する選択が同時に起つた場合には左
側ポートからの処理を優先するようにされている
が、このような場合、右側ポートからの処理を優
先して行うこともでき、その場合には該アドレス
入力変化検出回路３に、左側ポートから入力され
るアドレス信号Ap(L)乃至Ao(L)を供給するように
すればよい。 Note that in the above embodiment, when selections for the same address from both the left and right ports occur at the same time, processing from the left port is given priority; however, in such a case, processing from the right port is given priority. In that case, the address input change detection circuit 3 may be supplied with address signals A p (L) to A o (L) input from the left port.
このようにして上記回路構成によれば、該左右
のポートを介して選択されたアドレスが一致した
場合、該左右のポートからのアドレス着順のすべ
ての組合せに対し、先着側のポートの処理（同着
の場合はそのうちの一方のポートの処理）を優先
して行い、その間他方のポートの処理を保留（ウ
エイト）させることができる。また上記実施例に
おいては２ポートRAMの場合について説明した
が、同様の考えを一般のマルチポートRAMに適
用して、２つ以上のポートの選択アドレスが一致
したときに、上述したようにして先着ポート側の
処理を順次優先して行うことができる。 In this way, according to the above circuit configuration, when the addresses selected through the left and right ports match, the processing of the first-arrived port ( In the case of simultaneous arrivals, priority can be given to the processing of one of the ports, and the processing of the other port can be suspended (wait) during this time. Also, in the above embodiment, the case of a 2-port RAM was explained, but the same idea can be applied to a general multi-port RAM, and when the selection addresses of two or more ports match, the first-come-first-serve Processing on the port side can be performed sequentially with priority.
なお本発明において、上述したようなアドレス
競合の調整手段として、アドレス入力変化検出時
に出力される信号φ（Ｒ）を利用しているが、か
かる信号φ（Ｒ）は、例えばアドレス入力変化の
際のワードライン切換時において、一時的にビツ
トラインを短絡して、その後におけるビツトライ
ン上からの情報変化の読出し速度を早めるために
しばしば利用されるものであり、本発明の回路構
成によれば、かかる信号φ（Ｒ）を、そのまま上
記したアドレス競合の調整手段としても利用しう
るという利点をも有するものである。 In the present invention, the signal φ(R) output when an address input change is detected is used as a means for adjusting the address conflict as described above. This is often used to short-circuit the bit line temporarily when switching word lines in order to speed up the reading speed of information changes from the bit line after that. According to the circuit configuration of the present invention, such signal This also has the advantage that φ(R) can be used as is as a means for adjusting the above-mentioned address conflict.
本発明によれば、上記したようなアドレス一致
検出回路とアドレス入力変化検出回路とを利用す
ることによつて、比較的簡易な回路構成であるに
も拘らず、選択アドレス競合時における先着ポー
ト側の優先処理（同時選択の場合にはその一方の
ポートの優先処理）を確実に行うことができる。
しかも本発明によれば、上記アドレス入力変化検
出回路を例えば上述したようなビツトラインを一
時的に短絡して読出し速度を早める回路と共有し
て利用することができ、この場合実質的に付加す
る回路はアドレス一致検出回路とフリツプフロツ
プのみとなり、小規模なものとすることができ
る。
According to the present invention, by using the above-mentioned address match detection circuit and address input change detection circuit, the first-arriving port side at the time of selection address conflict can be detected even though the circuit configuration is relatively simple. (in the case of simultaneous selection, priority processing of one of the ports) can be reliably performed.
Furthermore, according to the present invention, the address input change detection circuit can be used in common with, for example, the circuit that temporarily shorts the bit line to increase the read speed, and in this case, the circuit is essentially added. Since it only requires an address match detection circuit and a flip-flop, it can be made small-scale.
第１図は本発明の１実施例としてのマルチポー
トメモリ回路の全体構成を示すブロツク図、第２
図は、第１図におけるアドレス競合調整回路の１
実施例を示す回路図、第３図は、第２図に示され
るアドレス競合調整回路の動作を説明するタイミ
ング図、第４図は、この種のマルチポートメモリ
回路の従来例を示すブロツク図である。
（符号の説明）、２……アドレス一致検出回路、
３……アドレス入力変化検出回路、３０１，…３
０ｎ……遅延回路、４……フリツプフロツプ。
FIG. 1 is a block diagram showing the overall configuration of a multi-port memory circuit as an embodiment of the present invention, and FIG.
The figure shows one of the address conflict adjustment circuits in FIG.
FIG. 3 is a circuit diagram showing an embodiment. FIG. 3 is a timing diagram explaining the operation of the address conflict adjustment circuit shown in FIG. 2. FIG. 4 is a block diagram showing a conventional example of this type of multi-port memory circuit. be. (Explanation of symbols), 2...Address match detection circuit,
3...Address input change detection circuit, 301,...3
0n...Delay circuit, 4...Flip-flop.
Claims (1)
ス信号が一致している間検出信号を出力するアド
レス一致検出回路と、 何れか１つのポートに入力されるアドレス信号
の変化を検出して、所定幅のパルスを出力するア
ドレス入力変化検出回路と、 前記パルス及び前記検出信号に応答して前記検
出信号を保持するフリツプフロツプとを有し、 前記パルスが入力したときに前記検出信号が出
力されていたときは、該検出信号にもとづいて、
該アドレス入力変化が検出されたポートに接続さ
れる外部回路にビジー信号が出力され、 該アドレス入力変化が検出されたポートに接続
される外部回路に該ビジー信号が出力されていな
いとき、該検出信号にもとづいて、該アドレス入
力変化が検出されないポートに接続される外部回
路に該ビジー信号が出力されることを特徴とする
マルチポートメモリ回路。 ２ 上記各ポートに入力されるアドレス信号が同
時に変化して互に一致したアドレス信号となつた
ときは、該検出信号にもとづいて、該アドレス入
力変化が検出されたポートに接続される外部回路
に該ビジー信号が出力される、特許請求の範囲第
１項記載のマルチポートメモリ回路。[Claims] 1. An address match detection circuit that outputs a detection signal while address signals input to at least two ports match; and an address match detection circuit that detects a change in the address signal input to any one port. an address input change detection circuit that outputs a pulse of a predetermined width; and a flip-flop that holds the detection signal in response to the pulse and the detection signal, and outputs the detection signal when the pulse is input. is detected, based on the detection signal,
When a busy signal is output to the external circuit connected to the port where the address input change was detected, and the busy signal is not output to the external circuit connected to the port where the address input change was detected, the detection A multi-port memory circuit characterized in that, based on the signal, the busy signal is output to an external circuit connected to a port where the address input change is not detected. 2. When the address signals input to each of the above ports change simultaneously and become mutually consistent address signals, based on the detection signal, the external circuit connected to the port where the address input change was detected is The multi-port memory circuit according to claim 1, wherein the busy signal is output.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61058225A JPS62217481A (en) | 1986-03-18 | 1986-03-18 | Multiport memory circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61058225A JPS62217481A (en) | 1986-03-18 | 1986-03-18 | Multiport memory circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62217481A JPS62217481A (en) | 1987-09-24 |
| JPH0414438B2 true JPH0414438B2 (en) | 1992-03-12 |
Family
ID=13078137
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61058225A Granted JPS62217481A (en) | 1986-03-18 | 1986-03-18 | Multiport memory circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62217481A (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2618422B2 (en) * | 1988-02-08 | 1997-06-11 | 富士通株式会社 | Semiconductor storage device |
| JPH03187095A (en) * | 1989-12-15 | 1991-08-15 | Mitsubishi Electric Corp | Multiport memory controller |
| JP2673390B2 (en) * | 1991-03-13 | 1997-11-05 | 三菱電機株式会社 | Multi-port memory |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59129989A (en) * | 1983-01-17 | 1984-07-26 | Nec Corp | Dual port type dynamic random access memory cell and its operating method |
-
1986
- 1986-03-18 JP JP61058225A patent/JPS62217481A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59129989A (en) * | 1983-01-17 | 1984-07-26 | Nec Corp | Dual port type dynamic random access memory cell and its operating method |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62217481A (en) | 1987-09-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5825711A (en) | Method and system for storing and processing multiple memory addresses | |
| US6804743B2 (en) | Two step memory device command buffer apparatus and method and memory devices and computer systems using same | |
| US5864505A (en) | Random access memory with plural simultaneously operable banks | |
| JPH0676566A (en) | Semiconductor memory device | |
| JP2673390B2 (en) | Multi-port memory | |
| JPH11232877A (en) | Pipelined dual port integrated circuit memory | |
| IL129309A (en) | Random access memory having read/write address bus and process for writing to and reading from the same | |
| IL129310A (en) | Random access memory and process for writing to and reading from the same | |
| US6370627B1 (en) | Memory device command buffer apparatus and method and memory devices and computer systems using same | |
| US5287309A (en) | High-speed stack memory | |
| US20020146025A1 (en) | Arbiter device for multi-port memory and semiconductor device | |
| US4103823A (en) | Parity checking scheme for detecting word line failure in multiple byte arrays | |
| JP4685997B2 (en) | Pipelined dual-port integrated circuit memory | |
| JPH0414438B2 (en) | ||
| US7603535B2 (en) | Low power consumption semiconductor memory device capable of selectively changing input/output data width and data input/output method | |
| KR19980068130A (en) | Data access control device using shared memory | |
| JPH0329187A (en) | Multiport sram | |
| JP2882202B2 (en) | Multi-port access control circuit | |
| JP3152767B2 (en) | Semiconductor storage device | |
| JPH04192192A (en) | Multiport memory control circuit | |
| JPH03252990A (en) | Semiconductor static memory | |
| JPH0514359B2 (en) | ||
| JPH0568796B2 (en) | ||
| JPS62175993A (en) | Multi-port memory | |
| JP2625145B2 (en) | Memory access control device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |