JPH04144363A - マルチチップ型光電変換装置 - Google Patents
マルチチップ型光電変換装置Info
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- JPH04144363A JPH04144363A JP2266334A JP26633490A JPH04144363A JP H04144363 A JPH04144363 A JP H04144363A JP 2266334 A JP2266334 A JP 2266334A JP 26633490 A JP26633490 A JP 26633490A JP H04144363 A JPH04144363 A JP H04144363A
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- 238000009825 accumulation Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 16
- 239000003990 capacitor Substances 0.000 description 6
- 239000000969 carrier Substances 0.000 description 3
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
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- Transforming Light Signals Into Electric Signals (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、マルチチップ型光電変換装置に係り、特に各
チップ間のレベル差を小さくし、ＳＮ比を向上させたマ
ルチチップ型光電変換装置に関する。
チップ間のレベル差を小さくし、ＳＮ比を向上させたマ
ルチチップ型光電変換装置に関する。
［従来の技術］
以下、従来のマルチチップ型光電変換装置及びその装置
に使用されるチップの構成について、第６図および第５
図を用いて説明する。
に使用されるチップの構成について、第６図および第５
図を用いて説明する。
第５図は、−チップ内に設けられる光電変換素子及び信
号読み出し回路の回路構成図である。
号読み出し回路の回路構成図である。
第６図は、マルチチップ型光電変換装置の構成を説明す
るための概略的構成図である。
るための概略的構成図である。
第５図に示すように、チップ内には、光電変換素子とな
る画素１０、画素１ｏから読出された光電変換信号を一
時的に蓄積する蓄積容量２ｏ、蓄積容量２０から出力信
号線に信号を出力するための走査回路３ｏ、出力信号線
を基準電位にリセットするためのリセット用のトランジ
スタ４ｏ、出力信号線の信号を増幅するアンプ５ｏ、ア
ンプ５０の外部出力を制御する出力スイッチ用のトラン
ジスタ６０、画素１ｏのエミッタ及び水平出力線をリセ
ットするトランジスタ２Ｉ、画素１ｏがら読出された信
号を蓄積容量２０に転送する転送用のトランジスタ２２
、蓄積容量２０をリセットするトランジスタ２３、蓄積
容量２０に蓄積された信号を出力信号線に転送する転送
用のトランジスタ２４から成っている。また、各画素及
び回路を駆動するロジック回路７０も内蔵されている。
る画素１０、画素１ｏから読出された光電変換信号を一
時的に蓄積する蓄積容量２ｏ、蓄積容量２０から出力信
号線に信号を出力するための走査回路３ｏ、出力信号線
を基準電位にリセットするためのリセット用のトランジ
スタ４ｏ、出力信号線の信号を増幅するアンプ５ｏ、ア
ンプ５０の外部出力を制御する出力スイッチ用のトラン
ジスタ６０、画素１ｏのエミッタ及び水平出力線をリセ
ットするトランジスタ２Ｉ、画素１ｏがら読出された信
号を蓄積容量２０に転送する転送用のトランジスタ２２
、蓄積容量２０をリセットするトランジスタ２３、蓄積
容量２０に蓄積された信号を出力信号線に転送する転送
用のトランジスタ２４から成っている。また、各画素及
び回路を駆動するロジック回路７０も内蔵されている。
なお、本構成例では画素１０は、バイポーラトランジス
タと同等な構成を有し、ベースに光照射により生成され
たキャリアを蓄積し、エミッタから該キャリアに対応す
る信号を出力するバイポーラ型センサＴと、ベースをリ
セットするためのトランジスタＭとから構成されている
。
タと同等な構成を有し、ベースに光照射により生成され
たキャリアを蓄積し、エミッタから該キャリアに対応す
る信号を出力するバイポーラ型センサＴと、ベースをリ
セットするためのトランジスタＭとから構成されている
。
φＨＢ、 φＨ１，φＨ２は走査回路３０を制御するパ
ルス、φＶＣ，φＲＦ、φ□、φＣＲ，φｏｃ、φ０Ｌ
ＩＴはそれぞれトランジスタ２１．Ｍ、２２，２３゜４
０．６０を制御するパルスである。
ルス、φＶＣ，φＲＦ、φ□、φＣＲ，φｏｃ、φ０Ｌ
ＩＴはそれぞれトランジスタ２１．Ｍ、２２，２３゜４
０．６０を制御するパルスである。
第５図に示した光電変換素子及び信号読み出し回路を有
するチップは、複数個接続されて、第６図のようなマル
チチップ型光電変換装置を構成する。
するチップは、複数個接続されて、第６図のようなマル
チチップ型光電変換装置を構成する。
本例のマルチデツプ型光電変換装置は、３個のチップで
構成されている。各チップにはパルスφｃｌｏｃｋが入
力され、また、出力端子は、共通接続される。
構成されている。各チップにはパルスφｃｌｏｃｋが入
力され、また、出力端子は、共通接続される。
マルチチップ型光電変換装置は、パルスφ５ｔａｒｔに
より動作が開始される。画素１ｏのバイポーラ型センサ
Ｔに光キャリアが蓄積されて、その蓄積動作が終了した
後、各チップからの画素信号は、蓄積容量２０に一括読
出しされ、チップ１から順に信号（図中、Ｖｏｕｔ）が
出力される。
より動作が開始される。画素１ｏのバイポーラ型センサ
Ｔに光キャリアが蓄積されて、その蓄積動作が終了した
後、各チップからの画素信号は、蓄積容量２０に一括読
出しされ、チップ１から順に信号（図中、Ｖｏｕｔ）が
出力される。
チップ１の信号がすべて出力されると、チップ１からチ
ップ２ヘパルスφ。が送られ（図に示すように、出力端
子Ｐａから出力端子Ｐｉｎへパルスφ。が送られる）、
その結果、引き続いてチップ２から信号が出力される。
ップ２ヘパルスφ。が送られ（図に示すように、出力端
子Ｐａから出力端子Ｐｉｎへパルスφ。が送られる）、
その結果、引き続いてチップ２から信号が出力される。
同様にして、チップ２の信号がすべて出力されると、チ
ップ２からチップ３ヘパルスφ。が送られ、チップ３か
ら信号が出力される。
ップ２からチップ３ヘパルスφ。が送られ、チップ３か
ら信号が出力される。
［発明が解決しようとする課題］
しかしながら、上記従来のマルチチップ型光電変換装置
では、各チップからの出力信号には、各チップ間のアン
プ５０のオフセットバラツキにより、レベル差が発生す
る。以下、第７図を用いてこのオフセットバラツキにつ
いて説明する。
では、各チップからの出力信号には、各チップ間のアン
プ５０のオフセットバラツキにより、レベル差が発生す
る。以下、第７図を用いてこのオフセットバラツキにつ
いて説明する。
第７図は、第６図に示したマルチチップ型光電変換装置
の暗時の出力信号の模式図である。
の暗時の出力信号の模式図である。
同図に示すように、チップ１．チップ２．チップ３から
の出力信号には、各チップ間のアンプ５０のオフセット
バラツキ（Δｖ１、Δｖ２、Δｖ３）により、レベル差
が発生している。このレベル差は信号１ｖに対し数ｍｖ
から数１０ｍｖあり、最終的には、縦スジのように、プ
リントあるいは表示され、画質を著しく悪化させていた
。
の出力信号には、各チップ間のアンプ５０のオフセット
バラツキ（Δｖ１、Δｖ２、Δｖ３）により、レベル差
が発生している。このレベル差は信号１ｖに対し数ｍｖ
から数１０ｍｖあり、最終的には、縦スジのように、プ
リントあるいは表示され、画質を著しく悪化させていた
。
従来、このレベル差を少なくするために、チップ選別を
行なっていたが、チップ歩留まりを著しく低下させると
ともに、高コスト化の原因となっていた。
行なっていたが、チップ歩留まりを著しく低下させると
ともに、高コスト化の原因となっていた。
［課題を解決するための手段］
上記の問題点は、光電変換動作を行うチップが複数接続
されたマルチチップ型光電変換装置において、 前記チップのオフセット信号を蓄積する蓄積手段と、前
記チップからの複数ビットの光電変換信号と前記オフセ
ット信号との差動処理を行なう差動処理手段とを有し、 各チップからは、オフセット信号と複数ビットの光電変
換信号とを順次出力し、前記蓄積手段に蓄積されたオフ
セット信号と複数ビットの光電変換信号とを前記差動処
理手段により差動処理を行ない、連続した光電変換信号
を得ることを特徴とする本発明のマルチチップ型光電変
換装置によって解決される。
されたマルチチップ型光電変換装置において、 前記チップのオフセット信号を蓄積する蓄積手段と、前
記チップからの複数ビットの光電変換信号と前記オフセ
ット信号との差動処理を行なう差動処理手段とを有し、 各チップからは、オフセット信号と複数ビットの光電変
換信号とを順次出力し、前記蓄積手段に蓄積されたオフ
セット信号と複数ビットの光電変換信号とを前記差動処
理手段により差動処理を行ない、連続した光電変換信号
を得ることを特徴とする本発明のマルチチップ型光電変
換装置によって解決される。
［作用］
本発明は、各チップ間のアンプのオフセット信号を蓄積
手段に蓄積し、光電変換信号と蓄積手段に蓄積されたオ
フセット信号とを差動処理し、光電変換信号のオフセッ
トバラツキを除去するものである。
手段に蓄積し、光電変換信号と蓄積手段に蓄積されたオ
フセット信号とを差動処理し、光電変換信号のオフセッ
トバラツキを除去するものである。
この結果、チップ間のレベル差をなくすことが可能とな
る。
る。
［実施例］
以下、本発明の実施例について図面を用いて詳細に説明
する。
する。
第１図は、本発明のマルチチップ型光電変換装置の一チ
ツプ内に設けられる出力部を示す説明図である。
ツプ内に設けられる出力部を示す説明図である。
なお、光電変換素子及び信号読み出し回路の構成は、以
下に説明する出力部の構成を除き第５図に示したものと
同様なので説明を省略する。
下に説明する出力部の構成を除き第５図に示したものと
同様なので説明を省略する。
同図に示すように、出力部は、アンプ５０からの光電変
換信号（Ｖｓｏｕｔ）の外部出力動作を制御するスイッ
チ６０と、同様にアンプ５０からオフセット信号（Ｖ＋
＋ｏｕｔ）の外部出力動作を制御するスイッチ６１とか
ら構成されている。
換信号（Ｖｓｏｕｔ）の外部出力動作を制御するスイッ
チ６０と、同様にアンプ５０からオフセット信号（Ｖ＋
＋ｏｕｔ）の外部出力動作を制御するスイッチ６１とか
ら構成されている。
上記出力部のタイミング図を第２図に示す。このタイミ
ング図を参照しながら上記出力部の動作を説明する。
ング図を参照しながら上記出力部の動作を説明する。
アンプ５０からのオフセット信号Ｖａｕｌｔは、パルス
φ３によりスイッチ６１が導通状態に制御されて外部出
力され、後述するＳ／Ｈ回路に保持される（図中、Ｔｏ
期間）。
φ３によりスイッチ６１が導通状態に制御されて外部出
力され、後述するＳ／Ｈ回路に保持される（図中、Ｔｏ
期間）。
なお、オフセット信号Ｖ Ｂｏｕｔは、パルスφＨＣに
よってトランジスタ４０がＯＮ状態となって水平出力線
がＧＮＤにリセットされた時のアンプ５０の出力である
。
よってトランジスタ４０がＯＮ状態となって水平出力線
がＧＮＤにリセットされた時のアンプ５０の出力である
。
光電変換信号Ｖ ５ｏｕｔは、パルスφ３によりスイッ
チ６０が導通状態に制御されて外部に出力される。光電
変換信号が外部出力される時（図中、Ｔｎ期間）に、Ｓ
／Ｈ回路からオフセット信号が同時に出力され、両信号
が差動処理されて光電変換信号からオフセット成分が除
去される。
チ６０が導通状態に制御されて外部に出力される。光電
変換信号が外部出力される時（図中、Ｔｎ期間）に、Ｓ
／Ｈ回路からオフセット信号が同時に出力され、両信号
が差動処理されて光電変換信号からオフセット成分が除
去される。
なお、チップ１では、水平出力線がＧＮＤにリセットさ
れている間（図中、Ｔｏ期間）、スイッチ６０および６
１は、同時に導通状態に制御される。この時の減算信号
（Ｖ ５ｏｕｔ −Ｖ ａｏｕｔ）を画像処理の基準信
号として用いるためである。
れている間（図中、Ｔｏ期間）、スイッチ６０および６
１は、同時に導通状態に制御される。この時の減算信号
（Ｖ ５ｏｕｔ −Ｖ ａｏｕｔ）を画像処理の基準信
号として用いるためである。
チップ２以降では、前段のチップの光電変換信号が外部
出力中（図中、Ｔｎ期間）に、後段のチップのオフセッ
ト信号がＳ／Ｈ回路に保持される（図中、Ｔｏ期間）。
出力中（図中、Ｔｎ期間）に、後段のチップのオフセッ
ト信号がＳ／Ｈ回路に保持される（図中、Ｔｏ期間）。
そして、その後段のチップの光電変換信号が外部出力さ
れる時（図中、Ｔｎ期間）に、Ｓ／Ｈ回路からオフセッ
ト信号が同時に出力され、両信号が差動処理されて光電
変換信号からオフセット成分が除去される。
れる時（図中、Ｔｎ期間）に、Ｓ／Ｈ回路からオフセッ
ト信号が同時に出力され、両信号が差動処理されて光電
変換信号からオフセット成分が除去される。
上述のようにチップを制御することにより、各チップ間
で連続した光電変換信号を得ることが出来る。
で連続した光電変換信号を得ることが出来る。
第３図（Ａ）に、マルチチップ型光電変換装置の一実施
例を示す回路構成図を示す。
例を示す回路構成図を示す。
第３図（Ｂ）に第３図（Ａ）に示した回路の動作を説明
するためのタイミング図を示す。
するためのタイミング図を示す。
第３図（Ａ）に示すように、各チップの光電変換信号出
力端子Ｌ８は共通接続され、また、オフセット信号出力
端子Ｌｅも共通接続される。光電変換信号■、。ｕｔは
、差動アンプ３００に導かれ、オフセット信号■、。ｕ
ｔはオフセット信号保持回路４００に導かれる。
力端子Ｌ８は共通接続され、また、オフセット信号出力
端子Ｌｅも共通接続される。光電変換信号■、。ｕｔは
、差動アンプ３００に導かれ、オフセット信号■、。ｕ
ｔはオフセット信号保持回路４００に導かれる。
オフセット信号保持回路４００は、バッファ回路４１０
、サンプルホールド回路４２０゜４３０、サンプルホー
ルド回路４２０，４３０からのオフセット信号の出力を
制御するスイッチ４２５．４３５、スイッチ４２５，４
３５の一方をＯＮ状態とし他方をＯＦＦ状態とするイン
バータ、バッファ回路４４０から構成される。Ｓ／Ｈ１
、Ｓ／Ｈ２，Ｓ／Ｈ３は、それぞれサンプルホールド回
路４２０．サンプルホールド回路４３０、スイッチ４２
５，４３５を制御するパルスである。図示したスイッチ
４３７は差動アンプ３００の入力浮遊容量にある残留信
号除去のためであるが、Ｓ／Ｈ回路の保持容量に比較し
て十分小さければ無くても良い。
、サンプルホールド回路４２０゜４３０、サンプルホー
ルド回路４２０，４３０からのオフセット信号の出力を
制御するスイッチ４２５．４３５、スイッチ４２５，４
３５の一方をＯＮ状態とし他方をＯＦＦ状態とするイン
バータ、バッファ回路４４０から構成される。Ｓ／Ｈ１
、Ｓ／Ｈ２，Ｓ／Ｈ３は、それぞれサンプルホールド回
路４２０．サンプルホールド回路４３０、スイッチ４２
５，４３５を制御するパルスである。図示したスイッチ
４３７は差動アンプ３００の入力浮遊容量にある残留信
号除去のためであるが、Ｓ／Ｈ回路の保持容量に比較し
て十分小さければ無くても良い。
以下、上記マルチチップ型光電変換装置の動作について
第３図（Ｂ）のタイミング図を用いて説明する。
第３図（Ｂ）のタイミング図を用いて説明する。
パルスφＨｅは、各チップ毎にオフセット信号の出力期
間ＴＯ１光電変換信号の出力期間Ｔｎからなる。第３図
（Ｂ）に示すように、チップ２以降では、前段のチップ
の光電変換信号が外部出力中に、後段のチップのオフセ
ット信号が出力され、Ｓ／Ｈ回路に保持される。
間ＴＯ１光電変換信号の出力期間Ｔｎからなる。第３図
（Ｂ）に示すように、チップ２以降では、前段のチップ
の光電変換信号が外部出力中に、後段のチップのオフセ
ット信号が出力され、Ｓ／Ｈ回路に保持される。
チップ１のオフセット信号は、Ｔｌ１期間にパルスＳ／
Ｈ１がハイレベルとなって、Ｓ／Ｈ回路４２０に保持さ
れるとともに、Ｔｌ１期間から７２期間まではパルスＳ
／Ｈ３がロウレベルとなって、スイッチ４２５が導通状
態であるため、バッファ回路４４０を介して差動アンプ
３００に入力される。そしてＴ２期間では、チップ１の
光電変換信号も出力されるため、結局、差動アンプ３０
０では、チップｌのオフセット信号が除去される。
Ｈ１がハイレベルとなって、Ｓ／Ｈ回路４２０に保持さ
れるとともに、Ｔｌ１期間から７２期間まではパルスＳ
／Ｈ３がロウレベルとなって、スイッチ４２５が導通状
態であるため、バッファ回路４４０を介して差動アンプ
３００に入力される。そしてＴ２期間では、チップ１の
光電変換信号も出力されるため、結局、差動アンプ３０
０では、チップｌのオフセット信号が除去される。
Ｔ２期間の後半、即ちＴ１２期間では、チップ２のオフ
セット信号がＳ／Ｈ回路回路４３０に保持され、Ｔ３期
間にパルスＳ／Ｈ３が切り替わって、スイッチ４２５が
導通状態となって、チップ２の光電変換信号とともにチ
ップ２のオフセット信号が差動アンプ３００に入力され
チップ２のオフセット信号が除去される。
セット信号がＳ／Ｈ回路回路４３０に保持され、Ｔ３期
間にパルスＳ／Ｈ３が切り替わって、スイッチ４２５が
導通状態となって、チップ２の光電変換信号とともにチ
ップ２のオフセット信号が差動アンプ３００に入力され
チップ２のオフセット信号が除去される。
このような動作が後段のチップでも同様に行なわれる。
なお、第３図（Ａ）に示したオフセット信号保持回路４
００は、Ｓ／Ｈ回路４２０，４３０が並列に構成されて
いるが、第４図に示すように、Ｓ／Ｈ回路４２０′、４
３０’が直列に構成されていても良い。あるいはメモリ
等であっても良い。
００は、Ｓ／Ｈ回路４２０，４３０が並列に構成されて
いるが、第４図に示すように、Ｓ／Ｈ回路４２０′、４
３０’が直列に構成されていても良い。あるいはメモリ
等であっても良い。
［発明の効果］
以上説明したように、本発明のマルチチップ型光電変換
装置によれば、各チップの光電変換信号に含まれている
オフセット信号を除去することができるので、各チップ
間でレベル差は発生しない。したがって、チップ選別が
不必要で、低コストで、高画質の画像を得ることが出来
る。
装置によれば、各チップの光電変換信号に含まれている
オフセット信号を除去することができるので、各チップ
間でレベル差は発生しない。したがって、チップ選別が
不必要で、低コストで、高画質の画像を得ることが出来
る。
第１図は、本発明のマルチチップ型光電変換装置の一チ
ツプ内に設けられる出力部を示す説明図である。 第２図は、上記出力部のタイミング図である。 第３図（Ａ）は、マルチチップ型光電変換装置の一実施
例を示す回路構成図である。 第３図（Ｂｌは、第３図（Ａ）に示した回路の動作を説
明するためのタイミング図である。 第４図は、オフセット信号保持回路の他の実施例を示す
説明図である。 第５図は、従来の一チツプ内に設けられる光電変換素子
及び信号読み出し回路の回路構成図である。 第６図は、マルチチップ型光電変換装置の構成を説明す
るための概略的構成図である。 第７図は、第６図に示したマルチチップ型光電変換装置
の暗時の出力信号の模式図である。 １０・・・画素、２０ ３０・・・走査回路、 ４００・・・オフセラ ４２０．４３０゜ 回路。 ・・・−時蓄積容量、 ５０・・・アンプ、 ト信号保持回路、 ４２０′、４３０′・・・Ｓ／Ｈ
ツプ内に設けられる出力部を示す説明図である。 第２図は、上記出力部のタイミング図である。 第３図（Ａ）は、マルチチップ型光電変換装置の一実施
例を示す回路構成図である。 第３図（Ｂｌは、第３図（Ａ）に示した回路の動作を説
明するためのタイミング図である。 第４図は、オフセット信号保持回路の他の実施例を示す
説明図である。 第５図は、従来の一チツプ内に設けられる光電変換素子
及び信号読み出し回路の回路構成図である。 第６図は、マルチチップ型光電変換装置の構成を説明す
るための概略的構成図である。 第７図は、第６図に示したマルチチップ型光電変換装置
の暗時の出力信号の模式図である。 １０・・・画素、２０ ３０・・・走査回路、 ４００・・・オフセラ ４２０．４３０゜ 回路。 ・・・−時蓄積容量、 ５０・・・アンプ、 ト信号保持回路、 ４２０′、４３０′・・・Ｓ／Ｈ
Claims (1)
- （１）光電変換動作を行うチップが複数接続されたマル
チチップ型光電変換装置において、 前記チップのオフセット信号を蓄積する蓄積手段と、前
記チップからの複数ビットの光電変換信号と前記オフセ
ット信号との差動処理を行なう差動処理手段とを有し、 各チップからは、オフセット信号と複数ビットの光電変
換信号とを順次出力し、前記蓄積手段に蓄積されたオフ
セット信号と複数ビットの光電変換信号とを前記差動処
理手段により差動処理を行ない、連続した光電変換信号
を得ることを特徴とするマルチチップ型光電変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2266334A JP3037989B2 (ja) | 1990-10-05 | 1990-10-05 | マルチチップ型光電変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2266334A JP3037989B2 (ja) | 1990-10-05 | 1990-10-05 | マルチチップ型光電変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04144363A true JPH04144363A (ja) | 1992-05-18 |
| JP3037989B2 JP3037989B2 (ja) | 2000-05-08 |
Family
ID=17429492
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2266334A Expired - Fee Related JP3037989B2 (ja) | 1990-10-05 | 1990-10-05 | マルチチップ型光電変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3037989B2 (ja) |
-
1990
- 1990-10-05 JP JP2266334A patent/JP3037989B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3037989B2 (ja) | 2000-05-08 |
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Legal Events
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