JPH0413851Y2 - - Google Patents

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JPH0413851Y2
JPH0413851Y2 JP10922185U JP10922185U JPH0413851Y2 JP H0413851 Y2 JPH0413851 Y2 JP H0413851Y2 JP 10922185 U JP10922185 U JP 10922185U JP 10922185 U JP10922185 U JP 10922185U JP H0413851 Y2 JPH0413851 Y2 JP H0413851Y2
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pulse
input
bit
circuit
pulses
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Description

【考案の詳細な説明】 〔産業上の利用分野〕 この考案は、レーダ波等においてパルス間隔が
変化するとき、そのパルス間隔変化がどのような
法則の下に行われているかを推定する目的に用い
られるパルス列相関回路に関するものである。
[Detailed explanation of the invention] [Field of industrial application] This invention is aimed at estimating the law under which the pulse interval changes when the pulse interval changes in radar waves etc. The present invention relates to the pulse train correlation circuit used.

〔従来の技術〕[Conventional technology]

この分野の先行技術としては本願出願人と同一
の出願人の出願した特願昭53−84791号(特開昭
55−11665号)「パルス列相関回路」(以下先出願
という)がある。第2図は処理対象となる入力パ
ルス列の形状を示す説明図であり、横軸は時間t
であり、パルスの上に付した数字はパルス番号
で、このパルス番号のパルスの到来時刻をt1
t2,t3…で示しパルス間隔τ1=t2−t1、τ2=t3−t2
…で表している。またフレーム周期Tはパルス間
隔の同一パタンが繰返される周期であり、たとえ
ば、tn+i+1−tn+i=ti+1−ti=τiとなる。最も簡単な
パタンでは総てのパルス間隔が等しいが、妨信を
避ける等の目的から不等間隔のパルス列が用いら
れる場合があり、スタガパルス列、ジツタパルス
列などがある。
Prior art in this field is Japanese Patent Application No. 53-84791 (Japanese Patent Application Laid-open No. 84791/1983) filed by the same applicant as the applicant
No. 55-11665) "Pulse Train Correlation Circuit" (hereinafter referred to as "earlier application"). FIG. 2 is an explanatory diagram showing the shape of the input pulse train to be processed, and the horizontal axis is the time t.
The number above the pulse is the pulse number, and the arrival time of the pulse with this pulse number is t 1 ,
Pulse interval τ 1 = t 2 − t 1 , τ 2 = t 3t 2 ,
It is represented by... Further, the frame period T is a period in which the same pattern of pulse intervals is repeated, and for example, t n+i+1 −t n+i =t i+1 −t ii . In the simplest pattern, all pulse intervals are equal, but for purposes such as avoiding interference, pulse trains with unequal intervals may be used, such as staggered pulse trains and jitter pulse trains.

相関回路の目的は入力パルス列に対する自己相
関処理を行うことにより、入力パルス列がどのよ
うな法則の下に生成されているかの最初の手がか
りを得ることである。第3図は先出願により開示
されたパルス列相関回路であり、図においてIは
パルス間隔測定回路、R1-1,…R1-2oは第1のレ
ジスタ群、R2-1,…R2-2oは第2のレジスタ群、
S1,…S2oは減算回路群、AVは平均演算回路、
Cは比較回路、CTLは制御回路、T0は入力端子、
T1,…Toは出力端子である。
The purpose of the correlation circuit is to perform autocorrelation processing on the input pulse train to obtain a first clue as to what law the input pulse train is generated under. FIG. 3 shows a pulse train correlation circuit disclosed in the earlier application, in which I is a pulse interval measuring circuit, R 1-1 ,...R 1-2o are the first register group, R 2-1 ,...R 2 -2o is the second register group,
S 1 ,...S 2o is a subtraction circuit group, AV is an average calculation circuit,
C is a comparison circuit, CTL is a control circuit, T 0 is an input terminal,
T 1 ,...T o are output terminals.

次に動作について説明する。パルス間隔測定回
路Iは入力端子T0から入力されるパルス列に対
しそのパルス間隔τ1,τ2,…を順次測定し、最初
に測定したものがτ1であるとすると、これをレジ
スタR1-1,R2-1に格納し、次に測定したパルス
間隔τ2を格納する場合にはレジスタR1-1,R2-1
内容(τ1)をレジスタR1-2,R2-2にシフトした上
で、τ2をレジスタR1-1,R2-1に格納する。このよ
うなシフトと入力を繰返すことによつて2n個の
パルス間隔τ1,τ2…τ2oがレジスタR1-2o
R1-(2o-1),…R1及びレジスタR2-2o,R2-(2o-1),…
R2に入力される。
Next, the operation will be explained. The pulse interval measuring circuit I sequentially measures the pulse intervals τ 1 , τ 2 , ... of the pulse train input from the input terminal T 0 , and assuming that the first measured value is τ 1 , this is stored in the register R 1 -1 , R2-1 , and then store the measured pulse interval τ2 , the contents ( τ1 ) of registers R1-1 , R2-1 are stored in registers R1-2 , R2. After shifting to -2 , τ 2 is stored in registers R 1-1 and R 2-1 . By repeating such shifts and inputs, 2n pulse intervals τ 1 , τ 2 ...τ 2o become registers R 1-2o ,
R 1-(2o-1) ,...R 1 and register R 2-2o , R 2-(2o-1) ,...
Input to R2 .

次にはこの入力された2n個のパルス間隔に対
する相関処理が行われる。最初の操作として、第
2のレジスタ群R2-1〜R2-2oの内容を1レジスタ
分右へシフトする。すなわちR2-2oの内容(τ1
は消失し、R2-(2o-1)の内容(τ2)がR2-2oに入り、
順次このようにしてR2-1の内容(τ2o)がR2-2
入り、R2-1には0を入れる。この状態でS1を除
き減算回路S2o〜S2の(2n−1)個の減算回路で
減算を行い、その結果d1,1=|τ1−τ2|,d1,2=|
τ2−τ3|,…d1,(2o-1)=|τ(2o-1)−τ2o|の平均

d1a=1/(2n−1)(d1,1+d1,2+…d1,(2o-1))を平
均 演算回路AVで求めてレジスタR3-1に格納する。
Next, correlation processing is performed on the input 2n pulse intervals. As a first operation, the contents of the second register group R 2-1 to R 2-2o are shifted to the right by one register. That is, the content of R 2-2o1 )
disappears, the content (τ 2 ) of R 2-(2o-1) enters R 2-2o ,
In this way, the content of R 2-12o ) is entered into R 2-2 , and 0 is entered into R 2-1 . In this state, subtraction is performed using (2n-1) subtraction circuits S 2o to S 2 excluding S 1 , and the result is d 1,1 = |τ 1 −τ 2 |, d 1,2 = |
Average value of τ 2 −τ 3 |,...d 1,(2o-1) = |τ (2o-1) −τ 2o |
d 1a =1/(2n-1) (d 1,1 +d 1,2 +...d 1,(2o-1) ) is obtained by the average calculation circuit AV and stored in register R 3-1 .

第2段の操作として、第2のレジスタ群R2-1
〜R2-2oの内容を更に1レジスタ分右へシフトす
る。その結果、レジスタR2-1,R2-2,R2-3
R2-(2o-1),R2-2oの内容は0,0,τ2o…τ4,τ3
なり、減算回路S2o〜S3の(2n−2)個の出力は
それぞれd2,1=|τ1−τ3|,d2,2=|τ2−τ4|,…
d2,(2o-2)=|τ(2o-2)−τ2o|となり平均値d2a
1/(2n−2)(d2,1+d2,2+…+d2,(2o-2))となる
。レ ジスタR3-1の内容d1aをレジスタR3-2にシフトし
レジスタR3-1にd2aを格納する。このようにして、
第2のレジスタ群が合計nレジスタ分右へシフト
されるまで減算の絶対値の平均を求めてd1a
d2a,…doaのn個の値をレジスタR3-o,R3-(o-1)
…R3-2,R3-1に格納する。この第3のレジスタ
群R3-1,R3-2,…R3-oの内容がパルス間隔の相
関を表し、比較回路Cにおける比較によつて不等
間隔パルス列の特徴を判定することができる。
As the second stage operation, the second register group R 2-1
~R Shift the contents of 2-2o one more register to the right. As a result, registers R 2-1 , R 2-2 , R 2-3 ...
The contents of R 2-(2o-1) and R 2-2o are 0, 0, τ 2o ...τ 4 , τ 3 , and the (2n-2) outputs of the subtraction circuits S 2o to S 3 are each d 2 ,1 = |τ 1 −τ 3 |, d 2,2 = |τ 2 −τ 4 |,...
d 2,(2o-2) = |τ (2o-2) −τ 2o |, and the average value d 2a =
1/(2n-2) ( d2,1 + d2,2 +...+ d2,(2o-2) ). Shift the contents d 1a of register R 3-1 to register R 3-2 and store d 2a in register R 3-1 . In this way,
Find the average of the absolute values of the subtraction until the second register group is shifted to the right by a total of n registers, and d 1a ,
The n values of d 2a ,...d oa are stored in registers R 3-o , R 3-(o-1) ,
...Stored in R 3-2 and R 3-1 . The contents of this third register group R 3-1 , R 3-2 , ... R 3-o represent the correlation of pulse intervals, and the characteristics of the unevenly spaced pulse train can be determined by comparison in the comparator circuit C. can.

たとえば、比較回路Cが第3のレジスタ群
R3-1,R3-2,…R3-oの内容の大小の比較を行つ
て最小値を保持するレジスタを検出し、結果を出
力端に出力する。最小値を保持するレジスタに入
力するデータを得るための減算が行われたときの
第2のレジスタ群R2-1,R2-2,…R2-2o内でのデ
ータのシフト量が不等間隔パルスのフレーム周期
に等しい筈である。
For example, comparator circuit C is the third register group.
The contents of R 3-1 , R 3-2 , ... R 3-o are compared in magnitude, the register holding the minimum value is detected, and the result is output to the output terminal. The amount of data shifted within the second register group R 2-1 , R 2-2 ,...R 2-2o when subtraction is performed to obtain the data input to the register holding the minimum value is incorrect. It should be equal to the frame period of equally spaced pulses.

〔考案が解決しようとする問題点〕[Problem that the invention attempts to solve]

先出願のパルス相関回路は以上のように構成さ
れているので演算回数が多く、また、パルス間隔
が演算の対象であつてこれが多ビツトのデイジタ
ル符号として表わされていることと相俟つて綜合
的にデータ処理速度が遅いという問題があつた。
また処理速度を向上するために並列処理を行なう
ことは複雑で大規模な回路を必要とするという問
題点があつた。
Since the pulse correlation circuit of the earlier application is configured as described above, the number of calculations is large, and the pulse interval is the object of calculation and is represented as a multi-bit digital code. There was a problem with slow data processing speed.
Another problem is that performing parallel processing to improve processing speed requires complex and large-scale circuits.

この考案は上記のような問題点を解決するため
になされたもので、回路構成を簡単にすることが
できるパルス列相関回路を得ることを目的として
いる。
This invention was made to solve the above-mentioned problems, and the purpose is to obtain a pulse train correlation circuit whose circuit configuration can be simplified.

〔問題点を解決するための手段〕[Means for solving problems]

この考案では、不等間隔パルス列のフレーム周
期(第2図T)を検出する目的に対してはパルス
間隔の自己相関関数を正確に算出するまでもな
く、パルス間隔の変化の状態が互に同一になる部
分がフレーム周期に関して互に同一の位相にある
部分であると判定できること、また、パルス間隔
の変化の状態を表すのにパルス間隔の差を用いる
かわりにパルス間隔の差の符号(正又は0である
か負であるかを表す1ビツトの符号)を用いても
パルス間隔の変化の状態の概要を表すことができ
るという事実を利用して、互に連続するパルス間
隔の差の符号(正又は0であれば論理「0」のビ
ツトで、負であれば論理「1」のビツトで表すと
する。また、仮にこの符号を増減符号という。)
だけを取り出して、これをパルスの到来順に配列
し、この配列の中で互に同一の(又は最もよく類
似した)ビツトパタンを検出することによつてフ
レーム周期を決定した。
In this invention, for the purpose of detecting the frame period of an irregularly spaced pulse train (T in Figure 2), it is not necessary to accurately calculate the autocorrelation function of the pulse intervals, and the state of change in the pulse intervals is the same. It is possible to determine that the parts where Taking advantage of the fact that it is possible to express the outline of the state of change in the pulse interval using a 1-bit sign (sign indicating whether it is 0 or negative), we can calculate the sign (sign of the difference between successive pulse intervals) If it is positive or 0, it is represented by a logical ``0'' bit, and if it is negative, it is represented by a logical ``1'' bit. Also, this sign is tentatively called an increase/decrease sign.)
The frame period was determined by extracting only the pulses, arranging them in the order of arrival of the pulses, and detecting mutually identical (or most similar) bit patterns in this arrangement.

〔作用〕[Effect]

パルス間隔の差を用いるかわりにパルス間隔の
差の符号すなわち、増減符号(1ビツト)だけを
用いるので、演算回路数及びレジスタ数が大幅に
減少し、演算回数が減り、処理速度が向上する。
又、記憶する情報量は1データ1ビツトとなるの
で大幅に減少され、したがつてレジスタ数が減少
され回路構成が簡単になる。
Instead of using the pulse interval difference, only the sign of the pulse interval difference, that is, the increase/decrease sign (1 bit) is used, so the number of arithmetic circuits and registers is significantly reduced, the number of operations is reduced, and the processing speed is improved.
Furthermore, the amount of information to be stored is greatly reduced as one bit of data is stored, thereby reducing the number of registers and simplifying the circuit configuration.

〔実施例〕〔Example〕

以下、図面について説明する。第1図はこの考
案の一実施例を示すブロツク図で、T0,I,
CTL,T1,T2,…Toは第3図の同一符号と同一
又は相当部分を示し、RGk,RGk-1はパルス間隔
レジスタ、OPは演算回路PRo−PR1はnビツト
のシフトレジスタで、矢印SVの示す方向にCTL
の制御によつて1ビツトずつシフトされる。
SRo,SRo-1,…SR2,SR1はそれぞれpビツトの
シフトレジスタで(このシフトレジスタは合計n
個のシフトレジスタを含むシフトレジスタ群であ
る。)、矢印SHの示す方向にCTLの制御によつて
n個のシフトレジスタが一斉に1ビツトずつシフ
トされる。また、これらシフトレジスタSRo
SRo-1,…SR2,SR1の入力はシフトレジスタPRo
−PR1の並列出力端子からのそれぞれの出力であ
る。また、PCは符号照合回路、COは比較回路で
ある。
The drawings will be explained below. FIG. 1 is a block diagram showing an embodiment of this invention, in which T 0 , I,
CTL, T 1 , T 2 , ...T o indicate the same or equivalent parts as the same symbols in Fig. 3, RG k and RG k-1 are pulse interval registers, OP is an arithmetic circuit PR o -PR 1 is an n-bit CTL in the direction indicated by the arrow SV in the shift register.
is shifted one bit at a time under the control of
SR o , SR o-1 , ...SR 2 , SR 1 are each p-bit shift registers (this shift register has a total of n bits).
This is a shift register group including shift registers. ), the n shift registers are simultaneously shifted one bit at a time under the control of CTL in the direction indicated by arrow SH. In addition, these shift registers SR o ,
SR o-1 ,...SR 2 , SR 1 inputs are shift register PR o
−PR is the respective output from the parallel output terminal of 1 . Also, PC is a code matching circuit, and CO is a comparison circuit.

第2図に示すパルス列が入力されたとして第1
図の回路の動作を説明する。第1番パルスが入力
して次に第2番パルスが入力したときパルス間隔
測定回路Iはτ1を測定してレジスタRGkに格納す
る。次に第3番パルスが入力すると回路Iはτ2
測定し、レジスタRGkの内容(τ1)をレジスタ
RGk-1に移した後、レジスタRGkにはτ2を格納す
る。演算回路OPはτ2−τ1の減算を行い減算結果
のうちの符号だけ(この増減符号をS1とする。S1
は論理「0」又は「1」の1ビツトである)をシ
フトレジスタPRo−PR1の最初のビツト位置
(PRo)に入力する。この場合シフトレジスタ群
SRo〜SR1はシフトされない。このシフトレジス
タ群のシフトの開始については後述する。
Assuming that the pulse train shown in Figure 2 is input, the first
The operation of the circuit shown in the figure will be explained. When the first pulse is input and then the second pulse is input, the pulse interval measuring circuit I measures τ 1 and stores it in the register RG k . Next, when the third pulse is input, circuit I measures τ 2 and stores the contents of register RG k1 ) in the register.
After moving to RG k-1 , τ 2 is stored in register RG k . The arithmetic circuit OP subtracts τ 2 - τ 1 and only the sign of the subtraction result (this increase/decrease sign is S 1. S 1
is one bit of logic "0" or "1") is input into the first bit position (PR o ) of the shift register PR o -PR 1 . In this case, the shift register group
SR o to SR 1 are not shifted. The start of shifting of this shift register group will be described later.

CTLの制御によりI,RGk,RGk-1,OPが同
様の動作を繰り返しシフトレジスタPRo−PR1
1ビツトずつシフトされて、第(n+1)番パル
スの入力が終つた点でPR1にはS1,PR2にはS2
(S2はτ3−τ2の符号、以下同じ)、…PRo-1には
So-1,PRoにはSoが入力される。このようにシフ
トレジスタPRo−PR1のnビツトへの全部の入力
が終ると、シフトレジスタ群SRo〜SR1のシフト
が開始され、それぞれの左端のビツトへPRo
PRo-1,…PR2,PR1の内容So,So-1,…S2,S1
が入力される。
Under the control of CTL, I, RG k , RG k-1 , and OP repeat the same operation, and the shift register PR o - PR 1 is shifted one bit at a time, and at the point where the input of the (n+1)th pulse ends, PR S 1 for 1 , S 2 for PR 2
(S 2 is the sign of τ 3 − τ 2 , the same applies hereafter), ...PR o-1 has
S o is input to S o-1 and PR o . When all the inputs to the n bits of the shift registers PR o -PR 1 are completed in this way, shifting of the shift register group SR o -SR 1 is started, and the leftmost bits of each of the bits PR o ,
PR o-1 ,...PR 2 , Contents of PR 1 So , So-1 ,... S 2 , S 1
is input.

次にPRoへはSo+1が入力されPRo-1へはSoがシ
フトして入力され、PR2へはS3がシフトして入力
され、PR1へはS2がシフトして入力されるとシフ
トレジスタ群SRo〜SR1が一斉に1ビツト矢印
SHの方向へシフトされて最左端のビツトにはそ
れぞれSo+1,So,…S3,S2が入力されることにな
る。
Next, S o+1 is input to PR o , S o is shifted and input to PR o-1 , S 3 is shifted and input to PR 2 , and S 2 is shifted to PR 1 . When input is input, shift register group SR o ~ SR 1 becomes 1 bit arrow all at once.
They are shifted in the direction of SH, and S o+1 , S o , . . . S 3 and S 2 are input to the leftmost bits, respectively.

シフトレジスタ群SRo〜SR1のシフトを開始し
てからp回OPからのデータ入力を繰り返すと、
それぞれpビツトのシフトレジスタSR1〜SRo
内容はSR1が(S1,S2,…Sp)、SR2が(S2
(S2,S3,…Sp+1),SRo-1が(So-1,So,…
So+p-2),SRoが(So,So+1,…So+p-1)となる。
このときシフトレジスタ群SR1〜SRoのシフトを
停止する。
If you start shifting the shift register group SR o ~ SR 1 and repeat data input from OP p times,
The contents of the p-bit shift registers SR 1 to SR o are (S 1 , S 2 , ...S p ) for SR 1 and (S 2 , ...S p ) for SR 2 , respectively .
(S 2 , S 3 ,...S p+1 ), SR o-1 is (S o-1 , S o ,...
S o+p-2 ), SR o becomes (S o , S o+1 ,...S o+p-1 ).
At this time, shifting of shift register groups SR 1 to SR o is stopped.

SR1〜SRoの内容のうちのいずれか1つを仮に
基準パタンとする。(たとえば、SR1の内容が最
初に測定したパタンであるからSR1の内容を基準
パタンとする)。
One of the contents of SR 1 to SR o is temporarily set as a reference pattern. (For example, since the content of SR 1 is the first pattern measured, the content of SR 1 is used as the reference pattern).

符号照合回路PCは基準パタン(SR1の内容)
に対し他のSR2〜SRoの内容のビツトパタンのビ
ツトの論理の一致数を計数して比較回路COに送
る。比較回路COはビツト論理の一致数の最大の
もの(全ビツトが一致するとビツト論理の一致数
はp個となる)がSR1と同一位相の点であると判
定してフレーム周期を決定することができる。
The code matching circuit PC is a reference pattern (contents of SR 1 )
In contrast, the number of logical matches of the bits of the bit patterns of the contents of other SR 2 to SR o is counted and sent to the comparator circuit CO. The comparator circuit CO determines the frame period by determining that the maximum number of bit logic matches (if all bits match, the number of bit logic matches is p) is the point with the same phase as SR 1 . I can do it.

なお、シフトレジスタPRo−PR1及びシフトレ
ジスタ群SRo〜SR1は(S1,S2,…Sp-1Sp),(S2
S3…Sp,Sp+1),(S3,S4,…Sp+1,Sp+2),…の
如く1ビツトずつずらしたpビツトのビツトパタ
ンをn個生成するために設けられたもので、この
目的を達成できる他の回路を用いてもよい。
Note that the shift register PR o −PR 1 and the shift register group SR o ~ SR 1 are (S 1 , S 2 ,...S p-1 Sp ), (S 2 ,
To generate n bit patterns of p bits shifted by 1 bit, such as S 3 ...S p , S p +1 ), (S 3 , S 4 , ...S p+1 , S p+2 ), ... Other circuits that can accomplish this purpose may be used.

また、第1図に示す実施例では(S1…Sp),(S2
…Sp+1)の如きビツトパタンを生成した後にその
符号を照合したが、増減符号が1ビツト生成され
るごとにビツト論理の一致を検出し、ビツト論理
の一致を検出した回数を計数するカウンタを設け
てもよい。
Furthermore, in the embodiment shown in FIG. 1, (S 1 ...S p ), (S 2
After generating a bit pattern such as (S p+1 ), its sign is compared, and a bit logic match is detected every time an increase/decrease sign is generated, and a counter is used to count the number of times a bit logic match is detected. may be provided.

たとえば、第1図においてシフトレジスタ群
SRo〜SR1を省略し、PR1にSi(但し1ip)
がPR2にSi+1,…PRo-1にSi+o-2,PRoにSi+o-1
入力されているときSi+1,…Si+o-2,Si+o-1がSi
と同一論理であれば、PR2,…PRo-1,PRoにそ
れぞれ対応して設けたカウンタに1を加え、シフ
トレジスタPRo−PR1にn+pビツトの信号を入
力し終つた後の各カウンタの計数値を比較回路
COで比較することにしてもよい。
For example, in Figure 1, the shift register group
SR o ~ SR 1 is omitted, and PR 1 is Si (however, 1 ip)
When S i+1 is input to PR 2 , S i +o-2 is input to PR o-1 , and S i+o-1 is input to PR o , S i +1,...S i+o-2 , S i+o-1 is S i
If the logic is the same as that of PR 2 ,...PR o-1 , PR o, add 1 to the counters provided respectively, and input the n+p bit signal to shift register PR o - PR 1 . Comparison circuit for each counter's count value
You may also choose to compare using CO.

〔考案の効果〕[Effect of idea]

以上のようにこの考案によれば、パルス間隔の
差の符号だけを用いてパルス間隔データの相関を
とるようにしたので回路が簡単になり処理速度を
向上することができる。
As described above, according to this invention, since only the sign of the pulse interval difference is used to correlate pulse interval data, the circuit can be simplified and the processing speed can be improved.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図はこの考案の一実施例を示すブロツク
図、第2図は処理対象となる入力パルス列の形状
を示す説明図、第3図は従来の回路を示すブロツ
ク図である。 Iはパルス間隔測定回路、CTLは制御回路、
OPは演算回路、RGk,RGk-1はパルス間隔レジ
スタ、PRo−PR1はnビツトのシフトレジスタ、
SRo〜SR1はpビツトのシフトレジスタ群、PCは
符号照合回路、COは比較回路。 尚、各図中同一符号は同一又は相当部分を示
す。
FIG. 1 is a block diagram showing an embodiment of this invention, FIG. 2 is an explanatory diagram showing the shape of an input pulse train to be processed, and FIG. 3 is a block diagram showing a conventional circuit. I is the pulse interval measurement circuit, CTL is the control circuit,
OP is an arithmetic circuit, RG k and RG k-1 are pulse interval registers, PR o -PR 1 are n-bit shift registers,
SR o to SR 1 are a group of p-bit shift registers, PC is a code verification circuit, and CO is a comparison circuit. Note that the same reference numerals in each figure indicate the same or corresponding parts.

Claims (1)

【実用新案登録請求の範囲】 順次入力されるパルス列のパルスについて、今
回入力されたパルスと前回入力されたパルスとの
間のパルス間隔から、上記前回入力されたパルス
と前々回入力されたパルスとの間のパルス間隔を
減算し、その減算結果が正又は0であるときは論
理「0」で表し上記減算結果が負であるときは論
理「1」で表す1ビツトの増減符号を生成する手
段、 上記パルス列のパルスの連続した(n+p+
1)個の入力に対応し(n+p)ビツトの増減符
号を生成しパルスの入力順に対応して配列する手
段、 上記(n+p)ビツトの増減符号の配列から1
ビツトずつずらしてそれぞれ連続したpビツトか
らなるn種類のビツトパタンを抽出する手段、 上記n種類のビツトパタン中の1種類のビツト
パタンを基準パタンとし残りの(n−1)種類の
ビツトパタン中上記基準パタンに最もよく類似す
るものを決定する手段を備えたパルス列相関回
路。
[Claims for Utility Model Registration] Regarding the pulses of the pulse train that are input sequentially, from the pulse interval between the pulse input this time and the pulse input last time, it is possible to determine the difference between the pulse input last time and the pulse input before the previous time. means for generating a 1-bit increase/decrease sign by subtracting the pulse interval between the pulses, and when the result of the subtraction is positive or 0, it is expressed as a logic "0"; when the result of the subtraction is negative, it is expressed as a logic "1"; Continuous pulses of the above pulse train (n+p+
1) means for generating (n+p) bit increase/decrease codes corresponding to the inputs and arranging them in correspondence with the input order of pulses;
Means for extracting n types of bit patterns each consisting of consecutive p bits by shifting bits by bit; A pulse train correlation circuit with means for determining the most similar.
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