JPH04137758A - Manufacture of semiconductor device - Google Patents
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Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 23
- 239000004065 semiconductor Substances 0.000 title claims description 27
- 239000012535 impurity Substances 0.000 claims abstract description 24
- 239000000758 substrate Substances 0.000 claims abstract description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 8
- 229910052785 arsenic Inorganic materials 0.000 abstract description 8
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 abstract description 6
- 238000005468 ion implantation Methods 0.000 abstract description 6
- 229910052681 coesite Inorganic materials 0.000 abstract description 4
- 229910052906 cristobalite Inorganic materials 0.000 abstract description 4
- 239000000377 silicon dioxide Substances 0.000 abstract description 4
- 235000012239 silicon dioxide Nutrition 0.000 abstract description 4
- 229910052682 stishovite Inorganic materials 0.000 abstract description 4
- 229910052905 tridymite Inorganic materials 0.000 abstract description 4
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 abstract 1
- 238000000034 method Methods 0.000 description 22
- 238000001020 plasma etching Methods 0.000 description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- 238000005530 etching Methods 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 229920003986 novolac Polymers 0.000 description 3
- -1 arsenic ions Chemical class 0.000 description 2
- 230000006378 damage Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 238000004380 ashing Methods 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の製造方法に係り、特に通常構造
のＭＯＳＦＥＴ （電界効果型トランジスタ）及びＬＤ
Ｄ構造のＭＯＳＦＥＴを同し半導体基板上に同時に形成
する半導体装置の製造方法に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a method for manufacturing a semiconductor device, and in particular to a method for manufacturing a semiconductor device, particularly a MOSFET (field effect transistor) of a normal structure and an LD.
The present invention relates to a method of manufacturing a semiconductor device in which D-structure MOSFETs are simultaneously formed on the same semiconductor substrate.
半導体回路が大規模化されるに伴い、素子の微細化が進
み、ゲート長が１．０μｍ以下になると、それに伴いチ
ャネル長も１．０μｍ以下となり、ショートチャネル効
果が発生し易くなる。即ち、チャネル長が短くなると、
ドレインとソースからの空乏層がゲート直下に張り出し
てチャネル部の電位障壁が下がる。その結果、しきい電
圧が下がり、ドレイン−ソース間の電圧を少し増やした
だけで、ドレイン電流が増加して定電流領域が得られな
くなる。さらにドレイン−ソース間の電圧を増やすと、
ドレインとソースからの空乏層が接触するバンチスルー
状態（隣接する空乏層が延びて、互いにぶつかる現象）
になり、ドレイン電流が急増する。即ち、ドレイン−ソ
ース耐圧が下がる。また、ゲート電圧がしきい電圧より
低い状態で流れるドレイン電流（サブスレシホールド電
流）が増えるので、ダイナミック回路において電荷の保
持時間が短くなるという問題が生じていた。As semiconductor circuits become larger in size, elements become finer and the gate length becomes less than 1.0 μm, and accordingly the channel length also becomes less than 1.0 μm, making short channel effects more likely to occur. That is, as the channel length becomes shorter,
The depletion layer from the drain and source extends directly below the gate, lowering the potential barrier in the channel region. As a result, the threshold voltage decreases, and even if the drain-source voltage is slightly increased, the drain current increases, making it impossible to obtain a constant current region. If we further increase the voltage between the drain and source,
A bunch-through state where the depletion layers from the drain and source are in contact (a phenomenon in which adjacent depletion layers extend and collide with each other)
, and the drain current increases rapidly. That is, the drain-source breakdown voltage decreases. Furthermore, since the drain current (subthreshold current) that flows when the gate voltage is lower than the threshold voltage increases, there has been a problem that the charge retention time becomes shorter in the dynamic circuit.
このような問題を解決するために、ショートチャネル効
果を低減するための構造を有するＬＤＤ構造のＭＯＳＦ
ＥＴが使用されている。In order to solve this problem, we have developed a MOSF with an LDD structure that has a structure to reduce the short channel effect.
ET is used.
しかしながら、半導体装置の入出力部の回路は、外部か
らのトリガー電流によるラッチアンプ（電源端子から接
地端子まで、電流が流れっばなしになる現象）や静電破
壊（ＥＳＤ）による素子破壊の問題が発生している。し
かも、ＬＤＤ構造のＭＯＳＦＥＴの場合、特に寄生抵抗
が大きいため、この問題が起こり易いことが指摘されて
いる。However, the input/output circuits of semiconductor devices are susceptible to problems such as latch amplifiers caused by external trigger currents (a phenomenon in which current stops flowing from the power supply terminal to the ground terminal) and element destruction due to electrostatic discharge damage (ESD). It has occurred. Moreover, it has been pointed out that in the case of a MOSFET having an LDD structure, this problem is likely to occur because the parasitic resistance is particularly large.
そこで、入出力回路のトランジスタを前記ＬＤＤ構造の
ＭＯＳＦＥＴに代えて、通常ＭＯ３ＦＥＴにする従来例
が知られている。この従来例に係る半導体装置の製造工
程断面図を第２図に示す。Therefore, a conventional example is known in which the transistors of the input/output circuit are usually MO3FETs instead of the MOSFETs having the LDD structure. FIG. 2 shows a cross-sectional view of the manufacturing process of a semiconductor device according to this conventional example.
第２図（１）の工程では、半導体基板１上を素子分離用
ＳｉＯ□膜２で内部回路素子と入出力回路素子とを素子
分離し、ゲー）Ｓｉｎ２膜３を介してゲート電極４を内
部回路素子と入出力回路素子とのそれぞれに有している
。In the process shown in FIG. 2 (1), the internal circuit elements and the input/output circuit elements are isolated on the semiconductor substrate 1 by the element isolation SiO□ film 2, and the gate electrode 4 is internally separated through the SiO2 film 3. Each of the circuit element and the input/output circuit element has one.
内部回路素子を選択的にバターニングし第ルジスト膜５
を形成し、入出力回路素子側に高濃度ドーピング層９を
形成するためにヒ素をイオン注入する。The internal circuit elements are selectively patterned to form a lugist film 5.
, and arsenic ions are implanted to form a heavily doped layer 9 on the input/output circuit element side.
次に、第２図（２）の工程では、第２図（１）の工程で
形成した第ルジスト膜５を除去し、その後、入出力回路
素子を選択的にバターニングして第２レジスト膜７を形
成し、内部回路素子側に低濃度ドーピング層６を形成す
るために選択的にリンをイオン注入する。Next, in the step of FIG. 2(2), the second resist film 5 formed in the step of FIG. 2(1) is removed, and then the input/output circuit elements are selectively patterned to form a second resist film. 7 is formed, and phosphorus is selectively ion-implanted to form a lightly doped layer 6 on the internal circuit element side.
次いで、第２図（３）の工程では、第２図（２）の工程
で得た基板全面にＳｉＯ□膜２０をＣＶＤ法により形成
する。次に、ＲＩＥ（リアクティブ・イオン・エツチン
グ）により、表面のＳｉＯ□膜２０をエツチングし、内
部回路素子と入出力回路素子のゲート電極４の両側にＳ
ｔｏｗ膜のサイドウオール８を形成する。Next, in the step of FIG. 2(3), a SiO□ film 20 is formed by CVD on the entire surface of the substrate obtained in the step of FIG. 2(2). Next, the SiO□ film 20 on the surface is etched by RIE (reactive ion etching), and S
A tow film sidewall 8 is formed.
次に、第２図（４）の工程では、第２図（３）の工程で
得た基板全面にヒ素をイオン注入し、高濃度ドーピング
層９を形成する。Next, in the step of FIG. 2(4), arsenic ions are implanted into the entire surface of the substrate obtained in the step of FIG. 2(3) to form a heavily doped layer 9.
このようにして、第２図（５）に示すように、ＬＤＤ構
造のＭＯＳＦＥＴを有する内部回路素子と通常ＭＯ３Ｆ
ＥＴ構造を有する入出力回路素子とを同一基板上に同時
に形成することができる。In this way, as shown in FIG. 2 (5), an internal circuit element having an LDD structure MOSFET and a normal MO3F
Input/output circuit elements having an ET structure can be simultaneously formed on the same substrate.
しかしながら、前記従来例は、ＬＤＤ構造のトランジス
タのみを有する半導体装置を製造する場合に比べ、高濃
度ドーピング層を形成するためのイオン注入工程を２回
行っており、それに伴いマスク工程も追加されるため、
製造工程が複雑となり、コストが上昇し、生産性が低下
する等の課題があった。However, in the conventional example, compared to manufacturing a semiconductor device having only an LDD structure transistor, the ion implantation process is performed twice to form a heavily doped layer, and a mask process is also added accordingly. For,
There were problems such as the manufacturing process becoming complicated, costs increasing, and productivity decreasing.
このような８Ｍを解決するために本発明は、通常構造の
ＭＯＳＦＥＴ及びＬＤＤｐ造のＭＯＳＦＥＴを同一基板
上に同時に形成しても、製造方法が簡略化され、低コス
ト及び生産性が良好な半導体装置の製造方法を提供する
ことを目的とする。In order to solve the problem of 8M, the present invention provides a semiconductor device that simplifies the manufacturing method and has good productivity at low cost even when a MOSFET with a normal structure and a MOSFET with an LDDp structure are simultaneously formed on the same substrate. The purpose is to provide a manufacturing method for.
この目的を達成するために本発明は、内部回路素子と入
出力回路素子とを同一基板上に同時に形成する半導体装
置の製造方法において、内部回路素子のソース・ドレイ
ン領域に低濃度ドーピング層を形成する不純物元素を選
択的に導入する工程と、次いで、内部回路素子のゲート
電極横に、高濃度ドーピング層を形成する不純物元素を
導入する際にマスクとなるサイドウオールを選択的に形
成する工程と、次いで、内部回路素子と入出力回路素子
のソース・ドレイン領域に高濃度ドーピング層を形成す
る不純物元素を前記マスクにより選択的に導入する工程
と、を有する半導体装置の製造方法であることを特徴と
するものである。To achieve this object, the present invention provides a method for manufacturing a semiconductor device in which internal circuit elements and input/output circuit elements are simultaneously formed on the same substrate, in which a lightly doped layer is formed in the source/drain region of the internal circuit element. a step of selectively introducing an impurity element to form a highly doped layer next to a gate electrode of an internal circuit element, and a step of selectively forming a sidewall to serve as a mask when introducing an impurity element to form a highly doped layer and then selectively introducing an impurity element to form a highly doped layer in the source/drain regions of the internal circuit element and the input/output circuit element using the mask. That is.
この発明に係わる半導体装置の製造方法によれば、先ず
、内部回路素子のソース・ドレイン領域に低濃度ドーピ
ング層を形成する不純物元素を選択的に導入し、内部回
路素子のゲート電極横に高濃度ドーピング層を形成する
不純物元素を導入する際にマスクとなるサイドウオール
を選択的に形成することで、内部回路素子側にＬＤＤ構
造のＭ０３ＦＥＴ、入出力回路素子側に通常構造のＭＯ
ＳＦＥＴを同一基板上に同時に形成する際、内部回路素
子及び入出力回路素子のソース・ドレイン領域に高濃度
ドーピング層を形成する不純物元素を選択的に導入する
工程を１回で済ませることができる。According to the method of manufacturing a semiconductor device according to the present invention, first, an impurity element that forms a lightly doped layer is selectively introduced into the source/drain region of an internal circuit element, and a highly doped layer is introduced next to the gate electrode of the internal circuit element. By selectively forming a sidewall that serves as a mask when introducing the impurity element that forms the doping layer, an LDD structure M03FET is placed on the internal circuit element side, and a normal structure MO3FET is placed on the input/output circuit element side.
When forming SFETs on the same substrate at the same time, the process of selectively introducing an impurity element to form a highly doped layer into the source/drain regions of internal circuit elements and input/output circuit elements can be completed in one step.
このため、従来の半導体装置の製造方法より、高濃度ド
ーピング層を形成する不純物元素を導入する工程を省略
することができ、これに伴い、不純物元素を選択的に導
入するために行うマスク工程も省略することができる。Therefore, compared to conventional semiconductor device manufacturing methods, the step of introducing impurity elements that form a highly doped layer can be omitted, and along with this, the masking step for selectively introducing impurity elements can also be omitted. Can be omitted.
この結果、半導体装置の製造方法を従来より大幅に簡略
化することができ、低コストで生産性が向上した半導体
装置の製造方法を提供することができる。As a result, the method for manufacturing a semiconductor device can be significantly simplified compared to the conventional method, and a method for manufacturing a semiconductor device with improved productivity at low cost can be provided.
次に本発明の一実施例について、図面に基づいて説明す
る。Next, one embodiment of the present invention will be described based on the drawings.
第１図は、本発明に係る半導体装置の製造工程を示す断
面図である。FIG. 1 is a cross-sectional view showing the manufacturing process of a semiconductor device according to the present invention.
第１図（１）の工程では、Ｐ型Ｓｉ基板１を素子分離用
ＳｉＯ２膜２で内部回路素子と入出力回路素子とに素子
分離し、ゲートＳｉｎ、膜３を介してゲート電極４を内
部回路素子と入出力回路素子のそれぞれに形成する。次
いで、入出力回路素子にノボラック系ポジ型レジストを
用いた第ルジスト膜５で選択的にパターニングしマスク
を形成する。次に、不純物元素として、リンをドーズ量
ＩＸ Ｉ Ｑ ”ｃｌｌｌ−２、エネルギー４０ＫｅＶ
でイオン注入する。この時、リンは第ルジスト膜が形成
されてない内部回路素子側のゲート横のソース・ドレイ
ン領域にのみイオン注入される。このようにして、内部
回路素子に低濃度ドーピング層６を形成する。In the process shown in FIG. 1 (1), a P-type Si substrate 1 is separated into an internal circuit element and an input/output circuit element using an SiO2 film 2 for element isolation, and a gate electrode 4 is connected internally via a gate Sin and a film 3. Formed in each of the circuit element and the input/output circuit element. Next, a mask is formed by selectively patterning the input/output circuit elements with a resist film 5 using a novolac positive type resist. Next, phosphorus was used as an impurity element at a dose of I
ion implantation. At this time, phosphorus is ion-implanted only into the source/drain region next to the gate on the internal circuit element side where the first resist film is not formed. In this way, the lightly doped layer 6 is formed in the internal circuit element.
次に、第１図（２）の工程では、第１図（１）の工程で
得た第ルジスト膜５を０□プラズマによりアッシングし
、次いで、硫酸と過酸化水素水混合液を加熱した中に浸
し、第ルジスト膜５を取り除く。Next, in the step shown in FIG. 1 (2), the first lurgist film 5 obtained in the step shown in FIG. to remove the first Lujist film 5.
そして、第１図（３）の工程では、第１図（２）の工程
で得た内部回路素子側及び入出力回路素子側の半導体素
子部全面にノボラック系ポジ型レジストである第２レジ
スト膜７を回転塗布して形成する。In the step of FIG. 1(3), a second resist film, which is a novolac-based positive resist, is applied to the entire surface of the semiconductor element portion on the internal circuit element side and the input/output circuit element side obtained in the step of FIG. 1(2). 7 is formed by spin coating.
次いで、第１図（４）の工程では、第１図（３）の工程
で得た第２レジスト膜７のうち入出力回路素子側を選択
的に露光する。Next, in the step of FIG. 1(4), the input/output circuit element side of the second resist film 7 obtained in the step of FIG. 1(3) is selectively exposed.
続いて、第１図（５）の工程では、第１図（４）の工程
で露光した入出力回路素子側の第２レジスト膜７をアル
カリ現像液で洗い流し取り除き、内部回路素子側のみに
第２レジスト膜７を残す。次に、ＲＩＥ（反応性イオン
エツチング）により、内部回路素子側に選択的に残存す
る第２レジスト膜７をレジスト膜厚骨エツチングし、内
部回路素子側のゲート電極４の両側にサイドウオール８
を形成する。このＲＩＥの際、エツチングガスのイオン
の速度を揃えてビーム状にし、試料に真っ直ぐ照射する
ことで、より高精度・超微細な形状のサイドウオールを
形成することができる。Subsequently, in the process shown in FIG. 1 (5), the second resist film 7 on the input/output circuit element side exposed in the process shown in FIG. 2 resist film 7 is left. Next, by RIE (reactive ion etching), the second resist film 7 selectively remaining on the internal circuit element side is etched by resist film thickness, and sidewalls 8 are formed on both sides of the gate electrode 4 on the internal circuit element side.
form. During this RIE, by aligning the speed of the etching gas ions into a beam and irradiating the sample straight, it is possible to form a sidewall with higher precision and an ultra-fine shape.
次に、第１図（６）の工程では、第１図（５）の工程で
得た内部回路素子側及び入出力回路素子側の半導体素子
部全面に不純物元素としてヒ素をドーズ量５ Ｘ １０
”ｃｍ−”、エネルギー１００ＫｅＶでイオン注入し
、高濃度ドーピング層９を内部回路素子及び入出力回路
素子のそれぞれのゲート電極横のソース・ドレイン領域
に形成する。この際、第１図（５）の工程で内部回路素
子のゲート電極４の両側に形成したサイドウオール８が
ヒ素の導入に対してマスクとなるので、サイドウオール
８の下には、ヒ素がドーピングされない。この結果、内
部回路素子側のトランジスタのみをＬＤＤ構造のＭＯＳ
ＦＥＴにすることができる。Next, in the step of FIG. 1(6), arsenic is added as an impurity element at a dose of 5×10 over the entire surface of the semiconductor element portion on the internal circuit element side and the input/output circuit element side obtained in the step of FIG. 1(5).
Ion implantation is performed at "cm-" and energy of 100 KeV, and a heavily doped layer 9 is formed in the source/drain regions next to the gate electrodes of each of the internal circuit elements and the input/output circuit elements. At this time, the sidewalls 8 formed on both sides of the gate electrode 4 of the internal circuit element in the process shown in FIG. Not done. As a result, only the transistors on the internal circuit element side are converted into LDD structure MOS transistors.
It can be made into an FET.
このように、第２図の工程では、高濃度ドーピング層９
を形成するためにヒ素を２回ドーピングしているのに対
し、本発明では、ヒ素を１回ドーピングするだけで高濃
度ドーピング層９を形成することができる。さらに、こ
れに伴い、ヒ素をドーピングするためのマスク工程も省
略することができる。In this way, in the process shown in FIG.
In contrast, in the present invention, arsenic is doped twice to form the heavily doped layer 9, but in the present invention, the highly doped layer 9 can be formed by doping arsenic only once. Furthermore, along with this, a mask process for doping with arsenic can also be omitted.
以上の工程により、第１図（７）のように、内部回路素
子側のトランジスタはＬＤＤ構造のＭＯＳＦＥＴ、入出
力回路素子側のトランジスタは通常構造のＭＯＳＦＥＴ
の半導体装置が得られた。Through the above steps, as shown in Figure 1 (7), the transistor on the internal circuit element side is a MOSFET with an LDD structure, and the transistor on the input/output circuit element side is a MOSFET with a normal structure.
A semiconductor device was obtained.
本実施例では、第１図（１）の工程で第２レジスト膜５
として、ノボラック系ポジ型レジストを用いたが、これ
に限らず、不純物元素の導入を阻止することができる膜
であれば良く、例えば、Ｓｉｎ。In this embodiment, the second resist film 5 is
Although a novolak positive type resist is used as the film, the present invention is not limited to this, and any film that can prevent the introduction of impurity elements may be used, such as Sin.
５ｉｉＮ４等が挙げられる。また、不純物元素として、
リンをドーピングしたが、他の不純物元素を用いても良
い。5iiN4 and the like. In addition, as an impurity element,
Although phosphorus is doped, other impurity elements may be used.
また、第１図（２）の工程で、前記第ルジスト膜５をア
ッシングと洗浄で取り除いたが、これに限らず、当該第
ルジスト膜５に使用する膜の種類により任意に、取り除
く方法を選択して良い。In addition, in the process shown in FIG. 1 (2), the first Lujist film 5 was removed by ashing and cleaning, but the removal method is not limited to this and can be arbitrarily selected depending on the type of film used for the Lujist film 5. It's okay to do that.
また、第１図（５）の工程で、ゲート電極４の両側にサ
イドウオールを形成する方法として、ＲＩＥを用いたが
、他の異方性エツチング等を用いても良い。また、エツ
チングガスとしてＯｔを用いたが、他の反応性ガスを用
いても良い。Furthermore, in the process shown in FIG. 1(5), RIE was used as a method for forming sidewalls on both sides of the gate electrode 4, but other anisotropic etching or the like may be used. Furthermore, although Ot was used as the etching gas, other reactive gases may also be used.
そして、第１図（６）の工程で、内部回路素子側及び入
出力回路素子側の半導体素子部全面に不純物元素として
ヒ素をドーピングしたが、他の不純物元素を用いても良
い。また、不純物元素を導入する方法として、第１図（
１）の工程と同様にイオン注入を用いたが、両工程とも
、拡散法により導入しても良い。In the step shown in FIG. 1(6), arsenic is doped as an impurity element over the entire surface of the semiconductor element portion on the internal circuit element side and the input/output circuit element side, but other impurity elements may be used. In addition, as a method of introducing impurity elements, Figure 1 (
Although ion implantation was used in the same manner as in step 1), diffusion may also be used in both steps.
以上説明したように本発明に係わる半導体装置の製造方
法によれば、内部回路素子のソース・ドレイン領域に低
濃度ドーピング層を形成する不純物元素を選択的に導入
し、内部回路素子のゲート電極横に高濃度ドーピング層
を形成する不純物元素を導入する際にマスクとなるサイ
ドウオールを選択的に形成することで、内部回路素子側
にＬＤＤ構造のＭＯＳＦＥＴ、入出力回路素子側に通常
構造のＭＯＳＦＥＴを同一基板上に同時に形成する際、
内部回路素子側及び入出力回路素子側のソース・ドレイ
ンへ不純物元素を導入し、高濃度ドーピング層を形成す
る工程を１回で済ませることができる。そして、これに
伴い、不純物元素を選択的に導入するために行うマスク
工程も省略することができる。As explained above, according to the method of manufacturing a semiconductor device according to the present invention, an impurity element that forms a lightly doped layer is selectively introduced into the source/drain region of an internal circuit element, By selectively forming a sidewall that serves as a mask when introducing an impurity element to form a highly doped layer, it is possible to create an LDD structure MOSFET on the internal circuit element side and a normal structure MOSFET on the input/output circuit element side. When forming simultaneously on the same substrate,
The process of introducing impurity elements into the sources and drains on the internal circuit element side and the input/output circuit element side and forming a highly doped layer can be completed in one step. Accordingly, a masking process for selectively introducing impurity elements can also be omitted.
このため、従来の半導体装置の製造方法より大幅に製造
工程を簡略化することができ、低コストで生産性に優れ
た半導体装置の製造方法を提供することができる。Therefore, the manufacturing process can be significantly simplified compared to conventional semiconductor device manufacturing methods, and a semiconductor device manufacturing method with excellent productivity at low cost can be provided.
第１図は、本発明に係る半導体装置の製造工程を示す断
面図である。
図中、１はＰ型Ｓｉ基板、２は素子分離用５ｉＯｔ膜、
３はゲートＳｉｎ、膜、４はゲート電極、５は第ルジス
ト膜、６は低濃度ドーピング層、７は第２レジスト膜、
８はサイドウオール、９は高濃度ドーピング層、１０は
ＬＤＤ構造ＭＯ３ＦＥＴ、１１は通常構造ＭＯ３ＦＥＴ
、２０はＣＶＤ ＳｉＯｚＭ４を示す。FIG. 1 is a cross-sectional view showing the manufacturing process of a semiconductor device according to the present invention. In the figure, 1 is a P-type Si substrate, 2 is a 5iOt film for element isolation,
3 is a gate Sin, film, 4 is a gate electrode, 5 is a resist film, 6 is a low concentration doping layer, 7 is a second resist film,
8 is a side wall, 9 is a heavily doped layer, 10 is an LDD structure MO3FET, and 11 is a normal structure MO3FET.
, 20 indicates CVD SiOzM4.
Claims (1)
同時に形成する半導体装置の製造方法において、内部回
路素子のソース・ドレイン領域に低濃度ドーピング層を
形成する不純物元素を選択的に導入する工程と、次いで
、内部回路素子のゲート電極横に、高濃度ドーピング層
を形成する不純物元素を導入する際にマスクとなるサイ
ドウォールを選択的に形成する工程と、次いで、内部回
路素子と入出力回路素子のソース・ドレイン領域に高濃
度ドーピング層を形成する不純物元素を前記マスクによ
り選択的に導入する工程と、を有することを特徴とする
半導体装置の製造方法。(1) In a semiconductor device manufacturing method in which internal circuit elements and input/output circuit elements are simultaneously formed on the same substrate, an impurity element is selectively introduced to form a lightly doped layer in the source/drain regions of the internal circuit elements. Next, a step of selectively forming a sidewall to serve as a mask when introducing an impurity element to form a highly doped layer next to the gate electrode of the internal circuit element; 1. A method of manufacturing a semiconductor device, comprising the step of selectively introducing an impurity element to form a heavily doped layer into a source/drain region of an output circuit element using the mask.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2260173A JPH04137758A (en) | 1990-09-28 | 1990-09-28 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2260173A JPH04137758A (en) | 1990-09-28 | 1990-09-28 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04137758A true JPH04137758A (en) | 1992-05-12 |
Family
ID=17344336
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2260173A Pending JPH04137758A (en) | 1990-09-28 | 1990-09-28 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04137758A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008235693A (en) * | 2007-03-22 | 2008-10-02 | Seiko Epson Corp | Method of manufacturing semiconductor device, and semiconductor device |
-
1990
- 1990-09-28 JP JP2260173A patent/JPH04137758A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008235693A (en) * | 2007-03-22 | 2008-10-02 | Seiko Epson Corp | Method of manufacturing semiconductor device, and semiconductor device |
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