JPH0412654B2 - - Google Patents
Info
- Publication number
- JPH0412654B2 JPH0412654B2 JP17941082A JP17941082A JPH0412654B2 JP H0412654 B2 JPH0412654 B2 JP H0412654B2 JP 17941082 A JP17941082 A JP 17941082A JP 17941082 A JP17941082 A JP 17941082A JP H0412654 B2 JPH0412654 B2 JP H0412654B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- shift register
- output
- register circuit
- selector
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000010586 diagram Methods 0.000 description 3
- 230000014759 maintenance of location Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 230000005236 sound signal Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B14/00—Transmission systems not characterised by the medium used for transmission
- H04B14/02—Transmission systems not characterised by the medium used for transmission characterised by the use of pulse modulation
- H04B14/04—Transmission systems not characterised by the medium used for transmission characterised by the use of pulse modulation using pulse code modulation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Error Detection And Correction (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、例えばデジタル・オーデイオ装置に
おけるデジタル化した音響信号伝送上の符号誤り
補償装置に関するものである。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a code error compensation device for transmitting digitized audio signals in, for example, digital audio equipment.
デジタル・オーデイオの音響信号伝送では、い
かなる符号誤りが生じても、それを訂正するか、
あるいは訂正不可の場合には、再生された音響信
号に、聴感に感ずるような雑音を発生させてはな
らない。その為に符号誤り補償が施される。 In digital audio acoustic signal transmission, any code errors that occur must be corrected or
Alternatively, if correction is not possible, the reproduced acoustic signal must not generate any perceptible noise. For this reason, code error compensation is performed.
一般の音響信号をデジタル化した信号では、連
続した標本点間の値の相関が強いといつた性質を
もつ為、ある標本点の値が欠落したり、誤まつた
場合、その前後の標本点の値の平均値を用いた
り、あるいは、前の標本点の値をそのまま保持す
る補償は有効であり、一般によく用いられてい
る。前者を平均値補間、後者を前値保持という。 Signals obtained by digitizing general acoustic signals have the property that the correlation between values between successive sample points is strong, so if the value of a certain sample point is missing or incorrectly recorded, the values of the sample points before and after it may be lost. Compensation that uses the average value of the values of , or maintains the value of the previous sample point as it is, is effective and generally used. The former is called average value interpolation, and the latter is called previous value retention.
従来例の構成とその問題点
以下に第１図を参照して従来の符号誤り補償装
置の１例を説明する。１はオフセツトバイナリ表
示のデジタル信号を最下位ビツト（以下、LSB
と称す）からシリアルに入力するシフトレジスタ
回路、２は上記シフトレジスタ回路１の出力を入
力とするシフトレジスタ回路、３はシフトレジス
タ回路２の出力と加算器５の出力を選択して出力
するセレクタ回路、４は上記セレクタ回路５の出
力を入力とするシフトレジスタ回路、６は上記シ
フトレジスタ回路１の出力と上記シフトレジスタ
回路４の出力を選択して出力するセレクタ回路、
５は上記セレクタ回路６の出力と上記シフトレジ
スタ回路４の出力を全加算する加算器、７はシフ
トレジスタ回路１、シフトレジスタ回路２に貯え
られているデジタル信号の正誤により、上記した
２つのセレクタ回路３と６の出力を切り換える信
号を出力し、また、その時に行なわれる前置保持
あるいは平均値補間操作における加算結果を1/2
する為にデジタル信号を１ビツト余分にシフトす
るパルスを発生させる誤り判定回路である。８は
上記したシフトレジスタ回路１，２，３の内容を
シフトクロツクパルスと誤り判定回路７より出力
される１ビツト余分にシフトさせるパルスを入力
とし、シフトレジスタ回路４に入力するオアゲー
ト回路である。Configuration of Conventional Example and Its Problems An example of a conventional code error compensation device will be described below with reference to FIG. 1 indicates the digital signal in offset binary display with the least significant bit (hereinafter referred to as LSB).
2 is a shift register circuit that receives the output of the shift register circuit 1 as input, and 3 is a selector that selects and outputs the output of the shift register circuit 2 and the output of the adder 5. 4 is a shift register circuit that receives the output of the selector circuit 5 as an input; 6 is a selector circuit that selects and outputs the output of the shift register circuit 1 and the output of the shift register circuit 4;
Reference numeral 5 denotes an adder that completely adds the output of the selector circuit 6 and the output of the shift register circuit 4, and 7 determines whether the digital signals stored in the shift register circuit 1 or the shift register circuit 2 are correct or not. Outputs a signal to switch the outputs of circuits 3 and 6, and also halves the addition result in the pre-hold or average value interpolation operation performed at that time.
This is an error determination circuit that generates a pulse that shifts the digital signal by one extra bit in order to do so. Reference numeral 8 designates an OR gate circuit which inputs the shift clock pulse and a pulse outputted from the error determination circuit 7 to shift the contents of the shift register circuits 1, 2, and 3 by one extra bit, and inputs the pulses to the shift register circuit 4. .
以上の様に構成された従来の符号誤り補償装置
について、その動作を以下に説明する。ここで、
説明の便宜上、シフトレジスタ回路１，２，４に
貯えられている内容をそれぞれＡ，Ｂ，Ｃとし、
かつ、それらの出力をそれぞれａ，ｂ，ｃとす
る。今、内容Ｂが正しい時は、誤り判定回路７
は、セレクタ回路３がｂを選択する様に信号を出
し、シフトレジスタ回路４には、ｂの内容が入
り、それがパラレルに出力される。また、内容Ｂ
が誤り、内容Ａが正しい時は、誤り判定回路７は
セレクタ回路６がａを選択出力し、さらにセレク
タ回路３が加算器５の出力ａ＋ｃを選択する様に
信号を出す。この時、余分なシフトパルスが誤り
判定回路７よりオアゲート回路４に加えられ、シ
フトレジスタ回路４の内容Ｃは、１ビツトLSB
側にシフトされる事により、1/2され（ａ＋
ｃ）／２となつて平均値補間が行なわれる。ま
た、内容Ａ，Ｂ共に誤つている場合は、誤り判定
回路７はセレクタ回路６がｃを選択出力し、さら
にセレクタ回路３が加算器５の出力ｃ＋ｃを選択
出力する様に信号を出す。この時、余分なシフト
パルスが誤り判定回路７よりオアゲート回路４に
加えられ、シフトレジスタ回路４の内容Ｃは1/2
にされ、（ｃ＋ｃ）／２＝ｃとなり、前置保持が
行なわれる。 The operation of the conventional code error compensation device configured as described above will be described below. here,
For convenience of explanation, the contents stored in shift register circuits 1, 2, and 4 are respectively referred to as A, B, and C.
And let those outputs be a, b, and c, respectively. Now, when content B is correct, error judgment circuit 7
outputs a signal for the selector circuit 3 to select b, and the shift register circuit 4 receives the contents of b, which are output in parallel. Also, content B
is incorrect and content A is correct, the error determination circuit 7 outputs a signal so that the selector circuit 6 selects and outputs a, and furthermore, the selector circuit 3 selects the output a+c of the adder 5. At this time, an extra shift pulse is applied from the error judgment circuit 7 to the OR gate circuit 4, and the content C of the shift register circuit 4 is 1 bit LSB.
By being shifted to the side, it is halved (a+
c)/2 and average value interpolation is performed. If both contents A and B are incorrect, the error determination circuit 7 issues a signal so that the selector circuit 6 selects and outputs c, and furthermore, the selector circuit 3 selects and outputs the output c+c of the adder 5. At this time, an extra shift pulse is applied from the error judgment circuit 7 to the OR gate circuit 4, and the content C of the shift register circuit 4 becomes 1/2.
Then, (c+c)/2=c, and prefix retention is performed.
しかし、この従来の装置は通常のTTL等の中
規模集積回路で構成した場合は問題なく動作する
が、さらに集積化する為に大規模集積回路に組み
込んだ場合、シフトレジスタ回路１，２，４のク
ロツクラインにオアゲート回路８が入つている
為、そこでのクロツクの遅延により誤動作する可
能性があり、システムの安定性を欠くという重大
な問題点を有していた。これを更に詳しく説明す
ると、一般にオアゲート回路８により、シフトパ
ルスはシフトレジスタ回路４側の方がシフトレジ
スタ回路２側より遅れる。この遅れが無い場合
は、データは第２図ｂに示すように正常にシフト
レジスタ内を移動するが、シフトレジスタ側４の
シフトパルスが遅れると、シフトレジスタ回路２
と４では、１発目のシフトパルスの位相差の為、
第２図ｃに示すようにシフトレジスタ回路４がデ
ータをラツチする前に、シフトレジスタ回路２は
次のデータを出力してしまう。つまり、シフトレ
ジスタ回路４はシフトレジスタ回路２のデータの
最初の１ビツトを欠落して受けるとという問題が
あつた。なお、第２図ａに送り出しシフトクロツ
クと送り出しデータを示す。 However, this conventional device operates without problems when configured with a medium-scale integrated circuit such as ordinary TTL, but when it is incorporated into a large-scale integrated circuit for further integration, the shift register circuits 1, 2, Since the OR gate circuit 8 is included in the clock line of the system, there is a possibility that the clock may malfunction due to a delay in the clock, resulting in a serious problem that the system lacks stability. To explain this in more detail, generally, due to the OR gate circuit 8, the shift pulse is delayed on the shift register circuit 4 side than on the shift register circuit 2 side. If there is no delay, the data moves normally within the shift register as shown in FIG.
and 4, due to the phase difference of the first shift pulse,
As shown in FIG. 2c, the shift register circuit 2 outputs the next data before the shift register circuit 4 latches the data. In other words, there was a problem in that the shift register circuit 4 received the first bit of data from the shift register circuit 2 without receiving it. Incidentally, FIG. 2a shows the sending shift clock and sending data.
発明の目的
本発明は、上述の従来例の問題を解決し、か
つ、大規模集積回路に組み込んだ場合にも安定に
動作する符号誤り補償装置を提供せんとするもの
である。OBJECTS OF THE INVENTION The present invention aims to solve the problems of the prior art described above and to provide a code error compensation device that operates stably even when incorporated into a large-scale integrated circuit.
発明の構成
本発明は、デジタル２値信号をシリアル入力す
る第１のシフトレジスタ回路と、その第１のシフ
トレジスタ回路の出力を入力する第２のシフトレ
ジスタ回路と、第２のシフトレジスタ回路の出力
を入力とする第３のシフトレジスタ回路と、第３
のシフトレジスタ回路の出力と１ビツトの全加算
器の出力を選択して出力する第１のセレクタ回路
と、その第１のセレクタ回路の出力を入力とする
第４のシフトレジスタ回路と、その第４のシフト
レジスタ回路のパラレル出力と、そのパラレル出
力を１ビツト最下位ビツト側にシフトした出力と
のどちらか一方を選択してパラレル出力する第２
のセレクタ回路と、その第２のセレクタ回路のパ
ラレル出力をラツチするラツチ回路と、そのラツ
チ回路のパラレル出力をパラレル入力とする第５
のシフトレジスタ回路と、その第５のシフトレジ
スタ回路のシリアル出力と前記第１のシフトレジ
スタ回路のシリアル出力のどちらか一方を選択し
て出力する第３のセレクタ回路と、前記第１と第
３のシフトレジスタ回路に貯えられているデジタ
ル信号の正誤により、前記第１、第２、第３のセ
レクタ回路の出力を制御する誤り判定回路を具備
し、かつ前記全加算回路は、前記第３のセレクタ
回路の出力と前記第５のシフトレジスタ回路の出
力を全加算するように構成したものである。Structure of the Invention The present invention provides a first shift register circuit to which a digital binary signal is serially input, a second shift register circuit to which the output of the first shift register circuit is input, and a first shift register circuit to which the output of the first shift register circuit is input. a third shift register circuit whose output is an input;
a first selector circuit that selects and outputs the output of the shift register circuit and the output of the 1-bit full adder; a fourth shift register circuit that receives the output of the first selector circuit; A second circuit selects either the parallel output of the shift register circuit No. 4 or the output obtained by shifting the parallel output by 1 bit to the least significant bit side and outputs it in parallel.
a selector circuit, a latch circuit that latches the parallel output of the second selector circuit, and a fifth latch circuit that uses the parallel output of the latch circuit as a parallel input.
a shift register circuit; a third selector circuit that selects and outputs either the serial output of the fifth shift register circuit or the serial output of the first shift register circuit; an error determination circuit that controls the outputs of the first, second, and third selector circuits depending on whether the digital signals stored in the shift register circuit are correct; The output of the selector circuit and the output of the fifth shift register circuit are completely added together.
実施例の説明
以下、本発明の実施例について第３図を参照し
て説明する。なお、この例は左(L)と右（Ｒ）の２
チヤンネルのデジタル信号が交互にシリアルに送
られてくる場合である。第３図において、１１は
オフセツトバイナリ表示のデジタル信号がシリア
ルに入力するシフトレジスタ回路、１２は上記シ
フトレジスタ回路１１の出力を入力とするシフト
レジスタ回路、１３は上記シフトレジスタ回路１
２の出力を入力とするシフトレジスタ回路、１４
は後述の加算器２０の出力とシフトレジスタ回路
１３の出力を選択して出力するセレクタ回路、１
５はセレクタ回路１４の出力を入力とするシフト
レジスタ回路、１６はシフトレジスタ回路１５の
パラレル出力を入力とし、入力をそのままか、あ
るいは１ビツトLSB側にシフトするかを選択し
てパラレル出力するセレクタ回路、１７はセレク
タ回路１６のパラレル出力をラツチするラツチ回
路、１８はラツチ回路１７の出力をパラレル入力
するシフトレジスタ回路、１９はシフトレジスタ
回路１１とシフトレジスタ回路１８のシリアル出
力を選択して出力するセレクタ回路、２０はセレ
クタ回路１９とシフトレジスタ回路１８のシリア
ル出力を加算する全加算器、２１はシフトレジス
タ回路１１，１２，１３に貯えられている信号の
正誤より、上記した３つのセレクタ回路１４，１
６，１９の出力を切り換える信号を出力する誤り
判定回路である。DESCRIPTION OF EMBODIMENTS Hereinafter, embodiments of the present invention will be described with reference to FIG. In addition, in this example, there are 2 left (L) and right (R)
This is a case where the digital signals of the channels are sent alternately serially. In FIG. 3, 11 is a shift register circuit to which a digital signal in offset binary representation is serially input, 12 is a shift register circuit to which the output of the shift register circuit 11 is input, and 13 is the shift register circuit 1.
Shift register circuit with the output of 2 as input, 14
1 is a selector circuit that selects and outputs the output of the adder 20 and the output of the shift register circuit 13, which will be described later.
5 is a shift register circuit which takes the output of the selector circuit 14 as an input, and 16 is a selector which takes the parallel output of the shift register circuit 15 as an input and selects whether to leave the input as is or shift it to the 1-bit LSB side and output it in parallel. 17 is a latch circuit that latches the parallel output of the selector circuit 16, 18 is a shift register circuit that inputs the output of the latch circuit 17 in parallel, and 19 is a circuit that selects and outputs the serial outputs of the shift register circuit 11 and shift register circuit 18. 20 is a full adder that adds the serial outputs of selector circuit 19 and shift register circuit 18; 21 is a selector circuit that adds the serial outputs of selector circuit 19 and shift register circuit 18; 14,1
This is an error determination circuit that outputs a signal for switching the outputs of 6 and 19.
次にこの実施例の動作を説明する。なお、説明
の便宜上、シフトレジスタ回路１１，１２，１
３，１５，１８に貯えられている内容をそれぞれ
Ｌ３，Ｒ２，Ｌ２，Ｒ１，Ｌ１とし、それらの出
力をそれぞれl3，r2，l2，r1，l1とする。 Next, the operation of this embodiment will be explained. For convenience of explanation, shift register circuits 11, 12, 1
Let the contents stored in 3, 15, and 18 be L3, R2, L2, R1, and L1, respectively, and let their outputs be l 3 , r 2 , l 2 , r 1 , and l 1, respectively.
今、Ｌ２が正しい時、誤り判定回路２１はセレ
クタ回路１４がl2を選択する様に信号を出し、シ
フトレジスタ回路１５にはl2の内容が入り、それ
がパラレルに出力される。このと時、セレクタ回
路１６はシフトレジスタ回路１５のパラレル出力
をそのまま通し、ラツチ回路１７にl2の内容がラ
ツチされ、それがこの符号誤り補償装置の出力と
なる。つまり、正しい信号Ｌ２が直接出力され
る。また、この出力は、シフトレジスタ回路１８
に次のシフトパルスが送られてくる直前にパラレ
ルロードされる。次にＬ３が正しくＬ２が誤まつ
ている場合は、誤り判定回路２１はセレクタ回路
１９がシフトレジスタ回路１１の出力を選択出力
する様に信号を出し、さらにセレクタ回路１４が
加算器２０の出力l3＋l1を選択する様に信号を出
し、シフトレジスタ回路１５には、l3＋l1の内容
が入り、それらがパラレルに出力される。この
時、セレクタ回路１６はシフトレジスタ回路１５
のパラレル出力をLSB側に１ビツトずらせて出
力する様に誤り判定回路２１から信号が送られ
る。従つて、ラツチ回路１７には（l3＋l1）／２
の出力がラツチされ、それがこの符号誤り補償装
置の出力となる。つまり平均値補間が行なわれた
事になる。この出力は次のシフトパルスが送られ
る直前に、シフトレジスタ回路１８にパラレル入
力される。 Now, when L2 is correct, the error determination circuit 21 issues a signal for the selector circuit 14 to select l2 , and the contents of l2 are input to the shift register circuit 15 and output in parallel. At this time, the selector circuit 16 passes the parallel output of the shift register circuit 15 as it is, and the contents of l2 are latched in the latch circuit 17, which becomes the output of this code error compensator. In other words, the correct signal L2 is directly output. In addition, this output is transmitted to the shift register circuit 18.
is loaded in parallel just before the next shift pulse is sent. Next, if L3 is correct and L2 is incorrect, the error determination circuit 21 outputs a signal so that the selector circuit 19 selects and outputs the output of the shift register circuit 11, and furthermore, the selector circuit 14 outputs the output l of the adder 20. A signal is issued to select l 3 + l 1 , and the contents of l 3 + l 1 are input to the shift register circuit 15 and output in parallel. At this time, the selector circuit 16 is connected to the shift register circuit 15.
A signal is sent from the error determination circuit 21 to shift the parallel output of 1 bit to the LSB side and output it. Therefore, the latch circuit 17 has (l 3 +l 1 )/2
The output of is latched and becomes the output of this code error compensator. In other words, average value interpolation has been performed. This output is input in parallel to the shift register circuit 18 immediately before the next shift pulse is sent.
次に、Ｌ３，Ｌ２共に誤つている場合は、誤り
判定回路２１は、セレクタ回路１９がシフトレジ
スタ回路１８の出力l1を選択して出力する様に信
号を送り、さらにセレクタ回路１４が加算器２０
の出力l1＋l1を選択して出力する様に信号を送る。
以下はＬ２のみが誤まつている場合と同様で、セ
レクタ回路１６によりLSB側に11ビツトシフト
した出力（l1＋l1）／２がラツチ回路１７にラツ
チされ、それが出力される事により前置保持が行
なわれる。 Next, if both L3 and L2 are incorrect, the error determination circuit 21 sends a signal so that the selector circuit 19 selects and outputs the output l1 of the shift register circuit 18, and furthermore, the selector circuit 14 sends a signal to the adder circuit 18. 20
Send a signal to select and output the output l 1 + l 1 .
The following is the same as when only L2 is incorrectly assigned, and the output (l 1 + l 1 )/2 shifted by 11 bits to the LSB side by the selector circuit 16 is latched by the latch circuit 17, and by outputting it, the prefix is Retention takes place.
発明の効果
この様に本発明では、従来例の様にクロツクラ
インにゲート回路が入る事が無い為、シフトパル
ス間の遅延がなく、従つて安定してデジタル信号
が伝送できる為、回路を大規模集積回路に組み込
んでも、システムが安定に動作するという、すぐ
れた効果が得られる。Effects of the Invention As described above, in the present invention, unlike the conventional example, a gate circuit is not inserted into the clock line, so there is no delay between shift pulses, and therefore digital signals can be stably transmitted. Even when incorporated into a large-scale integrated circuit, the excellent effect of stable system operation can be obtained.
第１図は従来の符号誤り補償装置のブロツク回
路構成図、第２図ａ，ｂ，ｃは従来の符号誤り補
償装置のデータ受け取りタイミング図、第３図は
本発明の一実施例に係る符号誤り補償装置のブロ
ツク回路構成図である。
１１，１２，１３，１５，１８……シフトレジ
スタ回路、１４，１６，１９……セレクタ回路、
１７……ラツチ回路、２０……加算器、２１……
誤り判定回路。
FIG. 1 is a block circuit configuration diagram of a conventional code error compensation device, FIG. 2 a, b, and c are data reception timing diagrams of the conventional code error compensation device, and FIG. 3 is a code according to an embodiment of the present invention. FIG. 2 is a block circuit configuration diagram of an error compensation device. 11, 12, 13, 15, 18... shift register circuit, 14, 16, 19... selector circuit,
17...Latch circuit, 20...Adder, 21...
Error judgment circuit.
Claims (1)
リ表示の２チヤンネルのデジタル信号が交互に伝
送されシリアル入力する第１のシフトレジスタ回
路と、その第１のシフトレジスタ回路の出力を入
力とする第２のシフトレジスタ回路と、第２のシ
フトレジスタ回路の出力を入力とする第３のシフ
トレジスタ回路と、第３のシフトレジスタ回路の
出力と１ビツトの全加算器の出力を選択して出力
する第１のセレクタ回路と、その第１のセレクタ
回路の出力を入力とする第４のシフトレジスタ回
路と、その第４のシフトレジスタ回路のパラレル
出力と、そのパラレル出力を１ビツト最下位ビツ
ト側にシフトした出力とのどちらか一方を選択し
てパラレル出力する第２のセレクタ回路と、その
第２のセレクタ回路のパラレル出力をラツチする
ラツチ回路と、そのラツチ回路のパラレル出力を
パラレル入力とする第５のシフトレジスタ回路
と、その第５のシフトレジスタ回路のシリアル出
力と前記第１のシフトレジスタ回路のシリアル出
力のどちらか一方を選択して出力する第３のセレ
クタ回路と、前記第３のシフトレジスタ回路の内
容が正しい時のみ、前記第１のセレクタ回路と前
記第２のセレクタ回路のそれぞれが、前記第３の
シフトレジスタ回路の出力および前記第４のシフ
トレジスタ回路のパラレル出力そのままを選択
し、また、前記第１および第３のシフトレジスタ
回路の内容が共に誤つている時は、前記第３のセ
レクタ回路が前記第５のシフトレジスタ回路の出
力を選択する様に制御する誤り判定回路を具備
し、かつ、前記全加算回路は、前記第３のセレク
タ回路の出力と前記第５のシフトレジスタ回路の
出力を全加算するように構成されていることを特
徴とする符号誤り補償装置。1 A first shift register circuit into which two channels of digital signals in offset binary representation with the least significant bit at the beginning are transmitted and serially input, and a second shift register circuit which receives the output of the first shift register circuit as input. a shift register circuit, a third shift register circuit that receives the output of the second shift register circuit, and a first shift register circuit that selects and outputs the output of the third shift register circuit and the output of the 1-bit full adder. a selector circuit, a fourth shift register circuit whose input is the output of the first selector circuit, a parallel output of the fourth shift register circuit, and a parallel output shifted by one bit to the least significant bit side. a second selector circuit that selects one of the outputs and outputs it in parallel; a latch circuit that latches the parallel output of the second selector circuit; and a fifth circuit that uses the parallel output of the latch circuit as a parallel input. a shift register circuit; a third selector circuit that selects and outputs either the serial output of the fifth shift register circuit or the serial output of the first shift register circuit; and the third shift register circuit. Only when the contents of are correct, each of the first selector circuit and the second selector circuit selects the output of the third shift register circuit and the parallel output of the fourth shift register circuit as they are, and , further comprising an error determination circuit that controls the third selector circuit to select the output of the fifth shift register circuit when the contents of the first and third shift register circuits are both incorrect. , and the full adder circuit is configured to fully add the output of the third selector circuit and the output of the fifth shift register circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17941082A JPS5967740A (en) | 1982-10-12 | 1982-10-12 | Code error compensating device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17941082A JPS5967740A (en) | 1982-10-12 | 1982-10-12 | Code error compensating device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5967740A JPS5967740A (en) | 1984-04-17 |
| JPH0412654B2 true JPH0412654B2 (en) | 1992-03-05 |
Family
ID=16065373
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17941082A Granted JPS5967740A (en) | 1982-10-12 | 1982-10-12 | Code error compensating device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5967740A (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR950002672B1 (en) * | 1992-04-11 | 1995-03-24 | 삼성전자주식회사 | Voice data interpolation circuit |
| WO2018194616A1 (en) * | 2017-04-20 | 2018-10-25 | Hewlett-Packard Development Company, L.P. | Calibrating communication lines |
-
1982
- 1982-10-12 JP JP17941082A patent/JPS5967740A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5967740A (en) | 1984-04-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4734768A (en) | Method for transmitting differential pulse code modulation (DPCM) values | |
| US6049903A (en) | Digital data error detection and correction system | |
| GB2045036A (en) | Digital signal transmission apparatus | |
| JPH046289B2 (en) | ||
| US4325053A (en) | Method and a circuit for decoding a C.M.I. encoded binary signal | |
| US4481648A (en) | Method and system for producing a synchronous signal from _cyclic-redundancy-coded digital data blocks | |
| JPH0412654B2 (en) | ||
| EP0448045B1 (en) | System for suppressing spread of error generated in differential coding | |
| US5265105A (en) | Decoding circuit for inhibiting error propagation | |
| US7170431B2 (en) | Data transmitting circuit and method based on differential value data encoding | |
| US5463714A (en) | Sound data interpolating circuit | |
| JPH01302946A (en) | Code violation detection circuit | |
| JPS61292434A (en) | Buffer memory | |
| CA1250035A (en) | Split-memory echo canceller | |
| JPH07264176A (en) | Frame number addition system and signal transmitter | |
| US4731820A (en) | Data transmission system of key telephone system | |
| JPS61126670A (en) | Digital code error correcting device | |
| JP2600581B2 (en) | Code synchronization circuit | |
| JP3058997B2 (en) | Unipolar / Bipolar converter | |
| CA1283726C (en) | Switching arrangement with automatic data alignment over a + 3.5-bit range | |
| JP2004516744A (en) | Information processing system | |
| CA1250036A (en) | Oversampling echo canceller | |
| JPS61159841A (en) | Clock synchronizing system | |
| JPS629400A (en) | Interpolation circuit | |
| JPS58151752A (en) | Synchronizing system of multi-mode code |