JPS5967740A - Code error compensating device - Google Patents
Code error compensating deviceInfo
- Publication number
- JPS5967740A JPS5967740A JP17941082A JP17941082A JPS5967740A JP S5967740 A JPS5967740 A JP S5967740A JP 17941082 A JP17941082 A JP 17941082A JP 17941082 A JP17941082 A JP 17941082A JP S5967740 A JPS5967740 A JP S5967740A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- outputs
- selector
- shift register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B14/00—Transmission systems not characterised by the medium used for transmission
- H04B14/02—Transmission systems not characterised by the medium used for transmission characterised by the use of pulse modulation
- H04B14/04—Transmission systems not characterised by the medium used for transmission characterised by the use of pulse modulation using pulse code modulation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Error Detection And Correction (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明t−1、例えd、デジタル・オーディオ製画にお
けるブジタル化した音響信号伝送十の符号誤り袖イ゛1
1装置′に1″eζ1シIJ−るものである。Detailed Description of the Invention Industrial Field of Application The present invention t-1, e.g. d, Digitalized audio signal transmission in digital audio production Ten code error sleeves I
There are 1"eζ1 series in one device.
ブ′ジタル・オーr’イオの音響信号伝送でdl、いか
なるt]¥FJ4りが!トしでも、そり、を言j11F
するが。dl, any t]¥FJ4 riga in the audio signal transmission of the digital au r'io! Even if you say sled, j11F
I do.
あるいシ」、訂11不11「の場合に。−1: 、 F
IT生され/こFfl響信弓に、1吻感に感するような
4イ1音を発牛させてit、在らない1.その為に杓は
誤り補償が施される。-1: , F
IT student/Ffl Hibiki Shinkyu makes a 4-1 sound that feels like a 1st sound, and it's a 1st that doesn't exist. For this reason, the scoop is compensated for errors.
=一般の高響イ菖号をデジタル化した信号で1rJ1、
連続しん(′、′1″3本点間の値本州間が強いといっ
た1/1゛質をも1〕為、ある櫻二木魚の砧が欠落した
り、誤斗っだ用台、そのMfI後の標本点の植の゛[′
均飴′?r・用いたり、あるいQ」1、f)fllの(
ぬ1“木魚の値をその′−1ニー1保4’−)する補イ
”FT &:I有効であり、−般によく用いられでいる
7+ +5’J者を乎均値補間、後者を前値保持という
、7従来例の構成と−その問題点
以下に第1図を参照して従来の符号誤り補償装置の1例
を説明する。1 (l−j、オノセノトバイナ1,1
fi示のゾジタル信弓を最−FT)ンビソト(以下、L
SBと称す)からシリアルに入力するシフトレジスタ回
路、2は上記シフトレジスタ回路1.7)出力を入力と
する/フトレジスタ回路、3d、シフトレジスタ回路2
の出力と加算器5の出力を選J1<シて出7りするセレ
クタ回路、4はト記セレクタji’:il路5の出力を
入力とするシフトレジスタ回路、6は1−記/フトレジ
スタ回路1の出力と十記7フトレジスタ回路4の出力を
選択1.て出力するセし・フタ回路、5は上記セレクタ
回路6の出力と−1−記/ノドレジスタ回路4の出力を
全加算する加算器、7は/フトレジスタ回路1.シフト
レジスタ回路2に貯えられているデジタル信号の1TE
8呉により、1−記し/こ2つのセレクタ回路3と6の
出力を切り換える信号を出力し、寸/こ、その時に行な
われ6前1i/7保1,1あるいは・17均仙補間操作
における加勢結果を1/、−ニーる為にデジタルイー号
を1ビット余分にシフi・するパルスを発牛させる誤り
判定回路である1、8ニ1.1−記しだ/フトレジスタ
回路1,2.3の内容を/ントするソフトクロックパル
スと誤り刊)ii回路7より出力される1ビット余分に
/フト竺せるパルスを入力と[7、シフトレジスタ回路
4に入力するオアゲ−1・回路である。= 1rJ1 with the digitized signal of the general Kokyo Isho,
Because of the continuous line (', '1'' value between 3 points and the quality of 1/1, such as the strong Honshu line), the Kinuta of a certain Sakuraji Mokugyo may be missing, or the MfI may be missing.゛[′
Unicorn candy'? Use r, or Q'1, f) fll's (
1 "Complement the value of Mokugyo by its '-1 Knee 1 Ho 4'-)" FT &:I is valid and commonly used -7+ +5'J is average value interpolation, the latter The structure of seven conventional examples in which the previous value is held and the problems thereof Below, an example of a conventional code error compensator will be described with reference to FIG. 1 (l-j, Onosenotobina 1,1
The first Zogital Shinkyu shown by fi-FT) Nbisoto (hereinafter referred to as L
Shift register circuit which inputs serially from SB), 2 is the shift register circuit 1.7)/shift register circuit which takes the output as input, 3d, shift register circuit 2
A selector circuit selects the output of the adder 5 and the output of the adder 5, 4 is a shift register circuit whose input is the output of the selector ji':il path 5, and 6 is a 1-/ft register. Select the output of circuit 1 and the output of 7-foot register circuit 4 1. 5 is an adder that completely adds the output of the selector circuit 6 and the output of the -1- mark / throat register circuit 4; 7 is a /ft register circuit 1. 1TE of digital signals stored in shift register circuit 2
8. 8. Outputs a signal to switch the outputs of the two selector circuits 3 and 6. 1, 8 is an error judgment circuit that generates a pulse that shifts the digital E signal by 1 bit in order to increase the addition result by 1/, -. Input the soft clock pulse that outputs the contents of .3 and the pulse that outputs the 1 bit extra bit output from circuit 7 and [7. be.
以1−の様に構成された従来のt!J−づ誤り補(1装
置につしz−(、その動作を以下に説明する。ここで、
説明の便宜1、ンフトレジスタ回#l、2.4に「jブ
ーらir、ている内容をそれぞれA、B、C,::し、
7、−’)、それら、の出力をそれぞIq−a、b、c
(!l:する。The conventional t! configured as shown in 1- below. J-Z error correction (1 device Z-(, its operation will be explained below. Here,
For the convenience of explanation 1, in ft register #l, 2.4, the contents of ``jbo et ir'' are respectively A, B, C, ::,
7, -'), and their outputs as Iq-a, b, and c, respectively.
(!l: Do.
今、内容Bが11ニジい時幻1、誤り判定回路7は、セ
レクタ回路3がbを選択する様に信−づを出し、7ノト
レジスタ回路4にt;1]、bの内容が入り、それ力く
パラレルに出力される1、寸だ、内容Bが誤り、内容A
カ11−[、イ時if、誤りUll >? l+il
K 7 iJ’、 −L l/ フタ回路6がdを選
IR出カし2、さらV(セレクタ回路3が加’r’):
’t!:’r 5の出力arcをJ大抵する様に信づ
を出ず。この時、余分なシフトパルスが誤り判定回路7
よりオ′アゲー用・回路4 &′(’l加えられ、/フ
トレジスタ回路4の内容Cにj、1ビツトLsB側にシ
フトさ11る仰(」:す、1窪11(aIo)/2 と
f’i ッテ゛17均f1/1袖間が行なわれる・また
、内容A、B共に11!′i−っCいる場合r」1、誤
り判定回路7はセレクタ回路6がCを選択出力し、さら
にセレクタ回路3が加算器6の出力CTCを選択u−1
力する様に信号を出す。この時、余分なシフトパルスが
誤り判定回路7よりオアゲート回路4に加えl’) i
%、シフトレジスタ回路4の内容Cはトジにされ、(C
−トC)7/′2=Cとなり、前置保持が行なわ力る。Now, when the content B is 11, the error judgment circuit 7 sends a signal so that the selector circuit 3 selects b, and the content of t;1], b enters the 7 note register circuit 4. 1 is output in parallel, content B is incorrect, content A
F11-[, if, error Ull>? l+il
K 7 iJ', -L l/ Lid circuit 6 selects d, IR output 2, further V (selector circuit 3 adds 'r'):
't! :'r I don't trust the output arc of 5 as I usually do. At this time, the extra shift pulse is detected by the error judgment circuit 7.
For games, circuit 4 &'('l is added to the content C of /ft register circuit 4, and j is shifted to the LsB side by 1 bit. and f'i t゛17 uniform f1/1 somoma is performed. Also, if both contents A and B are 11!'i-cC, then the error judgment circuit 7 selects C and outputs the selector circuit 6. Then, the selector circuit 3 selects the output CTC of the adder 6 u-1
Give a signal to force. At this time, an extra shift pulse is added from the error judgment circuit 7 to the OR gate circuit 4 l') i
%, the contents C of the shift register circuit 4 are toggled, and (C
-C)7/'2=C, and pre-holding is performed.
しかし、この従来の装置U:通常のTTL等の11規模
集積回路で構成した場合は問題なく動作J−るが、さら
に集積化する為に大規模集積回路eこ紐−ノ、込んだ場
合、シフトレジスタ回路1.2.4のタロツクラインに
オアゲート回路8が入っている/−1そこでのクロシン
の遅延により誤動作するuJ’能件があり、ンステムの
安定性を欠くとい・う請人なt4!J4]をイJしてい
た。これを史しく訂しく説明すると、一般にオアゲート
回路8により、ノフトパルスQ」:シフトレジスタ回路
4側の力が7フト[/ラスタ11)j路2側より遅れる
。この;l”N t’lが無い場合口、ブタは第2図(
b)に示すように正常にシフルジスタ内を移動するが、
ンフトレジスタ41IIII4Q)/フトバルスがiI
?れると、シフトレジスタ回路2と4でrll、1発目
の/フトパルスの位相差の為、第2図(C)に;Jテず
」二う(t?77フトレジスタ回路4がブ″−タをラッ
チする前に、/フトレジスタ回路2は次のデータを出力
し−7し1う3、つ井り、シフトレジスタ回路4 il
) 7フトレジスタ1司路2のデータの最初の1ビット
を欠落して受けとるという問題があった。なお、第21
jXi(a)に」匿り出(77フトクロノクと送り出し
データを示す。However, this conventional device U: When configured with 11-scale integrated circuits such as normal TTL, it operates without problems, but when large-scale integrated circuits are included for further integration, The OR gate circuit 8 is included in the taro clock line of the shift register circuit 1.2.4/-1 There is a possibility that uJ' may malfunction due to the delay of the crossin there, and it is said that the system lacks stability. J4]. To explain this in detail, in general, the OR gate circuit 8 causes the force on the shift register circuit 4 side to lag behind the noft pulse Q': shift register circuit 4 side by 7 feet [/raster 11) j path 2 side. If there is no ;l"N t'l, the mouth, the pig is
As shown in b), it moves normally within the sifrugister, but
ft register 41III 4Q)/ftbalus is iI
? When the shift register circuits 2 and 4 are rll, due to the phase difference between the first /ft pulse, the Before latching the data, the /shift register circuit 2 outputs the following data:
) There was a problem in that the first bit of the data in the 7-foot register 1 route 2 was received without being received. In addition, the 21st
jXi(a) shows the hidden data (77 foot clocks and sending data).
発明の目的
本発明は、l:;zlsのr)泊来例の問題をブγr決
し、かつ、人j、I1. (”、’j集枯回路に絹み込
んだ場合にも安定に動作するfj+シ;誤り補fll装
置を1〃供せん、Jニーするものである1゜
究明のイ1)11成
本発明シす、゛1ジタル2葡信けを7リアル入力する第
1のノフトレジスタ1i−1路と、その第1のシフト1
/ジスタlr、l路の出力を入力とする第2のシフトレ
ジスク回路と、第2のソフトレジスタ回路の出力る一人
力七する第3の77トレジスタ回路と、第3の7フトレ
ンスタ回路の出力と1ピットの全加算器の出力を選択し
て出力する第1のセレクタ回路と、その第1のセレクタ
回路の出力を入力とする第4のシフトレジスタ回路と、
その第4のソフトレジスタ回路のパラレル出力と、そツ
ハラレル出力を1ビツト最下位ビット側にシフトした出
力とのどちらか一方を選択してパラレルfj:f力する
第2のセレクタ回路と、その第2のセレクタ回路のパラ
レル出力をラッチするラッチ回路と、そのラッチ回路の
パラレル出力をパラレル入力とする第6のシフトレジス
タ回路と、その第6のシフトレジスタ回路の7リアル出
力と前記第1のノットレジスタ回路のシリアル出力のど
ちらか一方を選択して出力する第3のセレクタ1m路と
、@記第1と第3の/フトレジスタ回路に貯えられてい
るデジタル信号の正誤により、前記第1.;lr!2.
第3のセレクタ回路の出力を制御する誤り’I!Il定
回路を・具備し、かつ前記全卵豹回路←41、前記第3
のセレクタ回路の出力と前記第5の/フトレジスタ回路
の出力を全加算するように構成したものである。OBJECTS OF THE INVENTION The present invention solves the problems of l:; (1) The system of the present invention with 11 components゛The first noft register 1i-1 to which 7 real inputs of 1 digital signal are input, and its first shift 1
A second shift resistor circuit inputs the output of the / register lr, l path, a third 77 register circuit that outputs the output of the second soft register circuit, and an output of the third 7 register circuit. a first selector circuit that selects and outputs the output of the pit full adder; a fourth shift register circuit that receives the output of the first selector circuit;
A second selector circuit selects either the parallel output of the fourth soft register circuit or the output obtained by shifting the parallel output by one bit to the least significant bit side and outputs the parallel fj:f; a latch circuit that latches the parallel output of the second selector circuit; a sixth shift register circuit that uses the parallel output of the latch circuit as a parallel input; and the seventh real output of the sixth shift register circuit and the first knot. The third selector 1m selects and outputs either one of the serial outputs of the register circuit, and the correctness of the digital signals stored in the first and third register circuits determines whether the first... ;lr! 2.
Error in controlling the output of the third selector circuit 'I! Il constant circuit, and the whole egg leopard circuit←41, the third
The output of the selector circuit and the output of the fifth /ft register circuit are completely added together.
実施例の説明
以下 A(?;明の実施例について第3図を参照し7て
説明する4、なお、この例幻、左(L)と右(R)の2
チーヤンネルのデジタル43号が交互にシリアルに送ら
れてくる場合であるっp(r、3図において、11はオ
フセットバイナリ表示のデジタル信号が7リアAに入力
するシフトレジスタ回路、12は手記ノットレジスタ回
路11の出力を入力とするソフトレジスタ回路、13
*rI:Mr: シフ t−し)スタlr−i1M、1
4幻、後、lホの加脚器20の出方とシフトレジスタ回
路13の出力を選1ノくしで出力するセレクタ回路、1
5f、Iセレクタ回路14の出力を入カッごノーる/ス
トレジスタl111路、16r、I、ソフトレジスタ回
路16のパラレル出力を人力とし、入力をその寸斗が、
あるいt、1.1ピノl−L S B fllllにシ
フトするかを選」ノでしてパラレル出力するセレクタ回
路、17はセレクタ回路16のパラレル出力をラッチす
るラッチ回路、18t/;l、ラッチ回路17の出力を
パラレル入力する7′フトレジスタ回路、19幻:シフ
トレジスタ回路11と/フトレジスタ回路180/す]
“ル出カを’aU j7< Lで1.1カ−ノるセレク
タ回路、20dセレクタ回路19とシフトレジスタ回路
18のノリアル出力を加装する全卵装器、21 i、J
、シフI・レジスタ1ijJ路11,12.13に貯え
られているイ菖Uの正誤まり、上記した3つのセレクタ
回路14,1ら。Explanation of Examples Below A(?; Bright Example will be explained with reference to Figure 3.
This is a case where the digital number 43 of the channel channel is sent serially alternately (r, In Figure 3, 11 is a shift register circuit where the digital signal in offset binary display is input to 7 rear A, and 12 is a note not register. a soft register circuit that receives the output of the circuit 11; 13;
*rI:Mr: Shifu t-shi) star lr-i1M, 1
4. A selector circuit that selects and outputs the output of the adder 20 and the output of the shift register circuit 13 in the rear and l ho, 1
5f, I input the output of the selector circuit 14, input the output of the register/store register l111, 16r, I, the parallel output of the soft register circuit 16 manually, and input the output as follows:
17 is a latch circuit that latches the parallel output of the selector circuit 16; 18t/;l; 7' shift register circuit that inputs the output of the latch circuit 17 in parallel;
21 i, J
, the correctness or incorrectness of the I/U stored in the shift I/J registers 11, 12, 13, and the above-mentioned three selector circuits 14, 1, etc.
19の出力を切り換える信−を出力する誤り判定回路で
ある。This is an error determination circuit that outputs a signal for switching the output of No. 19.
次にこの実施例の動作を説明する。なお、説明の便宜−
」二、ソフトレジスタ回路11.12,13゜1ら、1
8に貯えられている内乳をそれぞれ第3゜R2、第2
、R1、Llとし、そわ、らの出力をそノ1矛ノLe3
+ ”21 G t rll 61 と′ノーる0
今、第2が市しい時、誤り判定回路21t]−ヒレクタ
回路14がR2’r:選択する様に信シラを出し、/フ
トレジスク回路15にQ」、R2の内耳か入り、そノ1
かハラ1/ルに出力さノする1、このII;’j、−1
ζレクク回路16(l−4、ソフトレジスタ回路15の
パラレル出力をその1才、1nシ、ラップ−回路17に
R2の内耳がラッテされ、そ71.がこの♀!]>−j
l誤り補償装置の出力となる0、つ1す、市しい(i’
r ′r)第2i−)的J多出力される。甘だ、この出
力t、11,7フルジスタ回路18に次の7ノ!・パル
スが送られてくる直前にパラレル01・゛される10次
にL3がIJ二しくL2が誤1゜ている場合にJl、誤
り判定回路21はセレクタ回路19がシ7トレジスク回
路11の出力を選択出力づる様に信>3−を出し、さら
にセレクタ回路14が加N’l I”r 2 oの出力
e3+11を選択する様に信号を出し、/ントレジスタ
回路15には、e3−’−elの内容が入り、そねがパ
ラレルに出方される。この11)゛、にレクク1j」1
路16m、/フトレジスタI7]1路15のパラレル出
力をL S B f+!+1に1ビツトずらぜて出力す
る様に誤り判定回路21がら信号が送らILる。Next, the operation of this embodiment will be explained. For convenience of explanation -
'2, Soft register circuit 11, 12, 13゜1 et al., 1
The internal milk stored in 8 is transferred to the 3rd degree R2 and the second
, R1, Ll, and the output of Sowa, et al. is Le3.
+ ”21 G t rll 61 and 'nor 0
Now, when the second one is available, the error judgment circuit 21t]-heritor circuit 14 outputs a signal to select R2'r, and the /ftresk circuit 15 receives Q'', which enters the inner ear of R2, part 1.
1, this II;'j, -1
ζ rectifier circuit 16 (l-4, the parallel output of the soft register circuit 15 is connected to the inner ear of R2 to the wrap circuit 17, and the inner ear of R2 is latched to the wrap circuit 17, and the parallel output of the soft register circuit 15 is this ♀!]>-j
The output of the error compensator is 0, 1, and market (i'
r'r) 2nd i-) J multiple outputs. Too bad, this output t, 11,7 full register circuit 18, the next 7 nodes!・Just before the pulse is sent, the parallel 01. A signal>3- is output so that the selector circuit 14 selects the output e3+11 of the addition N'l I"r 2 o, and a signal is outputted to the register circuit 15, e3-' The contents of -el are entered and the contents are displayed in parallel.
path 16m, /ft register I7] L S B f+! A signal is sent from the error determination circuit 21 so that the output is shifted by one bit to +1 (IL).
frY、)−(、ニア 、/ テ回路17Kk1. I
C31el)/2 ノ出ノJがラッチさノ1、それが
この省力誤り補償装置1′σの出力となる1、っ」、リ
ー゛1′均f直補間が行なゎ71だ!]tになる。Iこ
の出力t」次のシフトパルスがへうれる面前t/(二、
ンノトレジスタl’:’回路18にパラレル人力される
。frY, )-(, near,/te circuit 17Kk1.I
C31el)/2 The output J is the latch, which becomes the output of this labor-saving error compensator 1'σ, 1', and linear 1' equal f direct interpolation is performed.71! ] becomes t. IThis output t'' is before the next shift pulse t/(2,
The register l':' is input to the circuit 18 in parallel.
次に、L3.L2共(/C6g4 ッテいルJ 合k1
.’、誤すf+J′、J玉回路21i、11、セレクタ
回路19が7フトレジスタ回路18の出力e1 を選
択して出力する様ケ(信号を送り、さらにセレクタ回路
14が加η器20の出力a1+g1を選択しで出力する
様に(i号を送る。以下ばL2のみが誤捷−)ている場
合と同様で、セレクタ回路16によりLSB側に1ビノ
トノフトした出力(61+n1 )/2 カフ ノチC
(i路17pcラッテされ、それが出力される事により
前置保1’−? /”行なわれる。Next, L3. Both L2 (/C6g4
.. ', wrong f+J', J ball circuit 21i, 11, selector circuit 19 selects and outputs output e1 of 7-foot register circuit 18 (signal is sent, and selector circuit 14 outputs output from adder 20) This is the same as when a1+g1 is selected and output (send the i number. In the following, only L2 is incorrect), and the selector circuit 16 shifts the output by 1 bit to the LSB side (61+n1)/2 cuff notch C
(i path 17pc is latched, and by outputting it, prefix 1'-?/'' is performed.
発明の効果
この様に本発明では、従来例の様にクロノクラインにゲ
ート回路が入る事が無い為、シフトパルス間の遅延がな
く、従−ンて安定してデジタル4;;号が伝送できる為
、1[′1回路を大規模集積回路に組み込んでも、シス
テムが安定に動作するという、すぐれた効果が得られる
。Effects of the Invention As described above, in the present invention, unlike the conventional example, a gate circuit is not included in the chronocline, so there is no delay between shift pulses, and digital 4 signals can be transmitted stably. Therefore, even if the 1['1 circuit is incorporated into a large-scale integrated circuit, the excellent effect that the system operates stably can be obtained.
第1図は従来の揃号誤り補fA装置のグロック回路構成
図、第2図ta)、 (b) 、 (c)に]、従来の
2′1弓n!4り補償装置のデータ受は取りタイミング
図、第3図kl+、本発明の一実施例に係る符は誤り補
償装置1イ1のブr:Iツク回路構成図である。。
3
11 .12,13,16.18・・・・・・7フトレ
ジX り回路、14,16.19・・・・・(乙しクク
回路、17・・・・ラップ−回路、2o・・・・・・加
9器、21・・・・・2;呉り’rll ’t:L回路
1、FIG. 1 is a block diagram of a conventional co-sign error correction fA device, and FIG. 2 shows the conventional 2'1 bow n! FIG. 3 is a timing diagram of the data reception of the error compensation device 1-1, and FIG. . 3 11. 12, 13, 16.18...7 foot register X circuit, 14, 16.19...・Additional 9 devices, 21...2; Kure'rll 't: L circuit 1,
Claims (3)
7ノトレジスタ回路と、その第1のンフトレシシスタ回
路の出力を・入力とする第2のシフトレジスタ回路と、
第2のンフトレジスタ回路の出力を入力とする第3の7
ノトレジスタII)]路と、第3の/アトレジスタ11
j1路の出力と1ビツトの全卵9器の出力を選択して出
力する第1のセレクタ回路と、その第1の−[てレクタ
回路の出力を入力とする第4の7ントレジスタ回路と、
その第4のシフトレジスタ回路の)ξラレル出力と、そ
のパラレル出力を1ビットJ1μ丁位ビア 1− (t
illにシフトシた出力とのどちらか一力を選択し、−
1パラレル出力する第2のセレクタ回路と、−その第2
のセレクタ回路のパラレル出力を・ラップ−4−るラッ
チ回路と、そのラッチ1111路の・くラレル出力4゛
パラレル入力とする第5の/)1’ ” /−スタ回路
と、−その第6の77トレジスタ回路のシリアル出力と
前記第1のシフトレジスタ回路のシリアル出力のどぢら
か一方を選」1テして出力する第3のセレクタ回路と、
Mf、+記第1と第3の7フトレジスタ回路に貯えられ
ているデ、゛タル信几の正誤により、前記第1.第2.
第3のセレクタ回路の出力を制御する誤り判定回路を隈
−備し、かつ、前記全加算回路は、前記第3のセレクタ
回路の出力と前記第6のシフトレジスタ回路の出力を全
加算するように構成されていることを特徴と−する91
号誤り補償装置。(1) A first 7-note register circuit that serially inputs a digital binary signal, and a second shift register circuit that receives the output of the first register circuit as an input;
A third circuit whose input is the output of the second shift register circuit.
notregister II)] path and the third /atregister 11
a first selector circuit that selects and outputs the output of the j1 path and the output of the 1-bit whole egg 9, and a fourth 7-nt register circuit that receives the output of the first -[ selector circuit as an input. ,
) ξ parallel output of the fourth shift register circuit and its parallel output are connected to the 1-bit J1μ position via 1- (t
Select one of the outputs shifted to ill, and -
a second selector circuit that outputs one parallel output;
a latch circuit that wraps the parallel output of the selector circuit of 4, a fifth /)1''' / star circuit that uses the parallel output of the latch 1111 as a parallel input; a third selector circuit that selects and outputs either the serial output of the 77 register circuit or the serial output of the first shift register circuit;
Mf, depending on the correctness of the digital signals stored in the first and third 7-foot register circuits, the first. Second.
An error determination circuit for controlling the output of the third selector circuit is provided, and the full adder circuit is configured to fully add the output of the third selector circuit and the output of the sixth shift register circuit. 91 characterized by being configured in
signal error compensation device.
力、とし、それを7リアル入力し7て、誤り拍fti出
力苓パラレル出力することを特徴とするQ!J’ n’
:請求の範囲第(1)Ji−1記11あの91号誤り補
償装置。(2) The digital signal input is an offset input, and the Q! J'n'
: Claim No. (1) Ji-1, Section 11, No. 91 error compensation device.
1均袖間4その信号の誤り状態に応じて行なうより・に
し、その操作中の信号値を1・6倍する1艷“4作を1
ヒツト最士位ビット(flllに/ントして行なうこと
を4゛・徴とノーる特許請求の範囲第(1)項記載の符
号誤’r jFf;i ff″1装置、(3) As error compensation 2, previous U6 protection 4';'+ and 1
1 uniform length 4 The signal value during operation is multiplied by 1.6 depending on the error state of the signal.
The sign error 'r jFf;
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17941082A JPS5967740A (en) | 1982-10-12 | 1982-10-12 | Code error compensating device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17941082A JPS5967740A (en) | 1982-10-12 | 1982-10-12 | Code error compensating device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5967740A true JPS5967740A (en) | 1984-04-17 |
JPH0412654B2 JPH0412654B2 (en) | 1992-03-05 |
Family
ID=16065373
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17941082A Granted JPS5967740A (en) | 1982-10-12 | 1982-10-12 | Code error compensating device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5967740A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0660562A (en) * | 1992-04-11 | 1994-03-04 | Samsung Electron Co Ltd | Audio data interpolation circuit |
WO2018194616A1 (en) * | 2017-04-20 | 2018-10-25 | Hewlett-Packard Development Company, L.P. | Calibrating communication lines |
-
1982
- 1982-10-12 JP JP17941082A patent/JPS5967740A/en active Granted
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0660562A (en) * | 1992-04-11 | 1994-03-04 | Samsung Electron Co Ltd | Audio data interpolation circuit |
WO2018194616A1 (en) * | 2017-04-20 | 2018-10-25 | Hewlett-Packard Development Company, L.P. | Calibrating communication lines |
US10853004B2 (en) | 2017-04-20 | 2020-12-01 | Hewlett-Packard Development Company, L.P. | Calibrating communication lines |
Also Published As
Publication number | Publication date |
---|---|
JPH0412654B2 (en) | 1992-03-05 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US20080184095A1 (en) | Double-pumped/quad-pumped variation mechanism for source synchronous strobe lockout | |
EP0497622B1 (en) | Booth's Multiplying system performing A+/- X.Y | |
NO140648B (en) | DIRECTIVE CONNECTOR. | |
JPH08265224A (en) | Echo canceller | |
JPS5967740A (en) | Code error compensating device | |
KR890702347A (en) | Echo canceller | |
US5854800A (en) | Method and apparatus for a high speed cyclical redundancy check system | |
US6138264A (en) | Syndrome calculation circuit | |
US8832535B1 (en) | Word-serial cyclic code encoder | |
US6138132A (en) | High speed ROM-based nyquist fir filter | |
US6370663B1 (en) | Semiconductor integrated circuit | |
JPH07212400A (en) | Optical communication device | |
KR960002392B1 (en) | Transversal filter | |
JPS58129855A (en) | Deciding circuit for pulse pattern normalcy | |
JPS6037667B2 (en) | phase jump detector | |
JP2591230B2 (en) | Data decoding device | |
US7440494B2 (en) | Method and system of bidirectional data transmission and reception | |
US20090265406A1 (en) | Decision feedback equalizer having parallel processing architecture | |
JPH0721124A (en) | Synchronous serial information receiver | |
SU1432781A1 (en) | Decoding device | |
JPS58201442A (en) | Loop timing system | |
JP3497691B2 (en) | Transmitter / receiver circuit | |
JP2591164B2 (en) | Parity operation circuit | |
SU1635193A1 (en) | Device for computations in the galois gf(2) field | |
SU1049917A1 (en) | Computing device for generating message route |