JPH0411763A - Bicmos integrated circuit device - Google Patents
Bicmos integrated circuit deviceInfo
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は相補型ＭＯＳ）ランジスタとバイポーラトラン
ジスタとが混載されたＢ ｉ ＣＭＯ８集積回路装置に
関し、特にＬＤＤ構造の相補型ＭＯＳトランジスタを有
するＢｉＣＭＯＳ集積回路装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Industrial Field of Application] The present invention relates to a BiCMOS integrated circuit device in which complementary MOS transistors and bipolar transistors are mixed, and in particular to a BiCMOS integrated circuit device having complementary MOS transistors of an LDD structure. Related to circuit devices.
［従来の技術］
第３図は従来のＢｉＣＭＯ５集積回路装置を示す断面図
である。[Prior Art] FIG. 3 is a sectional view showing a conventional BiCMO5 integrated circuit device.
Ｐ型シリコン基板１の表面には、ＮＰＮバイポーラトラ
ンジスタ部にＮ′″型埋込層２とその上層のＮ型エピタ
キシャル層（以下、エビ層という）４とが形成され、Ｐ
チャネルＭＯ８ＦＥＴ部にはＮ３型埋込層２とその上層
のＮウェル６とが形成され、ＮチャネルＭＯ８ＦＥＴ部
にはＰ“型埋込層３とその上履のＰウェル５とが形成さ
れている。On the surface of the P-type silicon substrate 1, an N'''-type buried layer 2 and an N-type epitaxial layer (hereinafter referred to as a shrimp layer) 4 are formed in the NPN bipolar transistor section.
In the channel MO8FET part, an N3 type buried layer 2 and an N well 6 above it are formed, and in the N channel MO8FET part, a P" type buried layer 3 and a P well 5 above it are formed. .
また、これらの各素子形成部を分離するための分離領域
には、Ｐ型チャネルストッパー７と、フィールド酸化膜
８が形成されている。そして、各ＭＯＳＦＥＴ部にはゲ
ート酸化膜９とゲート電極１０が選択的に形成されてい
る。また、ＮチャネルＭＯ３ＦＥＴ部のソース・ドレイ
ン拡散層としては、比較的不純物濃度が低いＮ型拡散層
１３と、比較的不純物濃度が高いＮ＋型不純物拡散層１
６とがＰウェル５内に形成されていて、所謂ＬＤＤ構造
のソース・ドレイン拡散層が形成されている。Further, a P-type channel stopper 7 and a field oxide film 8 are formed in an isolation region for isolating each of these element forming portions. A gate oxide film 9 and a gate electrode 10 are selectively formed in each MOSFET section. In addition, as the source/drain diffusion layers of the N-channel MO3FET section, an N-type diffusion layer 13 with a relatively low impurity concentration and an N+ type impurity diffusion layer 1 with a relatively high impurity concentration are used.
6 are formed in the P well 5, forming source/drain diffusion layers of a so-called LDD structure.
また、ＰチャネルＭＯ８ＦＥＴ部には、同様に、低濃度
のＰ型拡散層１２及び高濃度のＰ１型拡散層１７ａがＮ
ウェル６内に形成されていて、同様にＬＤＤ構造のソー
ス・ドレイン拡散層となっている。Similarly, in the P channel MO8FET section, a low concentration P type diffusion layer 12 and a high concentration P1 type diffusion layer 17a are formed with N.
It is formed in the well 6 and similarly serves as a source/drain diffusion layer of an LDD structure.
一方、ＮＰＮバイポーラトランジスタ部には、真性ベー
ス拡散層１４と、ＰチャネルＭＯＳ Ｆ ＥＴのＰ＋型
拡散層１７ａを形成する工程と同一工程で形成されたベ
ース電極取り出し用の拡散層１７ｂと、層間膜１８を介
して形成されたエミッタポリシリコン（以下、ポリシリ
という）電極２０と、エミッタポリシリ電極２０からヒ
素をＮ型エピ層４の表面に拡散させて形成したエミッタ
拡散層１９とが形成されている。また、コレクタ電極引
き出し領域には Ｎ （″型埋込層２に到達するＮ゛型
のコレクタ引き出し拡散層１１が形成されている。On the other hand, the NPN bipolar transistor section includes an intrinsic base diffusion layer 14, a diffusion layer 17b for taking out the base electrode formed in the same step as the step of forming the P+ type diffusion layer 17a of the P channel MOS FET, and an interlayer film. An emitter polysilicon (hereinafter referred to as polysilicon) electrode 20 formed through the emitter polysilicon electrode 18 and an emitter diffusion layer 19 formed by diffusing arsenic from the emitter polysilicon electrode 20 to the surface of the N-type epitaxial layer 4 are formed. There is. Further, in the collector electrode extraction region, an N'' type collector extraction diffusion layer 11 that reaches the N ('' type buried layer 2) is formed.
そして、全面に形成された層間膜２１上にアルミニウム
電極２２がパターン形成されており、層間膜２１に設け
たコンタクト孔を介してアルミニウム電極２２により各
素子が配線されている。このようにして、ＢｉＣＭＯＳ
集積回路装置が構成されている。Aluminum electrodes 22 are patterned on the interlayer film 21 formed on the entire surface, and each element is wired by the aluminum electrodes 22 through contact holes provided in the interlayer film 21. In this way, BiCMOS
An integrated circuit device is constructed.
［発明が解決しようとする課題］
しかしながら、この従来のＢｉＣＭＯＳ集積回路装置に
おいては、エミッタ拡散層１９と、ベース電極引き出し
拡散層１７ｂとが接触すると、耐圧劣化を生じる。この
ため、エミッタ拡散層１９とベース電極引き出し拡散層
１７ｂとの間には、エミッタ拡散層１８と真性ベース拡
散層１４との間に形成される空乏層の幅と同程度の間隔
は少なくとも設ける必要がある。また、エミッタ拡散層
１９とベース電極引き出し拡散層１７ｂとは別個の目合
わせ工程により形成されるため、更にこれらの工程にお
ける目合わせ余裕分も含めて両者を離隔させる必要があ
る。従って、エミッタ拡散層１９とベース電極引き出し
拡散層１７ｂとの間の所要間隔が大きくなり、その間の
真性ベース拡散Ｊｉ１４により形成されるベース抵抗が
大きいという欠点がある。そして、このベース抵抗はＮ
ＰＮバイポーラトランジスタのベース電荷を充放電する
時間を決める要因となり、ベース抵抗が大きい場合はそ
の充放電時間が長くなる。その結果、ＢｉｃＭＯｓゲー
トのゲート遅延時間が長くなるという問題点があった。[Problems to be Solved by the Invention] However, in this conventional BiCMOS integrated circuit device, when the emitter diffusion layer 19 and the base electrode extension diffusion layer 17b come into contact, breakdown voltage deterioration occurs. Therefore, it is necessary to provide at least a gap between the emitter diffusion layer 19 and the base electrode extraction diffusion layer 17b that is approximately the same width as the depletion layer formed between the emitter diffusion layer 18 and the intrinsic base diffusion layer 14. There is. Further, since the emitter diffusion layer 19 and the base electrode extraction diffusion layer 17b are formed in separate alignment processes, it is necessary to further space them apart by an allowance for alignment in these processes. Therefore, there is a drawback that the required distance between the emitter diffusion layer 19 and the base electrode extraction diffusion layer 17b becomes large, and the base resistance formed by the intrinsic base diffusion Ji14 between them becomes large. And this base resistance is N
This is a factor that determines the time for charging and discharging the base charge of a PN bipolar transistor, and when the base resistance is large, the charging and discharging time becomes longer. As a result, there was a problem that the gate delay time of the BicMOS gate became long.
マタ、ベース抵抗を小さくするために、真性ベース拡散
層１４の不純物濃度を高くする方法があるか、このよう
に真性ベース拡散層１４の不純物濃度を高くすると、Ｎ
ＰＮバイポーラトランジスタの電流増幅率が低下する。Is there a way to increase the impurity concentration of the intrinsic base diffusion layer 14 in order to reduce the base resistance?
The current amplification factor of the PN bipolar transistor decreases.
このたぬ、真性ベース拡散層１４の不純物濃度を高くす
ることは、ゲート遅延時間を短くすることの有効な手段
ではない。Therefore, increasing the impurity concentration of the intrinsic base diffusion layer 14 is not an effective means of shortening the gate delay time.
本発明はかかる問題点に鑑みてなされたものであって、
工程の複雑化をもたらすことなく、高歩留で製造でき、
耐圧及び信頼性が優れていると共に、ベース抵抗が低減
されたＢｉＣＭＯＳ集積回路装置を提供することを目的
とする。The present invention has been made in view of such problems, and includes:
Can be manufactured with high yield without complicating the process,
It is an object of the present invention to provide a BiCMOS integrated circuit device which has excellent breakdown voltage and reliability and has a reduced base resistance.
［課題を解決するための手段］
本発明に係るＢｉＣＭＯＳ集積回路装置は、ソース・ド
レイン領域が第１の不純物拡散層及びこの第１の不純物
拡散層よりも高濃度の第２の不純物拡散層から構成され
る絶縁ゲート型電界効果トランジスタとバイポーラトラ
ンジスタとが同一半導体基板に形成されているＢｉＣＭ
ＯＳ集積回路装置において、前記バイポーラトランジス
タの少なくともエミッタ拡散層とベース電極引き出し領
域との間に、このベース電極引き出し領域の不純物濃度
より低い濃度で、前記バイポーラトランジスタのベース
拡散層と同一導電型の第３の不純物拡散層が形成されて
いることを特徴とする。[Means for Solving the Problems] A BiCMOS integrated circuit device according to the present invention has source/drain regions formed from a first impurity diffusion layer and a second impurity diffusion layer having a higher concentration than the first impurity diffusion layer. BiCM in which an insulated gate field effect transistor and a bipolar transistor are formed on the same semiconductor substrate.
In the OS integrated circuit device, an impurity of the same conductivity type as the base diffusion layer of the bipolar transistor is provided between at least the emitter diffusion layer and the base electrode extraction region of the bipolar transistor at a concentration lower than that of the base electrode extraction region. It is characterized in that a No. 3 impurity diffusion layer is formed.
［作用コ
本発明においては、バイポーラトランジスタの工、ミッ
タ拡散層と、ベース電極引き出し領域との間に、不純物
濃度が前記ベース電極引き出し領域より低い第３の不純
物拡散層が形成されている。[Function] In the present invention, a third impurity diffusion layer having an impurity concentration lower than that of the base electrode extension region is formed between the emitter diffusion layer and the base electrode extension region of the bipolar transistor.
これにより、エミッタ拡散層とベース電極引き出し領域
との間に形成されるベース抵抗を低減することができる
。Thereby, the base resistance formed between the emitter diffusion layer and the base electrode extraction region can be reduced.
また、このエミッタ拡散層とベース電極引き出し領域と
の間に形成される第３の不純物拡散層は、絶縁ゲート型
電解効果トランジスタのソース拳ドレイン拡散層を構成
する低濃度の第１の不純物拡散層を形成する時に同時に
形成することができる。Furthermore, the third impurity diffusion layer formed between the emitter diffusion layer and the base electrode extraction region is a low concentration first impurity diffusion layer that constitutes the source and drain diffusion layer of the insulated gate field effect transistor. can be formed at the same time as forming.
この第１の不純物拡散層は不純物濃度が前記ベース電極
引き出し領域よりも低く、またベース拡散層よりも高い
。従って、この第３の不純物拡散層は格別の工程を付加
することなく容易に形成することができる。This first impurity diffusion layer has an impurity concentration lower than that of the base electrode extraction region and higher than that of the base diffusion layer. Therefore, this third impurity diffusion layer can be easily formed without adding any special steps.
更に、この第３の不純物拡散層は不純物濃度が低いため
、エミッタ拡散層と接触した場合でも、大きな耐圧劣化
を生じることなく実使用に十分耐えることができる。Furthermore, since this third impurity diffusion layer has a low impurity concentration, even if it comes into contact with the emitter diffusion layer, it can withstand practical use without causing any significant deterioration in breakdown voltage.
従って、余分な工程を追加することなく、また耐圧劣化
を生じさせることなく、つまり歩留り低下、コスト増加
、及び信頼性紙下等の不都合を招来することなく、バイ
ポーラトランジスタのベース抵抗を低減させることがで
きる。その結果、本発明により、高速動作が可能で、信
頼性が高いＢｉｃＭＯ８を得ることができる。Therefore, it is possible to reduce the base resistance of a bipolar transistor without adding an extra process or deteriorating the breakdown voltage, that is, without causing problems such as a decrease in yield, an increase in cost, and a decrease in reliability. I can do it. As a result, according to the present invention, it is possible to obtain a BicMO8 that is capable of high-speed operation and has high reliability.
［実施例コ
次に、本発明の実施例について添付の図面を参照して説
明する。[Embodiments] Next, embodiments of the present invention will be described with reference to the accompanying drawings.
第１図（ａ）乃至（ｄ）は本発明の第１の実施例に係る
ＢｉＣＭＯＳ集積回路装置の製造方法を工程順に示す断
面図である。この製造方法るこつ０て説明して本実施例
のＢｉＣＭＯＳ集積回路装置の構造を説明する。FIGS. 1(a) to 1(d) are cross-sectional views showing a method for manufacturing a BiCMOS integrated circuit device according to a first embodiment of the present invention in order of steps. The manufacturing method will be explained and the structure of the BiCMOS integrated circuit device of this embodiment will be explained.
第１図（ａ）に示すように、Ｐ型シリコン基板１に通常
のプロセスによりＮ”型埋込層２及びＰ１型埋込層３を
選択的に形成し、このＮ“型埋込層２及びＰ＋型埋込層
３上にＮ型エビ層（Ｎ型エピタキシャル層）４を約１．
０μｍの厚さで成長させる。次に、ＮチャネルＭＯ８）
ランジスタ領域にＰウェル５を形成し、ＰチャネルＭＯ
Ｓトランジスタ領域にＮウェル６を形成し、更番こ、Ｐ
ウェル５にＰ型チャネルストツ／で−７を形成すると共
に、素子分離用の厚いフィールド酸化膜８を形成する。As shown in FIG. 1(a), an N" type buried layer 2 and a P1 type buried layer 3 are selectively formed on a P type silicon substrate 1 by a normal process. And on the P+ type buried layer 3, an N type shrimp layer (N type epitaxial layer) 4 is formed by about 1.
Grow to a thickness of 0 μm. Next, N channel MO8)
A P well 5 is formed in the transistor region, and a P channel MO
An N well 6 is formed in the S transistor region, and a P well 6 is formed in the S transistor region.
A P-type channel stock /-7 is formed in the well 5, and a thick field oxide film 8 for element isolation is formed.
次に、ゲート酸化膜９を約１５０人の厚さで成長させ、
Ｎ゛型ポリシリコンのゲート電極１０を形成する。そし
て、このゲート電極１０及び−ト酸化膜９をパターニン
グする。その後、基板表面に選択的にリンを約１×１０
１６ｃｍ−２のドーズ量で注入して、Ｎ型コレクタ引き
出し拡散層１１を形成する。次いで、ＰチャネルＭＯＳ
トランジスタ領域と、ＮＰＮバイポーラトランジスタ領
域の真性ベース領域以外の部分とにボロンを約２×ｌＯ
寡３乃至８ Ｘ１０１３ｃ＋ａ−またけ注入し、比較的
濃度が低いＰ型拡散層１２を形成する。Next, a gate oxide film 9 is grown to a thickness of about 150 nm,
A gate electrode 10 of N-type polysilicon is formed. Then, the gate electrode 10 and the negative oxide film 9 are patterned. After that, approximately 1×10 phosphorus was selectively applied to the substrate surface.
The N-type collector extraction diffusion layer 11 is formed by implanting at a dose of 16 cm<-2 >. Then P channel MOS
Approximately 2×1O of boron is applied to the transistor region and the portion other than the intrinsic base region of the NPN bipolar transistor region.
A p-type diffusion layer 12 having a relatively low concentration is formed by injecting 3 to 8 X1013c+a-.
次に、第１図（ｂ）に示すように、ＮチャネルＭＯＳト
ランジスタ領域にリンを約２ Ｘｌ０１３乃至８ ＸＩ
Ｏ１３ａｍ−またけ注入して、比較的濃度が低いＮ型拡
散層１３を形成し、ＮＰＮバイポーラトランジスタ領域
にボロンを約２×ｌＯ′３乃至５ ＸＩＯ”ｃｍ−２だ
け注入して、真性ベース拡散層１４を形成する。次に、
ゲート電極１０の側壁に絶縁膜のサイドウオール１５を
選択的に形成する。Next, as shown in FIG. 1(b), phosphorus is added to the N-channel MOS transistor region at a concentration of about 2 Xl013 to 8 XI
O13am-straddle implantation is performed to form a relatively low concentration N-type diffusion layer 13, and boron is implanted in the NPN bipolar transistor region by approximately 2×1O'3 to 5XIO"cm-2 to form an intrinsic base diffusion. Form layer 14. Next,
A sidewall 15 of an insulating film is selectively formed on the sidewall of the gate electrode 10.
次に、第１図（Ｃ）に示すように、ＮチャネルＭＯ５）
ランジスタ領域にＮ＋型型数散層１６形成すると共に、
ＰチャネルＭＯ８）ランジスタ領域及びＮＰＮバイポー
ラトランジスタ領域のベース電極引き出し部にボロンを
約５ ＸＩＯ”ｃ＋ｏ−２のドーズ量で注入することに
より、夫々Ｐ＋型拡散層１７ａ、１７ｂを形成する。次
に、層間膜１８を全面に形成し後、この層間膜１８のエ
ミッタ領域を開口する。次いで、ポリシリコン層（図示
せず）を成長させた後、このポリシリコン層にヒ素を約
Ｉ Ｘ１０１８ｃｍ−２だけ注入し、更に９００℃で６
０分加熱して熱処理することによりエミッタ拡散層１９
を形成する。その後、フォトエツチング法によりポリシ
リコンを選択“的にエツチングして除去することにより
、ポリシリコンからなるエミッタ電極２０を残存させる
。Next, as shown in FIG. 1(C), N-channel MO5)
While forming an N+ type scattering layer 16 in the transistor region,
P channel MO8) P+ type diffusion layers 17a and 17b are formed by implanting boron into the base electrode extension portions of the transistor region and the NPN bipolar transistor region at a dose of about 5XIO"c+o-2, respectively.Next, After forming the interlayer film 18 over the entire surface, the emitter region of the interlayer film 18 is opened.Next, after growing a polysilicon layer (not shown), arsenic is added to the polysilicon layer by about I x 1018 cm-2. Injected and further heated at 900℃ for 6
Emitter diffusion layer 19 is formed by heat treatment for 0 minutes.
form. Thereafter, the polysilicon is selectively etched and removed using a photoetching method, thereby leaving the emitter electrode 20 made of polysilicon.
その後、第１図（ｄ）に示すように、層間膜２１を全面
に成長させた後、この眉間膜２１に選択的に開口を設け
、アルミ電極２２を形成してＢｉＣＭＯＳ集積回路装置
が完成する。Thereafter, as shown in FIG. 1(d), after growing the interlayer film 21 over the entire surface, openings are selectively provided in the glabellar film 21 and aluminum electrodes 22 are formed to complete the BiCMOS integrated circuit device. .
上述のごとく製造され、第１図（ｄ）に示すごとく構成
された本実施例に係るＢｉＣＭＯＳ集積回路においては
、ＮＰＮバイポーラトランジスタのエミッタ拡散層１９
と、Ｐ＋型ベース電極引き出し拡散層１７ｂとの間に、
不純物濃度がＰ＋型ベース電極引き出し拡散層１７ｂよ
り低く、また、真性ベース拡散層１４より高いＰ型拡散
層１２が形成されている。これにより、エミッタ拡散層
１９とＰ＋型ベース電極引き出し拡散層１７ｂとの間に
形成されるベース抵抗を低減することができる。このベ
ース抵抗低減の程度は、不純物濃度にも依存するが、通
常使用される濃度では、従来ベース抵抗が約８００Ωで
あったものが、本実施例ではベース抵抗が約３００乃至
４００Ωに低減することができる。In the BiCMOS integrated circuit according to this embodiment manufactured as described above and configured as shown in FIG. 1(d), the emitter diffusion layer 19 of the NPN bipolar transistor is
and the P+ type base electrode extraction diffusion layer 17b,
A P type diffusion layer 12 is formed in which the impurity concentration is lower than that of the P+ type base electrode extraction diffusion layer 17b and higher than that of the intrinsic base diffusion layer 14. Thereby, the base resistance formed between the emitter diffusion layer 19 and the P+ type base electrode extraction diffusion layer 17b can be reduced. The extent of this base resistance reduction depends on the impurity concentration, but at the concentration normally used, the base resistance was conventionally about 800Ω, but in this example, the base resistance was reduced to about 300 to 400Ω. I can do it.
また、このエミッタ拡散層１９とＰ３型ベース電極引き
出し拡散層１７ｂとの間に形成されるＰ型拡散層１２は
、ＰチャネルＭＯ８）ランジスタのソース・ドレイン拡
散層を構成する低濃度Ｐ型拡散層を形成する時に同時に
形成することができ、格別の工程を付加することなく容
易に形成することができる。Furthermore, the P type diffusion layer 12 formed between the emitter diffusion layer 19 and the P3 type base electrode extraction diffusion layer 17b is a low concentration P type diffusion layer that constitutes the source/drain diffusion layer of the P channel MO8) transistor. It can be formed at the same time as forming the , and can be easily formed without adding any special steps.
また、エミッタ拡散層１９とＰ＋型ベース電極引き出し
拡散層１７ｂとの間に形成されるＰ型拡散層１２は不純
物濃度が低いため、エミッタ拡散層１９と接触した場合
でも、大きな耐圧劣化を生じることなく実使用に十分耐
えうる。In addition, since the P type diffusion layer 12 formed between the emitter diffusion layer 19 and the P+ type base electrode extraction diffusion layer 17b has a low impurity concentration, even if it comes into contact with the emitter diffusion layer 19, a large breakdown voltage degradation will occur. It is durable enough for actual use.
従って、余分な工程を追加することなく・、また耐圧劣
化を生じさせることなく、つまり歩留り低下、コスト増
加、及び信頼性紙下等の不都合を招来することなく、Ｎ
ＰＮバイポーラトランジスタのベース抵抗を低減させる
ことができる。その結果、高速動作が可能で、信頼性が
高いＢ ｉ ＣＭＯ８集積回路装置を得ることができる
。Therefore, the N
The base resistance of a PN bipolar transistor can be reduced. As a result, a B i CMO8 integrated circuit device capable of high-speed operation and high reliability can be obtained.
第２図は本発明の第２の実施例に係るＢｉＣＭＯＳ集積
回路装置を示す断面図である。第２図において、第１図
と同一物には同一符号を付してその説明を省略する。FIG. 2 is a sectional view showing a BiCMOS integrated circuit device according to a second embodiment of the present invention. In FIG. 2, the same parts as those in FIG. 1 are given the same reference numerals and their explanations will be omitted.
この第２の実施例は Ｎ ＋型拡散層１Ｂ、Ｐ”型拡散
層１７ａ、１７ｂ上にチタンシリサイド層２５を形成し
、第１の実施例のゲート電極１０の替わりに、タングス
テンシリサイド層２４とポリシリコン層２３との２層構
造のゲート電極を設けて、各層の抵抗を低減したもので
ある。この実施例においては、更に一部ベース抵抗を低
下させることができ、ＭＯＳトランジスタのソース・ド
レイン拡散層の抵抗も低減することができるので、更に
一部Ｂ１ＣＭＯＳゲートの高速動作を図ることができる
。In this second embodiment, a titanium silicide layer 25 is formed on the N+ type diffusion layer 1B and the P'' type diffusion layers 17a and 17b, and a tungsten silicide layer 24 is formed in place of the gate electrode 10 of the first embodiment. A gate electrode having a two-layer structure with a polysilicon layer 23 is provided to reduce the resistance of each layer.In this embodiment, it is possible to further reduce a part of the base resistance, and the source/drain of the MOS transistor Since the resistance of the diffusion layer can also be reduced, high-speed operation of some B1CMOS gates can be achieved.
［発明の効果コ
以上説明したように本発明は、バイポーラトランジスタ
のエミッタ拡散層と、ベース電極引き出し領域との間に
、不純物濃度が前記型ベース電極引き出し拡散層より低
く、また、真性ベース拡散層より高い第３の拡散層を形
成したので、エミッタ拡散層とベース電極引き出し拡散
層との間に形成されるベース抵抗を低減することができ
る。また、この第３の拡散層は、絶縁ゲート型電界効果
トランジスタのソース・ドレイン拡散層の比較的濃度が
低い第１の拡散層を形成する時に同時に形成することが
でき、格別の工程を付加することなく、高歩留りで、容
易に且つ低コストで形成できる。[Effects of the Invention] As explained above, the present invention provides a structure in which an impurity concentration is lower than that of the base electrode extension region and an intrinsic base diffusion layer is formed between the emitter diffusion layer of a bipolar transistor and the base electrode extension region. Since the higher third diffusion layer is formed, the base resistance formed between the emitter diffusion layer and the base electrode extension diffusion layer can be reduced. Furthermore, this third diffusion layer can be formed at the same time as forming the relatively low concentration first diffusion layer of the source/drain diffusion layer of the insulated gate field effect transistor, and an extra process is not required. It can be formed easily and at low cost with high yield without any problems.
また、この第３の拡散層は不純物濃度が低いため、エミ
ッタ拡散層と接触した場合でも、大きな耐圧劣化を生じ
ることなく実使用に十分耐えうるものとすることができ
る。Moreover, since the impurity concentration of this third diffusion layer is low, even if it comes into contact with the emitter diffusion layer, it can be made sufficiently durable for actual use without causing a large breakdown voltage deterioration.
従って、本発明によれば、高速動作が可能であると共に
、信頼性が高いＢｉＣＭＯＳ集積回路装置を得ることが
できる。Therefore, according to the present invention, it is possible to obtain a BiCMOS integrated circuit device that is capable of high-speed operation and has high reliability.
第１図（ａ）乃至（ｄ）は本発明の第１の実施例に係る
ＢｉＣＭＯＳ集積回路装置の製造方法を工程順に示す断
面図、第２図は本発明の第２の実施例に係るＢ ｉ Ｃ
ＭＯ８集積回路装置を示す断面図、第３図は従来のＢｉ
ＣＭＯ５集積回路装置を示す断面図である。
１：Ｐ型シリコン基板、２；Ｎ＋＋埋込層、３ｅＰ（ｊ
型埋込層、４；Ｎ型エピ層、５：Ｐウェル、６；Ｎウェ
ル、７；Ｐ型チャネルストッパー、８；フィールド酸化
膜、９：ゲート酸化膜、１０：ゲート電極、１１；コレ
クタ引き出し拡散層、１２；Ｐ型拡散層、１３；Ｎ型拡
散層、１４；真性ベース拡ｉ層、１５；サイドウオール
、１６；Ｎ＋型抵拡散層１７ ａ ； Ｐ＋型拡散層、
１７ｂ；Ｐ４型ベース電極引き出し拡散層、１８．２１
；層間膜、１９；エミッタ拡散層、２０；エミッタ電極
、２２；アルミ電極、２３；ポリシリコン層、２４；ダ
ンゲステンシリサイド層、２５；チタンシリサイド層1(a) to (d) are cross-sectional views showing the manufacturing method of a BiCMOS integrated circuit device according to the first embodiment of the present invention in order of steps, and FIG. iC
A cross-sectional view showing an MO8 integrated circuit device, FIG.
1 is a cross-sectional view showing a CMO5 integrated circuit device. 1: P-type silicon substrate, 2: N++ buried layer, 3eP(j
Type buried layer, 4; N-type epi layer, 5: P-well, 6; N-well, 7; P-type channel stopper, 8: Field oxide film, 9: Gate oxide film, 10: Gate electrode, 11: Collector lead-out Diffusion layer, 12; P type diffusion layer, 13; N type diffusion layer, 14; Intrinsic base expansion layer, 15; Side wall, 16; N+ type resistive diffusion layer 17a; P+ type diffusion layer,
17b; P4 type base electrode extraction diffusion layer, 18.21
; Interlayer film, 19; Emitter diffusion layer, 20; Emitter electrode, 22; Aluminum electrode, 23; Polysilicon layer, 24; Dungesten silicide layer, 25; Titanium silicide layer
Claims (4)
この第１の不純物拡散層よりも高濃度の第２の不純物拡
散層から構成される絶縁ゲート型電界効果トランジスタ
とバイポーラトランジスタとが同一半導体基板に形成さ
れているＢｉＣＭＯＳ集積回路装置において、前記バイ
ポーラトランジスタの少なくともエミッタ拡散層とベー
ス電極引き出し領域との間に、このベース電極引き出し
領域の不純物濃度より低い濃度で、前記バイポーラトラ
ンジスタのベース拡散層と同一導電型の第３の不純物拡
散層が形成されていることを特徴とするＢｉＣＭＯＳ集
積回路装置。(1) An insulated gate field effect transistor and a bipolar transistor in which the source/drain region is composed of a first impurity diffusion layer and a second impurity diffusion layer with a higher concentration than the first impurity diffusion layer are the same semiconductor. In the BiCMOS integrated circuit device formed on the substrate, the base diffusion layer of the bipolar transistor is formed between at least the emitter diffusion layer of the bipolar transistor and the base electrode extraction region at a concentration lower than the impurity concentration of the base electrode extraction region. A BiCMOS integrated circuit device, characterized in that a third impurity diffusion layer of the same conductivity type is formed.
界効果トランジスタのソース・ドレイン領域を構成する
低濃度の前記第１の不純物拡散層と実質的に同一濃度で
あり、この第１の不純物拡散層の形成工程と同一の工程
で形成されることを特徴とする請求項１に記載のＢｉＣ
ＭＯＳ集積回路装置。(2) The third impurity diffusion layer has substantially the same concentration as the low concentration first impurity diffusion layer constituting the source/drain region of the insulated gate field effect transistor; BiC according to claim 1, characterized in that it is formed in the same step as the step of forming the impurity diffusion layer.
MOS integrated circuit device.
電極は、下層のポリシリコン層と、上層のタングステン
シリサイド層との２層構造であることを特徴とする請求
項１又は２に記載のＢｉＣＭＯＳ集積回路装置。(3) The BiCMOS integrated circuit according to claim 1 or 2, wherein the gate electrode of the insulated gate field effect transistor has a two-layer structure including a lower polysilicon layer and an upper tungsten silicide layer. Device.
の不純物拡散層及び前記バイポーラトランジスタの前記
ベース電極引き出し領域の上に、チタンシリサイド層を
形成したことを特徴とする請求項１乃至３のいずれか１
項に記載のＢｉＣＭＯＳ集積回路装置。(4) the second of the insulated gate field effect transistor;
4. A titanium silicide layer is formed on the impurity diffusion layer and the base electrode extraction region of the bipolar transistor.
The BiCMOS integrated circuit device described in 2.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11263490A JPH0411763A (en) | 1990-04-30 | 1990-04-30 | Bicmos integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11263490A JPH0411763A (en) | 1990-04-30 | 1990-04-30 | Bicmos integrated circuit device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0411763A true JPH0411763A (en) | 1992-01-16 |
Family
ID=14591636
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11263490A Pending JPH0411763A (en) | 1990-04-30 | 1990-04-30 | Bicmos integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0411763A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011119344A (en) * | 2009-12-01 | 2011-06-16 | Panasonic Corp | Semiconductor apparatus, and method for manufacturing the same |
-
1990
- 1990-04-30 JP JP11263490A patent/JPH0411763A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011119344A (en) * | 2009-12-01 | 2011-06-16 | Panasonic Corp | Semiconductor apparatus, and method for manufacturing the same |
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