JPS63281456A - Semiconductor integrated circuit device and manufacture thereof - Google Patents
Semiconductor integrated circuit device and manufacture thereofInfo
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- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置及びその製造方法に関し
、特に、バイポーラトランジスタとＭＩＳＦＥＴとを有
する半導体集積回路装置（バイポーラ−ＣＭＯ８ＬＳＩ
）に適用して有効な技術に関するものである。Detailed Description of the Invention [Field of Industrial Application] The present invention relates to a semiconductor integrated circuit device and a method for manufacturing the same, and particularly to a semiconductor integrated circuit device (bipolar-CMO8LSI) having a bipolar transistor and a MISFET.
) is related to effective technology that can be applied to
従来、バイポーラトランジスタと相補型ＭＩＳＦＥＴと
を同一基板上に形成したバイポーラ−０ＭＯ８ＬＳＩを
製造する場合には、製造工程が複雑となるのを避けるた
め、バイポーラトランジスタはＣＭＯ８技術を利用する
ことによりできるだけ簡単な工程で形成されている。Conventionally, when manufacturing a bipolar MO8LSI in which a bipolar transistor and a complementary MISFET are formed on the same substrate, in order to avoid complicating the manufacturing process, the bipolar transistor is made as simple as possible by using CMO8 technology. It is formed during the process.
このバイポーラ−０ＭＯ８ＬＳＩについては、例えばア
イ・イー・ディー・エム、 １９８５年、テクニカル
ダイジェスト 第４２３頁から第４２６頁（ＩＥＤＭ
１９８５．Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ ｐｐ、
４２３−４２６）において論じられている。このバイポ
ーラ−０ＭＯ８ＬＳＩの製造方法は次のとおりである。Regarding this bipolar-0MO8LSI, for example, IDM, 1985, Technical
Digest pages 423 to 426 (IEDM
1985. Technical Digest pp.
423-426). The method for manufacturing this bipolar-0MO8LSI is as follows.
すなわち、ｐ−型半導体基板中にｎ゛型埋込み層及びＰ
“型埋め込み層を形成した後、この半導体基板上にエピ
タキシャル層を形成する。次に、このエピタキシャル層
中に前記ｎ゛型及びｐ゛型の埋め込み層に対応してそれ
ぞれｎウェル及びｐウェルを形成する。次に、このエピ
タキシャル層の表面にフィールド絶縁膜を選択的に形成
した後、このフィールド絶縁膜で囲まれた活性領域表面
に絶縁膜を形成する。That is, an n-type buried layer and a P-type buried layer are formed in a p-type semiconductor substrate.
“After forming the type buried layer, an epitaxial layer is formed on this semiconductor substrate.Next, in this epitaxial layer, an n-well and a p-well are formed corresponding to the n-type and p-type buried layers, respectively. Next, after selectively forming a field insulating film on the surface of this epitaxial layer, an insulating film is formed on the surface of the active region surrounded by this field insulating film.
次に、一層目の多結晶シリコン膜によりＭＩＳＦＥＴの
ゲート電極を形成した後、バイポーラトランジスタのベ
ース領域をイオン打ち込みにより形成する。次に、ｎチ
ャネル及びｐチャネルＭＩＳＦＥＴのソース領域及びド
レイン領域をイオン打ち込みにより形成する。これらの
ｎチャネル及びｐチャネルＭＩＳＦＥＴは、ホットエレ
クトロンによる特性変動を防止するために１通常、いわ
ゆるＬ Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒ
ａｉｎ）構造にする。従って、これらのソース領域及び
ドレイン領域は、まず前記ゲート電極をマスクとして低
不純物濃度のイオン打ち込みを行った後、このゲート電
極の側面に絶縁物から成る側壁を形成し、その後この側
壁をマスクとして高不純物濃度のイオン打ち込みを行う
ことにより形成する。前記ｐチャネルＭＩ ５ＦＥＴの
ソース領域及びドレイン領域の形成のためのイオン打ち
込みの際には、所定のマスクを用いてバイポーラトラン
ジスタの外部ベース領域も形成する。Next, after forming the gate electrode of the MISFET using the first polycrystalline silicon film, the base region of the bipolar transistor is formed by ion implantation. Next, source and drain regions of the n-channel and p-channel MISFETs are formed by ion implantation. These n-channel and p-channel MISFETs are usually equipped with so-called LDD (Lightly Doped Dr.
ain) structure. Therefore, these source and drain regions are formed by first performing ion implantation with a low impurity concentration using the gate electrode as a mask, then forming a sidewall made of an insulator on the side surface of the gate electrode, and then using this sidewall as a mask. It is formed by performing ion implantation with a high impurity concentration. During the ion implantation for forming the source and drain regions of the p-channel MI 5FET, a predetermined mask is used to also form the external base region of the bipolar transistor.
次に、活性領域上に形成された前記絶縁膜の一７一
部をエツチングにより除去した後、全面に二層目の多結
晶シリコン膜を形成する。次に、この多結晶シリコン膜
に例えばヒ素をドープした後、この多結晶シリコン膜を
パターンニングして、形成すべきエミッタ領域に対応す
る部分のみを残す。次に、この状態でアニールを行うこ
とにより、前記多結晶シリコン膜中のヒ素をエピタキシ
ャル層中に拡散させて、前記ベース領域中にエミッタ領
域を形成する。このエミッタ領域上の多結晶シリコン膜
はそのまま残されてエミッタ電極として用いられる。次
に、全面にパッシベーション用の絶縁膜を形成し、この
絶縁膜にコンタクトホールを形成した後、全面にアルミ
ニウム膜を形成する。次に、このアルミニウム膜をパタ
ーンニングして、バイポーラトランジスタのエミッタ、
ベース及びコレクタ用のアルミニウム電極並びにＭＩＳ
ＦＥＴのソース領域及びドレイン領域用のアルミニウム
電極を形成する。Next, after removing a portion of the insulating film formed on the active region by etching, a second layer of polycrystalline silicon film is formed over the entire surface. Next, after doping this polycrystalline silicon film with, for example, arsenic, this polycrystalline silicon film is patterned to leave only a portion corresponding to an emitter region to be formed. Next, by performing annealing in this state, arsenic in the polycrystalline silicon film is diffused into the epitaxial layer, and an emitter region is formed in the base region. The polycrystalline silicon film on this emitter region is left as is and used as an emitter electrode. Next, an insulating film for passivation is formed on the entire surface, contact holes are formed in this insulating film, and then an aluminum film is formed on the entire surface. Next, this aluminum film is patterned to form the emitter of the bipolar transistor.
Aluminum electrodes for base and collector and MIS
Form aluminum electrodes for the source and drain regions of the FET.
前記バイポーラ−０ＭＯ８ＬＳＩにおいてバイポーラト
ランジスタを高速化するためには、エミッタ領域及びベ
ース領域の接合深さを浅くする必要がある。ところが、
ベース領域の接合深さを浅くするとベース抵抗が大きく
なってしまうという問題がある。これは、内部ベース領
域の層抵抗が大きくなること、エミッタ領域と外部ベー
ス領域との距離はマスク合わせ余裕をとる必要があるた
めに狭くすることができないこと等による。In order to increase the speed of the bipolar transistor in the bipolar-0MO8LSI, it is necessary to reduce the junction depth of the emitter region and base region. However,
There is a problem in that when the junction depth of the base region is made shallow, the base resistance increases. This is due to the fact that the layer resistance of the internal base region increases, and that the distance between the emitter region and the external base region cannot be made narrower because it is necessary to provide a margin for mask alignment.
一方、例えばアイ・イー・ディー・エム、 １９８５年
、テクニカル ダイジェスト 第３４頁から第３７頁（
ＩＥＤＭ １９８５．Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓ
ｔ ｐｐ、３４−３７）において論じられているように
、超高速バイポーラＬＳＩの分野では、上述の問題を解
決するために、自己整合技術を用いることにより前記バ
イポーラトランジスタの高速化が図られている。この自
己整合技術を用いたバイポーラトランジスタにおいては
、ｐ１型の多結晶シリコン膜から成るベース引き出し電
極がこのベース引き出し電極からのｐ型不純物の拡散に
より形成された外部ベース領域に接続されている。前記
ベース引き出し電極の側面及び上面には絶縁膜が形成さ
れ、この絶縁膜を介して、ｎ・型多結晶シリコン膜から
成る多結晶シリコンエミッタ電極が形成されている。エ
ミッタ領域は、この多結晶シリコンエミッタ電極からの
ｎ型不純物の拡散により形成されている。この場合、前
記ベース引き出し電極と前記多結晶シリコンエミッタ電
極とは前記絶縁膜により自己整合的に分離された構造と
なっているため、エミッタ領域と外部ベース領域との距
離を十分に狭くすることができ、これによってベース抵
抗の低減を図ることができる。On the other hand, for example, IDM, 1985, Technical Digest, pp. 34 to 37 (
IEDM 1985. Technical Diges
In order to solve the above-mentioned problems, in the field of ultra-high-speed bipolar LSIs, as discussed in Tpp, 34-37), the speed of bipolar transistors has been increased by using self-alignment technology. . In a bipolar transistor using this self-alignment technique, a base extraction electrode made of a p1 type polycrystalline silicon film is connected to an external base region formed by diffusion of p-type impurities from the base extraction electrode. An insulating film is formed on the side and top surfaces of the base lead-out electrode, and a polycrystalline silicon emitter electrode made of an n-type polycrystalline silicon film is formed via this insulating film. The emitter region is formed by diffusion of n-type impurities from this polycrystalline silicon emitter electrode. In this case, since the base extraction electrode and the polycrystalline silicon emitter electrode have a structure in which they are separated in a self-aligned manner by the insulating film, it is possible to sufficiently narrow the distance between the emitter region and the external base region. This makes it possible to reduce the base resistance.
しかしながら、上述の従来のバイポーラ−ＣＭＯ８ＬＳ
Ｉは製造工程が複雑であるという問題がある。また、上
述の自己整合技術によるバイポーラトランジスタをＣＭ
Ｏ８とともに同一基板上に形成する場合、それらの製造
プロセスを単純に組み合わせただけでは製造工程数が著
しく増加してしまうという問題があった。However, the above-mentioned conventional bipolar-CMO8LS
I has a problem in that the manufacturing process is complicated. In addition, bipolar transistors using the above-mentioned self-alignment technology are CM
When forming it together with O8 on the same substrate, there was a problem in that simply combining these manufacturing processes would significantly increase the number of manufacturing steps.
本発明の目的は、バイポーラトランジスタとＭＩＳＦＥ
Ｔとを有する半導体集積回路装置の製造工程の簡略化を
図ることができる技術を提供することにある。The object of the present invention is to use bipolar transistors and MISFE
An object of the present invention is to provide a technique that can simplify the manufacturing process of a semiconductor integrated circuit device having a T.
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。A brief overview of typical inventions disclosed in this application is as follows.
すなわち、第１の発明においては、バイポーラトランジ
スタのベース引き出し電極とＭＩ Ｓ ＦＥＴのゲート
電極とが同一の製造工程で形成された同一の導体膜によ
り構成されている。That is, in the first invention, the base lead electrode of the bipolar transistor and the gate electrode of the MI S FET are formed of the same conductive film formed in the same manufacturing process.
また、第２の発明においては、導体膜を全面に形成する
工程と、前記導体膜をパターンニングすることによりバ
イポーラトランジスタのベース引き出し電極とＭＩ ５
ＦＥＴのゲート電極とを同時に形成する工程とを具備し
ている。Further, in the second invention, by forming a conductive film on the entire surface and patterning the conductive film, the base extraction electrode of the bipolar transistor and the MI 5
The method also includes a step of forming a gate electrode of the FET at the same time.
第１の発明における上記した手段によれば、ベ−ス引き
出し電極とゲート電極とが同一の製造工程で形成された
導体膜により構成されていることから、この分だけ製造
工程が減少し、このため半導体集積回路装置の製造工程
の簡略化を図ることができる。According to the above-mentioned means in the first invention, since the base lead-out electrode and the gate electrode are formed of conductor films formed in the same manufacturing process, the manufacturing process is reduced by that amount. Therefore, the manufacturing process of the semiconductor integrated circuit device can be simplified.
また、第２の発明における上記した手段によれば、同一
の製造工程で形成された導体膜をパターンニングするこ
とによりベース引き出し電極とゲート電極とを同時に形
成しているので、半導体集積回路装置を簡単な製造工程
で製造することができる。Furthermore, according to the above-mentioned means of the second invention, the base lead electrode and the gate electrode are simultaneously formed by patterning the conductor film formed in the same manufacturing process, so that the semiconductor integrated circuit device can be improved. It can be manufactured using a simple manufacturing process.
以下、本発明の実施例を図面を用いて具体的に説明する
。Embodiments of the present invention will be specifically described below with reference to the drawings.
なお、実施例を説明するための全図において、同一機能
を有するものには同一符号を付け、その繰り返しの説明
は省略する。In addition, in all the figures for explaining the embodiment, parts having the same functions are given the same reference numerals, and repeated explanations thereof will be omitted.
実施例■
第１図は、本発明の実施例■によるバイポーラ−ＣＭＯ
８ＬＳＩを示す平面図であり、第２図は、第１図のＸ−
Ｘ線に沿っての断面図である。Embodiment 1 FIG. 1 shows a bipolar CMO according to Embodiment 2 of the present invention.
8LSI, and FIG. 2 is a plan view showing the 8LSI, and FIG.
It is a sectional view along the X-ray.
第１図及び第２図に示すように、実施例■によるバイポ
ーラ−ＣＭＯ８ＬＳＩにおいては、例えばｐ−型シリコ
ン基板のような半導体基板１中に例えばｎ゛型の埋め込
み層２ａ、２ｂ及び例えばｐ＋型の埋め込み層３ａ、３
ｂが設けられている。これらの埋め込みＭ２ａ、２ｂの
最大不純物濃度は例えばＩ Ｘ １０１ｇ／ａ＆であり
、埋め込み層３ａ、３ｂの最大不純物濃度は例えばＩ
Ｘ １０１７／ｄである。また、前記半導体基板１上に
は例えばシリコン層のようなエピタキシャル層４が設け
られている。なお、このエピタキシャル層４を成長する
前の半導体基板１の表面を第２図における一点鎖線で示
す。このエピタキシャル層４中には、例えばｎウェル５
ａ、５ｂ及びｐウェル６ａ、（３ｂがそれぞれ前記埋め
込み層２ａ、２ｂ及び埋め込み層３ａ、３ｂに対応して
設けられている。これらのｎウェル５ａ、５ｂの平均不
純物濃度及び深さはそれぞれ例えばＩ Ｘ １０”／ｃ
ｄ及び１．０μｍであり、ｐウェル６ａ、６ｂの平均不
純物濃度及び深さも同様にそれぞれ例えばＩ Ｘ １０
１６／ａ＆及び１．０μｍである。As shown in FIGS. 1 and 2, in the bipolar CMO 8 LSI according to the embodiment Embedded layers 3a, 3
b is provided. The maximum impurity concentration of these buried layers M2a, 2b is, for example, I x 101g/a&, and the maximum impurity concentration of these buried layers 3a, 3b is, for example, I
X 1017/d. Further, on the semiconductor substrate 1, an epitaxial layer 4 such as a silicon layer is provided. Note that the surface of the semiconductor substrate 1 before this epitaxial layer 4 is grown is shown by a dashed line in FIG. In this epitaxial layer 4, for example, an n-well 5 is provided.
a, 5b and p-wells 6a, (3b) are provided corresponding to the buried layers 2a, 2b and buried layers 3a, 3b, respectively.The average impurity concentration and depth of these n-wells 5a, 5b are, for example, I x 10”/c
d and 1.0 μm, and the average impurity concentration and depth of the p-wells 6a and 6b are similarly, for example, I×10
16/a& and 1.0 μm.
前記エピタキシャル層４の表面には例えば膜厚０．５μ
ｍのＳｉＣ２膜のようなフィールド絶縁膜７が選択的に
設けられ、これにより素子分離が行われている。このフ
ィールド絶縁膜７で囲まれた部分における前記ｎウェル
５ａの表面には、このフィールド絶縁膜７上に延在する
ベース引き出し電極８が設けられてい°る。このベース
引き出し電極８は、例えば膜厚０．１μｍのｐ１型の多
結晶シリコン膜９と、その上に設けられた高融点金属シ
リサイド膜１０とから成る。この高融点金属シリサイド
膜１０としては、タングステンシリサイド（ＷＳｉｚ）
膜、モリブデンシリサイド（ＭｏＳｉ２）膜、タンタル
シリサイド（ＴａＳｉ２）膜、チタンシリサイド（Ｔｉ
Ｓｉ２）膜、白金シリサイド（ＰｔＳｉ、）膜等を用い
ることができる。この高融点金属シリサイド膜１０とし
て例えば膜厚０．１５μｍのＷＳｉ２膜を用いた場合、
その層抵抗は約５Ω／口と極めて低い。The surface of the epitaxial layer 4 has a film thickness of 0.5μ, for example.
A field insulating film 7 such as a SiC2 film of m is selectively provided to perform element isolation. A base extraction electrode 8 extending over the field insulating film 7 is provided on the surface of the n-well 5a in a portion surrounded by the field insulating film 7. This base extraction electrode 8 is composed of, for example, a p1 type polycrystalline silicon film 9 having a film thickness of 0.1 μm, and a refractory metal silicide film 10 provided thereon. This high melting point metal silicide film 10 is made of tungsten silicide (WSiz).
film, molybdenum silicide (MoSi2) film, tantalum silicide (TaSi2) film, titanium silicide (Ti
A Si2) film, a platinum silicide (PtSi) film, or the like can be used. For example, when a WSi2 film with a film thickness of 0.15 μm is used as the high melting point metal silicide film 10,
Its layer resistance is extremely low, approximately 5 Ω/mouth.
前記ベース引き出し電極８は、前記ｐ゛型多結晶シリコ
ン膜９からのｐ型不純物の拡散により前記ｎウェル５ａ
中に形成された例えばｐ◆型の外部ベース領域１１に接
続されている。この外部ベース領域１１の深さは例えば
０．４μｍである。前記ベース引き出し電極８の側面に
は例えばＳｉＯ２のような絶縁物から成る側壁１２（ス
ペーサ）が設けられ、またその上には例えばＳｉＯ□膜
のような絶縁膜１３が設けられている。この側壁１２の
幅は例えば０゜３μｍである。The base extraction electrode 8 is formed in the n-well 5a by diffusion of p-type impurities from the p-type polycrystalline silicon film 9.
It is connected to, for example, a p◆ type external base region 11 formed therein. The depth of this external base region 11 is, for example, 0.4 μm. A side wall 12 (spacer) made of an insulator such as SiO2 is provided on the side surface of the base extraction electrode 8, and an insulating film 13 such as a SiO□ film is provided on the side wall 12 (spacer). The width of this side wall 12 is, for example, 0.3 μm.
また、前Ｈｎウェル５ａ中には、前記ベース引き出し電
極８に対して自己整合的に、しかも前記外部ベース領域
１１と接続された状態で例えばｐ型の内部ベース領域１
４が設けられている。この内部ベース領域１４の深さは
例えば０．３μｍであり、層抵抗は例えば約９００Ω／
口である。符号１５は例えばｎ・型の多結晶シリコン膜
から成る多結晶シリコンエミッタ電極である。この多結
晶シリコンエミッタ電極１５により、その上にアルミニ
ウム電極を設けた場合のアロイスパイクを防止すること
ができるので、電極の信頼性の向上を図ることが＝１５
−
できる。前記内部ベース領域１４中には、この多結晶シ
リコンエミッタ電極１５を構成するｎ１型多結晶シリコ
ン膜からのｎ型不純物の拡散により形成された例えばｎ
・型のエミッタ領域１６が前記側壁１２に対して自己整
合的に設けられている。このエミッタ領域１６の深さは
例えば０．２μｍである。これらのエミッタ領域１６、
内部ベース領域１４及びこの内部ベース領域１４の下方
のｎウェル５ａから成るコレクタ領域により、ｎｐｎ型
バイポーラトランジスタＱ工が構成されている。また、
符号１７は前記埋め込み層２ａと接続されている例えば
ｎ・型のコレクタ取り出し領域である。Further, in the front Hn well 5a, for example, a p-type internal base region 1 is provided in a self-aligned manner with respect to the base extraction electrode 8 and connected to the external base region 11.
4 are provided. The depth of this internal base region 14 is, for example, 0.3 μm, and the layer resistance is, for example, about 900Ω/
It is the mouth. Reference numeral 15 denotes a polycrystalline silicon emitter electrode made of, for example, an n-type polycrystalline silicon film. This polycrystalline silicon emitter electrode 15 can prevent alloy spikes when an aluminum electrode is provided on it, so it is possible to improve the reliability of the electrode = 15
− I can. In the internal base region 14, for example, n-type impurities are formed by diffusion of n-type impurities from the n1-type polycrystalline silicon film constituting the polycrystalline silicon emitter electrode 15.
- The emitter region 16 of the mold is provided in self-alignment with the side wall 12. The depth of this emitter region 16 is, for example, 0.2 μm. These emitter regions 16,
An npn type bipolar transistor Q is constituted by an internal base region 14 and a collector region formed by an n-well 5a below the internal base region 14. Also,
Reference numeral 17 is an n-type collector extraction region connected to the buried layer 2a.
上述のことかられかるように、本実施例によれば、エミ
ッタ領域１６の周辺が側壁１２の幅よりも小さい間隔で
外部ベース領域１１により取り囲まれた構造となってお
り、しかもベース引き出し電極８の層抵抗が極めて低い
ので、ベース抵抗を極めて低くすることができる。例え
ば、前記エミッタ領域１６の大きさがＩＸ５μｍ２であ
る場合、既述の従来のバイポーラ−ＣＭＯ８ＬＳＩにお
けるバイポーラトランジスタのベース抵抗は約５００Ω
であるのに対して、本実施例によれば、ベース抵抗を約
１３０Ωと著しく低減することができる。これによって
、前記ｎｐｎ型バイポーラトランジスタＱ□の高速動作
化を図ることができる。また、前記ベース引き出し電極
８は、多結晶シリコン膜９及び高融点金属シリサイド膜
１０を全面に形成した後にこれらをパターンニングする
ことにより後述のゲート電極１９．２０と同時に形成さ
れたものである。これによって、この分だけ製造工程数
が減少するので、製造工程の簡略化を図ることができる
。As can be seen from the above, according to this embodiment, the periphery of the emitter region 16 is surrounded by the external base region 11 at an interval smaller than the width of the side wall 12, and moreover, the base extraction electrode 8 Since the layer resistance is extremely low, the base resistance can be made extremely low. For example, when the size of the emitter region 16 is IX5 μm2, the base resistance of the bipolar transistor in the conventional bipolar CMO8LSI described above is approximately 500Ω.
On the other hand, according to this embodiment, the base resistance can be significantly reduced to about 130Ω. This allows the npn type bipolar transistor Q□ to operate at high speed. Further, the base extraction electrode 8 is formed simultaneously with the gate electrodes 19 and 20 described later by forming a polycrystalline silicon film 9 and a refractory metal silicide film 10 over the entire surface and then patterning them. As a result, the number of manufacturing steps is reduced by this amount, so that the manufacturing steps can be simplified.
一方、フィールド絶縁膜７で囲まれた部分における前記
ｎウェル５ｂ及びｐウェル６ｂの表面には、例えば膜厚
２５０人の５ｉｎ２膜のような絶縁膜１８が設けられて
いる。この絶縁膜１８の上には、例えばｎ・型の多結晶
シリコン膜９と、その上に設けられた前記高融点金属シ
リサイド膜１０とから成るゲート電極１９．２０が設け
られている。これらのゲート電極１９．２０は、上述の
ように前記ベース引き出し電極８と同時に形成されたも
のである。なお、これらのゲート電極１９．２０の側面
及び上面にはそれぞれ側壁１２及び絶縁膜１３が設けら
れている。On the other hand, on the surfaces of the n-well 5b and p-well 6b in the portion surrounded by the field insulating film 7, an insulating film 18 such as a 5in2 film with a thickness of 250 mm is provided, for example. On this insulating film 18, gate electrodes 19 and 20 are provided, which are made of, for example, an n-type polycrystalline silicon film 9 and the high melting point metal silicide film 10 provided thereon. These gate electrodes 19 and 20 are formed simultaneously with the base extraction electrode 8 as described above. Note that side walls 12 and an insulating film 13 are provided on the side and top surfaces of these gate electrodes 19 and 20, respectively.
前記ｎウェル５ｂ中には、前記ゲート電極１９に対して
自己整合的に例えばｐ゛型のソース領域２１及びドレイ
ン領域２２が設けられている。これらのゲート電極１９
、ソース領域２１及びドレイン領域２２によりｐチャネ
／ＬｚＭＯ８ＦＥＴ（ＭＩＳＦＥＴ）Ｑ２が構成されて
いる。これらのソース領域２１及びドレイン領域２２の
うちの前記ゲート電極１９の端部の下方の部分には、例
えばｐ−型の低不純物濃度部２１ａ、２２ａが設けられ
ている。すなわち、このｐチャネルＭＯ８ＦＥＴＱ２は
、この低不純物濃度部２２ａによりドレイン領域２２の
近傍の電界を緩和した、いわゆるＬＤＤ構造を有する。In the n-well 5b, a p-type source region 21 and a drain region 22, for example, are provided in self-alignment with the gate electrode 19. These gate electrodes 19
, a source region 21 and a drain region 22 constitute a p-channel/LzMO8FET (MISFET) Q2. In portions of the source region 21 and drain region 22 below the end of the gate electrode 19, for example, p-type low impurity concentration portions 21a and 22a are provided. That is, this p-channel MO8FET Q2 has a so-called LDD structure in which the electric field near the drain region 22 is relaxed by the low impurity concentration portion 22a.
前記ソース領域２１及びドレイン領域２２のうちの高不
純物濃度部の深さ及び平均不純物濃度はそれぞれ例えば
０゜４μｍ及び２ Ｘ １０２０／ｃＪであり、前記低
不純物濃度部２１ａ、２２ａの深さ及び平均不純物濃度
はそれぞれ例えば０．２μｍ及び５ Ｘ １０”／ｃＪ
である。The depth and average impurity concentration of the high impurity concentration portions of the source region 21 and drain region 22 are, for example, 0°4 μm and 2×1020/cJ, respectively, and the depth and average impurity concentration of the low impurity concentration portions 21a and 22a are, for example, 0°4 μm and 2×1020/cJ, respectively. The impurity concentration is, for example, 0.2 μm and 5 X 10”/cJ, respectively.
It is.
前記ｐウェル６ｂ中には、前記ゲート電極２０に対して
自己整合的に例えばｎ・型のソース領域２３及びドレイ
ン領域２４が設けられている。これらのゲート電極２０
、ソース領域２３及びドレイン領域２４によりｎチャネ
ルＭＯ８ＦＥＴ（ＭＩ ５ＦＥＴ）Ｑ３が構成されてい
る。前記ソース領域２３及びドレイン領域２４のうちの
前記ゲート電極２０の端部の下方の部分には、例えばｎ
−型の低不純物濃度部２３ａ、２４ａが設けられている
。従って、このｎチャネルＭＯ８ＦＥＴＱ３は、前記Ｐ
チャネ／Ｌ７ＭＯ５ＦＥＴＱ２と同様に、この低不純物
濃度部２４ａによりドレイン領域２４の近傍の電界を緩
和したＬＤＤ構造を有する。前記ソース領域２３及びド
レイン領域２４のうちの高不純物濃度部の深さ及び平均
不純物濃度はそれぞれ例えば０．４μｍ及び２ Ｘ １
０”／ＣＩ＋？であり、前記低不純物濃度部２３ａ、２
４Ｈの深さ及び平均不純物濃度はそれぞれ例えば０．２
μｍ及び５Ｘ１０１７／ａ＃である。このｎチャネルＭ
ｏＳＦＥ、ＴＱ３と前記ｐチャネルＭＯ８ＦＥＴＱ。In the p-well 6b, for example, an n-type source region 23 and a drain region 24 are provided in self-alignment with the gate electrode 20. These gate electrodes 20
, a source region 23, and a drain region 24 constitute an n-channel MO8FET (MI5FET) Q3. For example, in a portion of the source region 23 and drain region 24 below the end of the gate electrode 20,
− type low impurity concentration portions 23a and 24a are provided. Therefore, this n-channel MO8FETQ3 is
Like the channel/L7MO5FETQ2, it has an LDD structure in which the electric field near the drain region 24 is relaxed by the low impurity concentration portion 24a. The depth and average impurity concentration of the high impurity concentration portions of the source region 23 and drain region 24 are, for example, 0.4 μm and 2×1, respectively.
0''/CI+?, and the low impurity concentration portions 23a, 2
The depth of 4H and the average impurity concentration are each 0.2, for example.
μm and 5×1017/a#. This n channel M
oSFE, TQ3 and the p-channel MO8FETQ.
＝１９−
とによりＣＭＯ８（相補型ＭＩＳＦＥＴ）が構成されて
いる。なお、これらのｐチャネルＭＯ８ＦＥＴＱ２及び
ｎチャネルＭＯ８ＦＥＴＱ３は必ずしも上述のようにＬ
ＤＤ構造とする必要はない。=19- constitutes CMO8 (complementary MISFET). Note that these p-channel MO8FETQ2 and n-channel MO8FETQ3 are not necessarily L as described above.
It is not necessary to have a DD structure.
また、実際には前記ｎｐｎ型バイポーラトランジスタＱ
、、ｐチャネルＭＯ８ＦＥＴＱ２及びｎチャネルＭＯ８
ＦＥＴＱ、を覆うようにパッシベーション用の絶縁膜が
設けられ、この絶縁膜上に例えばアルミニウム配線が設
けられているが、これらの絶縁膜及びアルミニウム配線
の図示は省略し。In fact, the npn bipolar transistor Q
,,p-channel MO8FETQ2 and n-channel MO8
An insulating film for passivation is provided to cover the FETQ, and aluminum wiring, for example, is provided on this insulating film, but illustration of these insulating films and aluminum wiring is omitted.
第１図にコンタクトホールＣ１〜Ｃ７のみ示す。FIG. 1 shows only contact holes C1 to C7.
なお、前記高融点金属シリサイド膜１０の代わりに例え
ばＷやＭｏのような高融点金属膜を用いてもよい。また
、前記ベース引き出し電極８及びゲート電極１９．２０
を高融点金属シリサイド膜１０や高融点金属膜のみによ
り構成してもよい。さらに、前記ＰチャネルＭＯ８ＦＥ
ＴＱ２及びｎチャネルＭｏ５ＦＥＴＱ３のしきい値電圧
の調節のために、前記ゲート電極１９．２０を構成する
ｎ゛型多結晶シリコン膜９の代わりにｐ゛型多結晶シリ
コン膜を用いでもよい。Note that a high melting point metal film such as W or Mo may be used instead of the high melting point metal silicide film 10. In addition, the base extraction electrode 8 and the gate electrode 19.20
may be composed of only the high melting point metal silicide film 10 or the high melting point metal film. Furthermore, the P channel MO8FE
In order to adjust the threshold voltages of TQ2 and n-channel Mo5FET Q3, a p'-type polycrystalline silicon film may be used instead of the n'-type polycrystalline silicon film 9 constituting the gate electrodes 19 and 20.
次に、上述のように構成された実施例■によるバイポー
ラ−ＣＭＯ３ＬＳＩの製造方法の一例について説明する
。Next, an example of a method for manufacturing the bipolar CMO3LSI according to the embodiment (2) configured as described above will be explained.
第３図に示すように、まずイオン打ち込み、拡散等によ
り半導体基板１中に埋め込み層２ａ、２ｂ、３ａ、３ｂ
を形成した後、この半導体基板１上に例えばエピタキシ
ャル成長によりエピタキシャル層４を形成する。次に、
このエピタキシャル層４中に例えばそれぞれｎ型不純物
及びｐ型不純物をイオン打ち込みすることによりｎウェ
ル５ａ、５ｂ及びｐウェル６ａ、６ｂを形成する。次に
、例えば選択酸化により前記エピタキシャル層４の表面
にフィールド絶縁膜７を形成する。次に、例えばリンの
ようなｎ型不純物のイオン打ち込み、拡散等により前記
ｎウェル５ａ中に例えばリンのようなｎ型不純物を選択
的にイオン打ち込みすることによりコレクタ取り出し領
域１７を形成する。As shown in FIG. 3, first, buried layers 2a, 2b, 3a, 3b are formed in a semiconductor substrate 1 by ion implantation, diffusion, etc.
After forming, an epitaxial layer 4 is formed on this semiconductor substrate 1 by, for example, epitaxial growth. next,
For example, n-type impurities and p-type impurities are ion-implanted into this epitaxial layer 4, respectively, to form n-wells 5a, 5b and p-wells 6a, 6b. Next, a field insulating film 7 is formed on the surface of the epitaxial layer 4 by, for example, selective oxidation. Next, the collector extraction region 17 is formed by selectively ion-implanting an n-type impurity such as phosphorus into the n-well 5a by ion implantation or diffusion of an n-type impurity such as phosphorus.
次に、前記フィールド絶縁膜７で囲まれたｎウェル５ａ
、５ｂ及びｐウェル６ａ、６ｂの表面に例えば熱酸化に
より絶縁膜１８を形成する。次に、前記ｎウェル５ａの
表面に形成された絶縁膜１８のみ選択的にエツチング除
去する。Next, the n-well 5a surrounded by the field insulating film 7
, 5b and the p-wells 6a, 6b, an insulating film 18 is formed by, for example, thermal oxidation. Next, only the insulating film 18 formed on the surface of the n-well 5a is selectively etched away.
次に第４図に示すように、例えばＣＶ Ｄ （Ｃｈｅｍ
ｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によ
り全面に多結晶シリコン膜９を形成した後、この多結晶
シリコン膜９のうちの後にベース引き出し電極８となる
部分を除いて例えばヒ素のようなｎ型不純物をあらかじ
めイオン打ち込み等により選択的にドープする。Next, as shown in FIG. 4, for example, CV D (Chem
After forming a polycrystalline silicon film 9 on the entire surface by the ical vapor deposition method, an n-type impurity such as arsenic is ion-implanted in advance into the polycrystalline silicon film 9 except for the portion that will later become the base extraction electrode 8. selectively doped by etc.
次に、例えばＣＶＤ法により全面に高融点金属シリサイ
ド膜１０を形成した後、この高融点金属シリサイド膜１
０の上に所定形状のフォトレジスト膜２５を形成する。Next, after forming a high melting point metal silicide film 10 on the entire surface by, for example, CVD method, this high melting point metal silicide film 1
A photoresist film 25 having a predetermined shape is formed on the photoresist film 25.
次に、このフォトレジスト膜２５をマスクとして前記多
結晶シリコン膜９及び高融点金属シリサイド膜１０中に
例えばホウ素のようなｎ型不純物をイオン打ち込みする
。このイオン打ち込みは、例えば打ち込みエネルギー１
０ｋｅＶ、ドーズ量５ Ｘ １０’″”／ａｌの条件で
行う。この後、前記フォトレジスト膜２５を除去する。Next, using this photoresist film 25 as a mask, ions of an n-type impurity such as boron are implanted into the polycrystalline silicon film 9 and the high melting point metal silicide film 10. For example, this ion implantation has an implantation energy of 1
This is carried out under the conditions of 0 keV and a dose of 5 x 10'''/al. After that, the photoresist film 25 is removed.
次に第５図に示すように、前記高融点金属シリサイド膜
１０の上に例えばＣＶＤ法により例えば膜厚０．３μｍ
の絶縁膜１３を形成した後、これらの絶縁膜１３、前記
高融点金属シリサイド膜１０及び前記多結晶シリコン膜
９を例えば反応性イオンエツチング（ＲＩＥ）のような
異方性エツチングにより順次パターンニングして、ベー
ス引き出し電極８及びゲート電極１９．２０を形成する
。これによって、これらのベース引き出し電極８及びゲ
ート電極１９．２０を同時に形成することができる。す
なわち、同一の製造工程で形成された同一の導体膜（多
結晶シリコン膜９及び高融点金属シリサイド膜１０）に
より、ベース引き出し電極８及びゲート電極１９．２０
を構成することができる。また、バイポーラトランジス
タとＭＩＳＦＥＴの製造工程において、最重要工程であ
るエミツタ幅Ｗを決定する工程とゲート長りを決定する
工程とが同時に、１回のエツチング工程により行うこと
ができる。前記した理由は、前記ベース引き出し電極８
をパターンニングする工程は、エミツタ幅Ｗを、後の工
程で形成される側壁１２とともに、規定しているからで
ある。Next, as shown in FIG. 5, a film having a thickness of 0.3 μm, for example, is deposited on the high melting point metal silicide film 10 by, for example, the CVD method.
After forming the insulating film 13, the insulating film 13, the high melting point metal silicide film 10, and the polycrystalline silicon film 9 are sequentially patterned by anisotropic etching such as reactive ion etching (RIE). Thus, the base lead electrode 8 and gate electrodes 19 and 20 are formed. Thereby, the base extraction electrode 8 and the gate electrodes 19 and 20 can be formed at the same time. That is, the base extraction electrode 8 and the gate electrode 19, 20 are formed by the same conductor film (polycrystalline silicon film 9 and high melting point metal silicide film 10) formed in the same manufacturing process.
can be configured. Furthermore, in the manufacturing process of bipolar transistors and MISFETs, the most important process, the process of determining the emitter width W and the process of determining the gate length, can be performed simultaneously in a single etching process. The reason mentioned above is that the base extraction electrode 8
This is because the process of patterning defines the emitter width W together with the sidewall 12 that will be formed in a later process.
次に第６図に示すように、ゲート電極２０をマスクとし
てｎウェル６ｂ中に例えばリンのようなｎ型不純物を例
えば打ち込みエネルギー６０ｋｅＶ、ドーズ量ｌＸ１０
１３／ｄの条件で選択的にイオン打ち込みすることによ
り低不純物濃度部２３ａ、２４ａを形成する。次に、同
様にしてゲート電極１９をマスクとしてｎウェル５ｂ中
に例えばホウ素のようなｎ型不純物を例えば打ち込みエ
ネルギー３０ｋｅＶ、ドーズ量ｌＸ１０’３／ａｌの条
件で選択的にイオン打ち込みすることにより低不純物濃
度部２１ａ、２２ａを形成する。この後、例えば９００
℃で１０分間熱処理を行うことにより、前記ベース引き
出し電極８中のＰ型不純物をｎウェル５ａ中に拡散させ
て外部ベース領域１１を形成するとともに、イオン打ち
込みされた前記不純物の電気的活性化を同時に行う。Next, as shown in FIG. 6, using the gate electrode 20 as a mask, an n-type impurity such as phosphorus is implanted into the n-well 6b at an energy of 60 keV and a dose of lX10.
Low impurity concentration portions 23a and 24a are formed by selectively implanting ions under the condition of 13/d. Next, in the same manner, using the gate electrode 19 as a mask, an n-type impurity such as boron is selectively ion-implanted into the n-well 5b under the conditions of an implantation energy of 30 keV and a dose of lX10'3/al. Impurity concentration portions 21a and 22a are formed. After this, for example, 900
By performing heat treatment at .degree. C. for 10 minutes, the P-type impurity in the base extraction electrode 8 is diffused into the n-well 5a to form the external base region 11, and the ion-implanted impurity is electrically activated. Do it at the same time.
次に、例えばＣＶＤ法により全面に例えば膜厚０．４μ
ｍの５ｉｎ２膜のような絶縁膜を形成した後、例えばＲ
ＩＥによりこの絶縁膜を基板表面と一２４＝
垂直方向に異方性エツチングすることによって、第７図
に示すように、前記ベース引き出し電極８及びゲート電
極１９．２０の側面に側壁１２を形成する。Next, a film with a thickness of, for example, 0.4 μm is applied to the entire surface by, for example, the CVD method.
After forming an insulating film such as a 5in2 film of R
By anisotropically etching this insulating film in a direction perpendicular to the substrate surface using IE, side walls 12 are formed on the side surfaces of the base extraction electrode 8 and gate electrodes 19 and 20, as shown in FIG. .
次に、この側壁１２をマスクとしてｎウェル６ｂ中に例
えばヒ素のようなｎ型不純物を例えば打ち込みエネルギ
ー８０ｋｅＶ、ドーズ量５ Ｘ １０”／ｄの条件で選
択的にイオン打ち込みすることにより、この側壁１２に
対して自己整合的にソース領域２３及びドレイン領域２
４を形成する。次に、この側壁１２をマスクとしてｎウ
ェル５ｂ中に例えばホウ素のようなｎ型不純物を例えば
打ち込みエネルギ３０ｋｅＶ、ドーズ量２Ｘ１０”／ａ
＃の条件で選択的にイオン打ち込みすることにより、こ
の側壁１２に対して自己整合的にソース領域２１及びド
レイン領域２２を形成する。次に、この側壁１２をマス
クとしてｎウェル５ａ中に例えばホウ素のようなｎ型不
純物を例えば打ち込みエネルギー１０ｋｅ■、ドーズ量
ｌＸｌ０１４／ａ＃の条件で選択的にイオン打ち込みす
ることにより、この側壁１２に対して自己整合的に内部
ベース領域１４を形成する。Next, using this sidewall 12 as a mask, ions of an n-type impurity such as arsenic, for example, are selectively implanted into the n-well 6b under the conditions of an implantation energy of 80 keV and a dose of 5 x 10''/d. Source region 23 and drain region 2 in self-alignment with respect to 12
form 4. Next, using this side wall 12 as a mask, an n-type impurity such as boron is implanted into the n-well 5b at an energy of 30 keV and a dose of 2×10”/a.
By selectively implanting ions under # conditions, the source region 21 and drain region 22 are formed in a self-aligned manner with respect to the sidewall 12. Next, using this side wall 12 as a mask, ions of an n-type impurity such as boron, for example, are selectively implanted into the n-well 5a under the conditions of, for example, an implantation energy of 10 ke and a dose of lXl014/a#. The internal base region 14 is formed in a self-aligned manner.
次に第８図に示すように、例えばＣＶＤ法により全面に
例えば膜厚０．１５μｍの多結晶シリコン膜２６を形成
した後、この多結晶シリコン膜２６に例えばヒ素のよう
なｎ型不純物を例えば打ち込みエネルギー８０ｋｅＶ、
ドーズ量１．５Ｘ１０１Ｇ／ｄの条件でイオン打ち
込みする。Next, as shown in FIG. 8, after forming a polycrystalline silicon film 26 with a thickness of, for example, 0.15 μm over the entire surface by, for example, the CVD method, an n-type impurity such as arsenic is doped into the polycrystalline silicon film 26, for example. Implant energy 80keV,
Ion implantation is performed at a dose of 1.5×101 G/d.
次に、例えば９５０℃で２０分間熱処理を行って前記多
結晶シリコン膜２６中のｎ型不純物を前記内部ベース領
域１４中に拡散させることにより、第２図に示すように
、前記側壁１２に対して自己整合的にエミッタ領域１６
を形成する。次に、エツチングにより前記多結晶シリコ
ン膜２６をパターンニングして多結晶シリコンエミッタ
電極１５を形成する。Next, heat treatment is performed at, for example, 950° C. for 20 minutes to diffuse the n-type impurity in the polycrystalline silicon film 26 into the internal base region 14, so that the sidewall 12 is heated as shown in FIG. emitter region 16 in a self-aligned manner.
form. Next, the polycrystalline silicon film 26 is patterned by etching to form the polycrystalline silicon emitter electrode 15.
この状態における前記エミッタ領域１６の深さは例えば
０．１μｍ、内部ベース領域１４の深さは例えば０．２
５μｍ、外部ベース領域１１の深さは例えば０．４μｍ
、ｐチャネルＭＯ８ＦＥＴＱ２のソース領域２１及びド
レイン領域２２並びにｎチャネルＭＯ８ＦＥＴＱ３のソ
ース領域２３及びドレイン領域２４の深さはいずれも例
えば０．４μｍである。In this state, the depth of the emitter region 16 is, for example, 0.1 μm, and the depth of the internal base region 14 is, for example, 0.2 μm.
5 μm, and the depth of the external base region 11 is, for example, 0.4 μm.
The depths of the source region 21 and drain region 22 of the p-channel MO8FETQ2 and the source region 23 and the drain region 24 of the n-channel MO8FETQ3 are, for example, 0.4 μm.
この後、全面にパッシベーション用の絶縁膜（図示せず
）を形成した後、この絶縁膜にコンタトクホールＣ□〜
Ｃ７を形成する。次に、全面に例えばアルミニウム膜を
形成し、このアルミニウム膜をエツチングによりパター
ンニングして所定の配線（図示せず）を形成し、これに
よって目的とするバイポーラ−ＣＭＯ５ＬＳＩを完成さ
せる。After that, after forming an insulating film (not shown) for passivation on the entire surface, contact hole C□~ is formed on this insulating film.
Form C7. Next, an aluminum film, for example, is formed on the entire surface, and this aluminum film is patterned by etching to form predetermined wiring (not shown), thereby completing the intended bipolar CMO5LSI.
上述の製造方法によれば、ベース引き出し電極８と自己
整合的に設けられたエミッタ領域１６を有する高速のｎ
ｐｎ型バイポーラトランジスタＱ工と０ＭＯ８とを簡単
な製造工程で同一の半導体基板１上に形成することがで
きる。According to the above-described manufacturing method, a high-speed n
The pn type bipolar transistors Q and OMO8 can be formed on the same semiconductor substrate 1 through a simple manufacturing process.
実施例■
第９図は、本発明の実施例■によるバイポーラ−０ＭＯ
８ＬＳＩを示す断面図である。なお、この実施例■によ
るバイポーラ−０ＭＯ８ＬＳＩの平面図は第１図と同様
である。Example ■ FIG. 9 shows a bipolar-0 MO according to Example ■ of the present invention.
It is a sectional view showing 8LSI. Incidentally, the plan view of the bipolar-0MO8LSI according to this embodiment (2) is the same as that in FIG.
第９図に示すように、実施例■によるバイポーラ−０Ｍ
Ｏ８ＬＳＩは、ベース引き出し電極８及びゲート電極１
９．２０がそれぞれｐ型及びｎ型不鈍物をドープした、
層抵抗が例えば２００Ω／口の多結晶シリコン膜のみか
ら構成されていることを除いて、実施例■によるバイポ
ーラ−ＣＭＯ５ＬＳＩと実質的に同一の構成を有する。As shown in FIG. 9, the bipolar-0M according to the embodiment
O8LSI has a base extraction electrode 8 and a gate electrode 1.
9.20 doped with p-type and n-type obtuses, respectively.
It has substantially the same structure as the bipolar-CMO5LSI according to Example 2, except that the layer resistance is composed only of a polycrystalline silicon film of, for example, 200 Ω/hole.
これらのベース引き出し電極８及びゲート電極１９．２
０は、同一製造工程で形成された同一の多結晶シリコン
膜に不純物ドーピングを行った後にパターンニングする
ことにより同時に形成されたものである。These base extraction electrodes 8 and gate electrodes 19.2
0 are formed simultaneously by doping impurities into the same polycrystalline silicon film formed in the same manufacturing process and then patterning it.
これによって、実施例Ｉと同様に製造工程の簡略化を図
ることができる。Thereby, as in Example I, the manufacturing process can be simplified.
この実施例■によるバイポーラ−０ＭＯ８ＬＳＩの製造
方法は、高融点金属シリサイド膜１０を形成しないこと
を除いて、実施例Ｉにおいて述べたと同様である。The method for manufacturing the bipolar MO8LSI according to Example 2 is the same as that described in Example I, except that the refractory metal silicide film 10 is not formed.
実施例■
第１０図は、本発明の実施例■によるバイポーラ−０Ｍ
Ｏ８ＬＳＩを示す断面図である。なお、この実施例■に
よるバイポーラ−０ＭＯ８ＬＳＩの平面図は第１図と同
様である。Example ■ Figure 10 shows a bipolar-0M according to Example ■ of the present invention.
FIG. 2 is a cross-sectional view showing O8LSI. Incidentally, the plan view of the bipolar-0MO8LSI according to this embodiment (2) is the same as that in FIG.
第１０図に示すように、実施例■によるパイボ一う−Ｃ
ＭＯ８ＬＳＩは、ベース引き出し電極８及びゲート電極
１９．２０がそれぞれｐ型及びｎ型不純物をドープした
、層抵抗が例えば２００Ω／口の多結晶シリコン膜のみ
から構成されていること並びにエミッタ領域１６が側壁
１２をマスクとして行うｎ型不純物のイオン打ち込み等
により形成されていることを除いて、実施例Ｉによるバ
イポーラ−０ＭＯ８ＬＳＩと実質的に同一の構成を有す
る。これらのベース引き出し電極８及びゲート電極１９
．２０は、実施例■と同様に、同一製造工程で形成され
た同一の多結晶シリコン膜に不純物ドーピングを行った
後にパターンニングすることにより同時に形成されたも
のである。これによって、実施例Ｉ、■と同様に製造工
程の簡略化を図ることができる。As shown in FIG. 10, the pibo-C according to the embodiment
The MO8LSI is characterized in that the base extraction electrode 8 and the gate electrodes 19 and 20 are composed only of polycrystalline silicon films doped with p-type and n-type impurities, respectively, and have a layer resistance of, for example, 200Ω/hole, and that the emitter region 16 is formed on the sidewalls. It has substantially the same structure as the bipolar-0MO8LSI according to Example I, except that it is formed by ion implantation of n-type impurities using No. 12 as a mask. These base extraction electrodes 8 and gate electrodes 19
．． Samples 20 and 20 were formed at the same time by doping impurities into the same polycrystalline silicon film formed in the same manufacturing process and then patterning it, as in Example 2. As a result, the manufacturing process can be simplified in the same way as in Examples I and (2).
この実施例■によるバイポーラ−０ＭＯ８ＬＳＩの製造
方法は、高融点金属シリサイド膜１０を形成しないこと
及びエミッタ領域１６を側壁１２をマスクとして行うｎ
型不純物のイオン打ち込み等により形成することを除い
て、実施例Ｉにおいて述べたと同様である。The manufacturing method of the bipolar MO8LSI according to this embodiment (2) includes not forming the refractory metal silicide film 10 and forming the emitter region 16 using the sidewall 12 as a mask.
The process is the same as that described in Example I except that it is formed by ion implantation of type impurities.
夫１匠■
第１１図は、本発明の実施例■によるバイポーラ−ＣＭ
Ｏ８ＬＳＩを示す断面図である。Figure 11 shows a bipolar commercial according to the embodiment of the present invention.
FIG. 2 is a cross-sectional view showing O8LSI.
第１１図に示すように、実施例■によるバイポーラ−Ｃ
ＭＯ８ＬＳＩにおいては、ｎｐｎ型バイポーラトランジ
スタＱ工がいわゆるＳＩＣＯＳｌＣ０８（Ｓｉｄｅ Ｂ
ａ５ｅ Ｃｏｎｔａｃｔ ５ｔｒｕｃｔｕｒｅ）と呼ば
れる構造を有している。すなわち、この５ＩＣＯ８構造
のｎｐｎ型バイポーラトランジスタＱ１においては、フ
ィールド絶縁膜７上に例えばｐ゛型の多結晶シリコン膜
から成るベース引き出し電極８ａが設けられている。そ
して、外部ベース領域１１の側壁にこのベース引き出し
電極８ａが接続された構造を有する。これによって、ベ
ース抵抗の低減及びベース領域の面積の低減を図ること
ができる。As shown in FIG. 11, the bipolar-C according to the embodiment
In MO8LSI, the npn bipolar transistor Q type is so-called SICOS1C08 (Side B
It has a structure called a5e Contact 5structure). That is, in the npn type bipolar transistor Q1 having the 5ICO8 structure, a base lead electrode 8a made of, for example, a p'' type polycrystalline silicon film is provided on the field insulating film 7. The base lead electrode 8a is connected to the side wall of the external base region 11. Thereby, it is possible to reduce the base resistance and the area of the base region.
また、前記ベース引き出し電極８ａの上には、同一製造
工程で形成された同一の多結晶シリコン膜をパターンニ
ングすることによりゲート電極１９．２０と同時に形成
されたベース引き出し電極８が設けられている。このベ
ース引き出し電極８によって、ベース抵抗をより一層低
減することができる。Further, on the base extraction electrode 8a, a base extraction electrode 8 is provided which is formed simultaneously with the gate electrodes 19 and 20 by patterning the same polycrystalline silicon film formed in the same manufacturing process. . This base extraction electrode 8 allows the base resistance to be further reduced.
従って、超高速のｎｐｎ型バイポーラトランジスタＱ工
とＣＭＯ８とを同一半導体基板１上に形成することがで
きる。なお、上述の５ＩＣＯ８構造のｎｐｎ型バイポー
ラトランジスタについては、例えばアイ・イー・ディー
・エム、 １９８６年、テクニカル ダイジェスト 第
４７２頁から第４７５頁（ＩＥＤＭ １９８６．Ｔｅｃ
ｈｎｉｃａｌ Ｄｉｇｅｓｔ ｐｐ、４７２−４７５）
や特開昭５６−１５５６号公報に記載されている。Therefore, the ultra-high speed npn type bipolar transistor Q and the CMO 8 can be formed on the same semiconductor substrate 1. Regarding the above-mentioned 5ICO8 structure npn bipolar transistor, for example, IDM, 1986, Technical Digest, pages 472 to 475 (IEDM 1986.Tec
hnical Digest pp, 472-475)
and JP-A-56-1556.
この実施例■によるバイポーラ−ＣＭＯ８ＬＳＩを製造
する場合には、５ＩＣＯ８構造に特徴的な前記ベース引
き出し電極８ａを例えば前記特開昭５６−１５５６号公
報に記載されていると同様な方法によりあらかじめ形成
した後、第３図に示す工程以降の工程を進めればよい。When manufacturing the bipolar CMO8LSI according to this embodiment (2), the base lead-out electrode 8a, which is characteristic of the 5ICO8 structure, was formed in advance by a method similar to that described in, for example, the above-mentioned Japanese Patent Application Laid-Open No. 1556-1982. After that, it is sufficient to proceed with the steps shown in FIG. 3 and the subsequent steps.
以上、本発明を実施例にもとづき具体的に説明したが、
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。The present invention has been specifically explained above based on examples, but
It goes without saying that the present invention is not limited to the embodiments described above, and can be modified in various ways without departing from the spirit thereof.
＝３１−
例えば、前記側壁１２は、不純物をドープした多結晶シ
リコンの増速酸化現象を利用して形成することも可能で
ある。すなわち、第１２図に示すように１例えばホウ素
のようなｎ型不純物を高濃度にドープした多結晶シリコ
ン膜から成るベース引き出し電極８及び例えばリンのよ
うなｎ型不純物を高濃度にドープした多結晶シリコン膜
から成るゲート電極１９．２０を形成し、この後例えば
スチーム雰囲気において８００℃で３０分間酸化すると
、前記増速酸化現象によりこれらのベース引き出し電極
８及びゲート電極１９．２０の側面及び上面に例えば膜
厚１２００人のＳｉＯ□膜のような厚い絶縁膜２７が形
成される。一方、不純物濃度の低いエピタキシャル層４
の表面には例えば膜厚２００人の５ｉｎ２膜のような薄
い絶縁膜（図示せず）しか形成されない。従って、この
絶縁膜を２００人程エソツチングすることにより、第１
２図に示すように、ベース引き出し電極８及びゲート電
極１９．２０の側面に前記側壁１２と同様な役割を果た
す絶縁膜２７ａを形成することができる。=31- For example, the sidewall 12 can also be formed using an accelerated oxidation phenomenon of polycrystalline silicon doped with impurities. That is, as shown in FIG. 12, a base lead electrode 8 made of a polycrystalline silicon film heavily doped with an n-type impurity such as boron, and a polycrystalline silicon film doped with a high concentration of an n-type impurity such as phosphorus. When a gate electrode 19.20 made of a crystalline silicon film is formed and then oxidized for 30 minutes at 800° C. in a steam atmosphere, the side and top surfaces of the base extraction electrode 8 and the gate electrode 19.20 are oxidized due to the accelerated oxidation phenomenon. A thick insulating film 27, such as a SiO□ film having a thickness of 1200 nm, is formed thereon. On the other hand, the epitaxial layer 4 with low impurity concentration
Only a thin insulating film (not shown), such as a 5in2 film with a thickness of 200 mm, is formed on the surface of the insulating film. Therefore, by etching this insulating film by about 200 people, the first
As shown in FIG. 2, an insulating film 27a, which plays the same role as the sidewall 12, can be formed on the side surfaces of the base extraction electrode 8 and the gate electrode 19, 20.
また、前記内部ベース領域１４をイオン打ち込みにより
形成するのではなく、第８図に示す多結晶シリコン膜２
６に例えばヒ素のようなｎ型不純物及び例えばホウ素の
ようなｎ型不純物をイオン打ち込みした後、熱処理を行
ってこれらの不純物を多結晶シリコン膜２６からｎウェ
ル５ａ中に拡散させることにより、この内部ベース領域
１４をエミッタ領域１６と同時に形成することも可能で
ある。Moreover, instead of forming the internal base region 14 by ion implantation, the polycrystalline silicon film 2 shown in FIG.
After ion-implanting an n-type impurity such as arsenic and an n-type impurity such as boron into 6, heat treatment is performed to diffuse these impurities from the polycrystalline silicon film 26 into the n-well 5a. It is also possible to form internal base region 14 at the same time as emitter region 16.
次に、この内部ベース領域１４と前記外部ベース領域１
１との接続部が十分に低抵抗化されず、このためベース
抵抗の低減を十分に図ることができない場合がある。こ
の場合には、前記ｐチャネルＭＯ３ＦＥＴＱ２のソース
領域２１及びドレイン領域２２の低不純物濃度部２１ａ
、２２ａを形成するためのイオン打ち込みの際に側壁１
２の下方にもイオン打ち込みを行うことにより、この内
部ベース領域１４と外部ベース領域１１との接続部が十
分に低抵抗化され、これによってベース抵抗の低減を十
分に図ることができる。Next, this internal base region 14 and the external base region 1
1 may not have a sufficiently low resistance, and therefore the base resistance may not be sufficiently reduced. In this case, the low impurity concentration portion 21a of the source region 21 and drain region 22 of the p-channel MO3FETQ2 is
, 22a during ion implantation to form the side wall 1.
By performing ion implantation also below 2, the resistance of the connection between the internal base region 14 and the external base region 11 can be sufficiently reduced, thereby making it possible to sufficiently reduce the base resistance.
なお、前記ｎｐｎ型バイポーラトランジスタＱ□の代わ
りに、ｐｎｐ型バイポーラトランジスタを用いることも
勿論可能である。Note that it is of course possible to use a pnp type bipolar transistor instead of the npn type bipolar transistor Q□.
本発明は、バイポーラ−ＣＭＯ８による高速のスタチッ
クＲＡＭ （Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒ
ｙ）、ゲートアレイ等の各種ＬＳＩに適用することがで
きる。本発明の実施例１、■は、特に、高速のスタチッ
クＲＡＭに適用して好適なものである。すなわち、多結
晶シリコンエミッタ電極１５の形成に用いた多結晶シリ
コン膜２６をスタチックメモリセルに用いる高抵抗多結
晶シリコン抵抗の形成に共用することが可能である。逆
に言えば、二層の多結晶シリコン膜を有するＬＳＩの場
合には、二層目の多結晶シリコン膜を多結晶シリコンエ
ミッタ電極１５の形成に用いた多結晶シリコン膜２６と
共用することができ、従ってバイポーラトランジスタの
形成のための製造工程の増加は殆どない。The present invention is a high-speed static RAM (Random Access Memory) using bipolar CMO8.
y), it can be applied to various LSIs such as gate arrays. Embodiment 1 of the present invention (2) is particularly suitable for application to a high-speed static RAM. In other words, the polycrystalline silicon film 26 used to form the polycrystalline silicon emitter electrode 15 can be also used to form a high-resistance polycrystalline silicon resistor used in a static memory cell. Conversely, in the case of an LSI having a two-layer polycrystalline silicon film, the second layer of polycrystalline silicon film can be shared with the polycrystalline silicon film 26 used to form the polycrystalline silicon emitter electrode 15. Therefore, there is little increase in manufacturing steps for the formation of bipolar transistors.
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。A brief explanation of the effects obtained by typical inventions disclosed in this application is as follows.
すなわち、第１の発明によれば、半導体集積回路装置の
製造工程の簡略化を図ることができる。That is, according to the first invention, it is possible to simplify the manufacturing process of a semiconductor integrated circuit device.
また、第２の発明によれば、半導体集積回路装置を簡単
な製造工程で製造することができる。Further, according to the second invention, a semiconductor integrated circuit device can be manufactured using a simple manufacturing process.
第１図は、本発明の実施例■によるバイポーラ−ＣＭＯ
８ＬＳＩを示す平面図、
第２図は、第１図のＸ−Ｘ線に沿っての断面図、第３図
〜第８図は、第１図及び第２図に示すバイポーラ−ＣＭ
Ｏ８ＬＳＩの製造方法を工程順に説明するための断面図
、
第９図は、本発明の実施例■によるバイポーラ−ＣＭＯ
８ＬＳＩを示す断面図、
第１０図は、本発明の実施例■によるバイポーラ−ＣＭ
Ｏ８ＬＳＩを示す断面図、
第１１図は、本発明の実施例■によるバイポーラ−ＣＭ
Ｏ８ＬＳＩを示す断面図、
第１２図は、本発明の変形例を示す断面図である。
図中、１・・・半導体基板、２ａ、２ｂ、３ａ、３ｂ・
・・埋め込み層、４・・・エピタキシャル層、５ａ、５
ｂ・・・ｎウェル、６ａ、６ｂ・・・ｐウェル、７・・
・フィールド絶縁膜、８・・・ベース引き出し電極、９
・・・多結晶シリコン膜、１０・・・高融点金属シリサ
イド膜、１１・・・外部ベース領域、１２・・・側壁、
１４・・・内部ベース領域、１５・・・多結晶シリコン
エミッタ電極、１６・・・エミッタ領域、１９．２０・
・・ゲート電極、２１．２３・・・ソース領域、２２．
２４・・・ドレイン領域、Ｑｌ・・・ｎｐｎ型バイポー
ラトランジスタ、Ｑ２・・・ｐチャネル間Ｏ８ＦＥＴ、
Ｑ３−ｎチャネルＭＯＳ Ｆ Ｅ Ｔ、 Ｗ−・・エミ
ツタ幅、Ｌ・・・ゲート長である。FIG. 1 shows a bipolar CMO according to embodiment ① of the present invention.
8LSI; FIG. 2 is a cross-sectional view taken along line X-X in FIG. 1; FIGS. 3 to 8 are bipolar-CM shown in FIGS. 1 and 2.
A cross-sectional view for explaining the O8LSI manufacturing method step by step, FIG. 9 is a bipolar-CMO according to the embodiment
A cross-sectional view showing the 8LSI, FIG. 10 is a bipolar-CM according to the embodiment
A cross-sectional view showing the O8LSI, FIG. 11 is a bipolar-CM according to the embodiment
FIG. 12 is a sectional view showing a modification of the present invention. In the figure, 1... semiconductor substrate, 2a, 2b, 3a, 3b.
...Buried layer, 4...Epitaxial layer, 5a, 5
b...n well, 6a, 6b...p well, 7...
・Field insulating film, 8...Base extraction electrode, 9
... polycrystalline silicon film, 10 ... high melting point metal silicide film, 11 ... external base region, 12 ... side wall,
14... Internal base region, 15... Polycrystalline silicon emitter electrode, 16... Emitter region, 19.20.
...Gate electrode, 21.23...Source region, 22.
24...Drain region, Ql...npn type bipolar transistor, Q2...p-channel inter-channel O8FET,
Q3 - n channel MOS FET, W - emitter width, L... gate length.
Claims (1)
半導体集積回路装置であって、前記バイポーラトランジ
スタのベース引き出し電極と前記ＭＩＳＦＥＴのゲート
電極とが同一の製造工程で形成された同一の導体膜によ
り構成されていることを特徴とする半導体集積回路装置
。 ２、前記ベース引き出し電極及び前記ゲート電極の側面
に絶縁物から成る側壁が設けられ、前記ベース引き出し
電極の側面に設けられた前記側壁に対して自己整合的に
前記バイポーラトランジスタのエミッタ領域が設けられ
ているとともに、前記ゲート電極の側面に設けられた前
記側壁に対して自己整合的に前記ＭＩＳＦＥＴのソース
領域及びドレイン領域が設けられていることを特徴とす
る特許請求の範囲第１項記載の半導体集積回路装置。 ３、前記バイポーラトランジスタがｎｐｎ型バイポーラ
トランジスタであり、前記ＭＩＳＦＥＴがｎチャネルＭ
ＩＳＦＥＴとｐチャネルＭＩＳＦＥＴとから成る相補型
ＭＩＳＦＥＴであることを特徴とする特許請求の範囲第
１項又は第２項記載の半導体集積回路装置。４、前記導
体膜が多結晶シリコン膜であることを特徴とする特許請
求の範囲第１項〜第３項のいずれか一項記載の半導体集
積回路装置。 ５、前記導体膜が、多結晶シリコン膜と、この多結晶シ
リコン膜上に設けられた高融点金属シリサイド膜又は高
融点金属膜とから成る重ね膜であることを特徴とする特
許請求の範囲第１項〜第３項のいずれか一項記載の半導
体集積回路装置。 ６、前記ベース引き出し電極を構成する前記多結晶シリ
コン膜がｐ＾＋型の多結晶シリコン膜であり、前記ゲー
ト電極を構成する前記多結晶シリコン膜がｎ＾＋型の多
結晶シリコン膜であることを特徴とする特許請求の範囲
第４項又は第５項記載の半導体集積回路装置。 ７、前記ｐ＾＋型の多結晶シリコン膜からのｐ型不純物
の拡散により前記バイポーラトランジスタの外部ベース
領域が前記ベース引き出し電極に対して自己整合的に設
けられていることを特徴とする特許請求の範囲第６項記
載の半導体集積回路装置。 ８、前記導体膜が高融点金属膜又は高融点金属シリサイ
ド膜であることを特徴とする特許請求の範囲第３項記載
の半導体集積回路装置。 ９、前記半導体集積回路装置がスタチックＲＡＭ又はゲ
ートアレイであることを特徴とする特許請求の範囲第１
項〜第８項のいずれか一項記載の半導体集積回路装置。 １０、バイポーラトランジスタとＭＩＳＦＥＴとを有す
る半導体集積回路装置の製造方法であって、導体膜を全
面に形成する工程と、前記導体膜をパターンニングする
ことにより前記バイポーラトランジスタのベース引き出
し電極と前記ＭＩＳＦＥＴのゲート電極とを同時に形成
する工程とを具備することを特徴とする半導体集積回路
装置の製造方法。 １１、前記ベース引き出し電極及び前記ゲート電極の上
に絶縁膜を形成し、この絶縁膜を異方性エッチングする
ことにより前記ベース引き出し電極及び前記ゲート電極
の側面に絶縁物から成る側壁を形成するようにしたこと
を特徴とする特許請求の範囲第１０項記載の半導体集積
回路装置の製造方法。 １２、不純物をドープした多結晶シリコン膜からの前記
不純物の拡散により前記バイポーラトランジスタのエミ
ッタ領域を前記側壁に対して自己整合的に形成するよう
にしたことを特徴とする特許請求の範囲第１１項記載の
半導体集積回路装置の製造方法。 １３、前記バイポーラトランジスタがｎｐｎ型バイポー
ラトランジスタであり、前記ＭＩＳＦＥＴがｎチャネル
ＭＩＳＦＥＴとｐチャネルＭＩＳＦＥＴとから成る相補
型ＭＩＳＦＥＴであることを特徴とする特許請求の範囲
第１０項〜第１２項のいずれか一項記載の半導体集積回
路装置の製造方法。 １４、前記導体膜が多結晶シリコン膜であることを特徴
とする特許請求の範囲第１０項〜第１３項のいずれか一
項記載の半導体集積回路装置の製造方法。 １５、前記導体膜が、多結晶シリコン膜と、この多結晶
シリコン膜上に設けられた高融点金属シリサイド膜又は
高融点金属膜とから成る重ね膜であることを特徴とする
特許請求の範囲第１０項〜第１３項のいずれか一項記載
の半導体集積回路装置の製造方法。 １６、前記ベース引き出し電極を構成する前記多結晶シ
リコン膜がｐ＾＋型の多結晶シリコン膜であり、前記ゲ
ート電極を構成する前記多結晶シリコン膜がｎ＾＋型の
多結晶シリコン膜であることを特徴とする特許請求の範
囲第１４項又は第１５項記載の半導体集積回路装置の製
造方法。 １７、前記ｐ＾＋型の多結晶シリコン膜からのｐ型不純
物の拡散により前記バイポーラトランジスタの外部ベー
ス領域を前記ベース引き出し電極に対して自己整合的に
形成するようにしたことを特徴とする特許請求の範囲第
１６項記載の半導体集積回路装置の製造方法。 １８、前記導体膜が高融点金属膜又は高融点金属シリサ
イド膜であることを特徴とする特許請求の範囲第１０項
〜第１３項のいずれか一項記載の半導体集積回路装置の
製造方法。１９、前記半導体集積回路装置がスタチック
ＲＡＭ又はゲートアレイであることを特徴とする特許請
求の範囲第１０項〜第１８項のいずれか一項記載の半導
体集積回路装置の製造方法。[Scope of Claims] 1. A semiconductor integrated circuit device having a bipolar transistor and a MISFET, wherein the base lead electrode of the bipolar transistor and the gate electrode of the MISFET are formed in the same conductive film in the same manufacturing process. A semiconductor integrated circuit device comprising: 2. A side wall made of an insulator is provided on the side surface of the base extraction electrode and the gate electrode, and an emitter region of the bipolar transistor is provided in self-alignment with the side wall provided on the side surface of the base extraction electrode. The semiconductor according to claim 1, wherein the source region and the drain region of the MISFET are provided in self-alignment with the sidewall provided on the side surface of the gate electrode. Integrated circuit device. 3. The bipolar transistor is an npn type bipolar transistor, and the MISFET is an n-channel M
3. The semiconductor integrated circuit device according to claim 1, wherein the semiconductor integrated circuit device is a complementary MISFET consisting of an ISFET and a p-channel MISFET. 4. The semiconductor integrated circuit device according to any one of claims 1 to 3, wherein the conductor film is a polycrystalline silicon film. 5. The conductor film is a layered film consisting of a polycrystalline silicon film and a high melting point metal silicide film or a high melting point metal film provided on the polycrystalline silicon film. The semiconductor integrated circuit device according to any one of items 1 to 3. 6. The polycrystalline silicon film forming the base extraction electrode is a p^+ type polycrystalline silicon film, and the polycrystalline silicon film forming the gate electrode is an n^+ type polycrystalline silicon film. A semiconductor integrated circuit device according to claim 4 or 5, characterized in that: 7. A patent claim characterized in that the external base region of the bipolar transistor is provided in a self-aligned manner with respect to the base extraction electrode by diffusion of p-type impurities from the p^+ type polycrystalline silicon film. The semiconductor integrated circuit device according to item 6. 8. The semiconductor integrated circuit device according to claim 3, wherein the conductor film is a high melting point metal film or a high melting point metal silicide film. 9. Claim 1, wherein the semiconductor integrated circuit device is a static RAM or a gate array.
9. A semiconductor integrated circuit device according to any one of items 8 to 8. 10. A method for manufacturing a semiconductor integrated circuit device having a bipolar transistor and a MISFET, which includes the steps of forming a conductor film over the entire surface, and patterning the conductor film to form a base lead-out electrode of the bipolar transistor and a base electrode of the MISFET. 1. A method of manufacturing a semiconductor integrated circuit device, comprising the step of simultaneously forming a gate electrode. 11. Forming an insulating film on the base lead-out electrode and the gate electrode, and anisotropically etching the insulating film to form side walls made of an insulator on the side surfaces of the base lead-out electrode and the gate electrode. 11. A method of manufacturing a semiconductor integrated circuit device according to claim 10. 12. Claim 11, characterized in that the emitter region of the bipolar transistor is formed in a self-aligned manner with respect to the side wall by diffusion of the impurity from a polycrystalline silicon film doped with an impurity. A method of manufacturing the semiconductor integrated circuit device described above. 13. Any one of claims 10 to 12, wherein the bipolar transistor is an npn-type bipolar transistor, and the MISFET is a complementary MISFET consisting of an n-channel MISFET and a p-channel MISFET. 1. A method for manufacturing a semiconductor integrated circuit device according to item 1. 14. The method of manufacturing a semiconductor integrated circuit device according to any one of claims 10 to 13, wherein the conductor film is a polycrystalline silicon film. 15. The conductive film is a layered film consisting of a polycrystalline silicon film and a high melting point metal silicide film or a high melting point metal film provided on the polycrystalline silicon film. The method for manufacturing a semiconductor integrated circuit device according to any one of items 10 to 13. 16. The polycrystalline silicon film forming the base extraction electrode is a p^+ type polycrystalline silicon film, and the polycrystalline silicon film forming the gate electrode is an n^+ type polycrystalline silicon film. A method of manufacturing a semiconductor integrated circuit device according to claim 14 or 15, characterized in that: 17. A patent characterized in that the external base region of the bipolar transistor is formed in a self-aligned manner with respect to the base extraction electrode by diffusion of p-type impurities from the p^+ type polycrystalline silicon film. A method for manufacturing a semiconductor integrated circuit device according to claim 16. 18. The method of manufacturing a semiconductor integrated circuit device according to any one of claims 10 to 13, wherein the conductor film is a high melting point metal film or a high melting point metal silicide film. 19. The method of manufacturing a semiconductor integrated circuit device according to any one of claims 10 to 18, wherein the semiconductor integrated circuit device is a static RAM or a gate array.
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