JPH04116965A - 薄膜半導体装置 - Google Patents

薄膜半導体装置

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Publication number
JPH04116965A
JPH04116965A JP23733990A JP23733990A JPH04116965A JP H04116965 A JPH04116965 A JP H04116965A JP 23733990 A JP23733990 A JP 23733990A JP 23733990 A JP23733990 A JP 23733990A JP H04116965 A JPH04116965 A JP H04116965A
Authority
JP
Japan
Prior art keywords
thin film
film semiconductor
semiconductor device
electrode
main surface
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Pending
Application number
JP23733990A
Other languages
English (en)
Inventor
Seiichi Iwamatsu
誠一 岩松
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
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Publication date
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Publication of JPH04116965A publication Critical patent/JPH04116965A/ja
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は薄膜半導体装置の実装構造に関する。
〔発明が解決しようとする課題〕
上記従来技術によると、半導体装置の基板厚が厚（、薄
型実装に向かないと云う課題があった。
本発明は、かかる従来技術の課題を解決し、半導体装の
薄型化と高集積化を芙現する新らしい薄膜半導体装置の
実装構造を提供する事を目的とする。
〔課題を解決するための手段〕
上記課題を解決し、上記目的を達成する為に、本発明は
薄膜半導体装置に関し、少な（とも２つの薄膜半導体装
置の各一主面を互に表面実装する手段を取る事を基本と
する。
〔従来の技術〕
従来、少な（とも２つの半導体装置の各一主面を互に表
面実装された半導体装置はあったが、少な（とも２つの
薄膜半導体装置の各一主面を互に表面実装した薄膜半導
体装置はなかった。
〔実施例〕
以下、実施例により本発明を詳述する。
第１図は本発明の一実施例を示す薄膜半導体装置の実装
構造の断面図である。
すなわち、プリント基板１等の基板にプリント電極２が
形成されたいわゆるプリント配線基板やセラミック基板
等の表面に、第１の薄膜半導体装置６（ここで云う薄膜
＃！−導体装置とは、従来の半導体装置の厚さが１００
μｍ以上、４００μｍ程度であったのに対し、装置厚さ
が１０μｍ以下、１μＴｒＬＮ度の厚さの半導体装置の
ことである。）の一主面と、第２の薄膜半導体装置４の
一生面とを表面実装したものであり、本例では、第１の
薄膜半導体装置６の他の主面に形成された電源（１）５
と、プリント電極２とも表面実装されると共に、該第１
の薄膜半導体装置Ｓの一生面に形成された電極＋２１　
＋６１と前記第２の薄膜半導体装置４の一生面に形成さ
れた電極（３）Ｚとも表面実装されて成る。
更に、第１の薄膜半導体装置３の一生面に形成されたビ
ーム・リード（１）９はプリント電極２−と接続されて
成ると共に、第２の薄膜半導体装置４の一生面に形成さ
れたビーム・リード＋２１１０とも接続されて成り、又
、該ビーム・リードｆ２＋１０はプリント電極２とも接
続されて成る。更に、第２の薄膜半導体装置４の他の主
面に形成された電極（４）や第２の薄膜半導体装置の一
生面に形成された電極（３）７等からの他の主面からの
コンタクト・パッド穴等を通してリード線１１により外
部との接続がなされる。
〔発明の効果〕 本発明により、極めて薄い薄膜半導体装置の高集積な実
装が可能となる効果がある。
【図面の簡単な説明】
第１図は本発明の一実施例を示す薄膜半導体装置の実装
構造を示す断面図である。 １・・・・・・・・・プリント基板 ２・・・・・・・・・プリント電極 ３・・・・・・・・；第１の薄膜半導体装置４・・・・
・・・・・第２の薄膜半導体装置５・・・・・・・・・
電極（１） ６・・・・・・・・・電極（２〕 ７・・・・・・・・・電極（３） ８・・・・・・・・・電極（４） ９・・・・・・・・・ビーム・リード（１）１０・・・
・・・・・・ビーム・リード（２）１１・・・・・・・
・・リード扉 以上

Claims (1)

    【特許請求の範囲】
  1. 　少なくとも２つの薄膜半導体装置の各一主面が互に表
    面実装されて成る事を特徴とする薄膜半導体装置。
JP23733990A 1990-09-07 1990-09-07 薄膜半導体装置 Pending JPH04116965A (ja)

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5703405A (en) * 1993-03-15 1997-12-30 Motorola, Inc. Integrated circuit chip formed from processing two opposing surfaces of a wafer
US6784529B2 (en) * 2002-01-04 2004-08-31 Renesas Technology Corp. Semiconductor device
JP2010177682A (ja) * 2010-03-16 2010-08-12 Nec Corp 半導体装置及びその製造方法

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US5703405A (en) * 1993-03-15 1997-12-30 Motorola, Inc. Integrated circuit chip formed from processing two opposing surfaces of a wafer
US6784529B2 (en) * 2002-01-04 2004-08-31 Renesas Technology Corp. Semiconductor device
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