JPH0411395A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH0411395A JPH0411395A JP2112409A JP11240990A JPH0411395A JP H0411395 A JPH0411395 A JP H0411395A JP 2112409 A JP2112409 A JP 2112409A JP 11240990 A JP11240990 A JP 11240990A JP H0411395 A JPH0411395 A JP H0411395A
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- 239000004065 semiconductor Substances 0.000 title claims description 16
- 230000015654 memory Effects 0.000 claims abstract description 98
- 239000011159 matrix material Substances 0.000 claims description 3
- 238000011144 upstream manufacturing Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 241001550206 Colla Species 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は不揮発性半導体記憶装置、特に電流センスアン
プに関する。
プに関する。
［従来の技術］
従来の技術としてセンスアンプにおけるリファレンス回
路及びコントロールゲートとフローティングゲートとを
有したメモリセルの構成図を第２図を参照して説明する
。
路及びコントロールゲートとフローティングゲートとを
有したメモリセルの構成図を第２図を参照して説明する
。
第２図の構成において、行線ＷＯ，Ｗｌが選択され、選
択されたメモリセルがプログラムされた状態の場合では
しきい値電圧がＩＯＶ前後に上昇するためメモリセルは
オンしない。一方、選択されたメモリセルが未プログラ
ム状態の場合ではメモリセルはオンする。
択されたメモリセルがプログラムされた状態の場合では
しきい値電圧がＩＯＶ前後に上昇するためメモリセルは
オンしない。一方、選択されたメモリセルが未プログラ
ム状態の場合ではメモリセルはオンする。
次に、メモリセル部及びリファレンス回路の動作につい
て説明する。いまメモリセルＭＯＯ，ＭＯＩが未プログ
ラム状態にあり、メモリセルＭＩＯ，Ｍｌｌかプログラ
ムされた状態であるとする。行線ＷＯか選択され列線Ｄ
Ｏか選択されている状態にあるとき、メモリセルＭＯＯ
が選択されデイジット線に一定電ＦＭ １ ｍ２が流れ
る。リファレンス部のメモリセルＭＯＲ，ＭＩＲは常に
未プログラム状態にあるので、行線ＷＯを選択したこと
によりメモリセルＭＯＲが選択されリファレンス用デイ
ジット線に一定電流ｉ ｒ２が流れる。この状態から次
に、メモリセルＭｌｌを選択するため行線２列線をＷｌ
、ＤＩへ切り換える。メモリセルＭｌｌはプログラムさ
れた状態であるのでデイジット線の電流ｉｍ２はオフす
るが、列線Ｄ１には接地電位間との容量を有してるため
オフするまでの間その容量に電荷をためるための充電電
流が流れる。ざらに、行線が切り換わるときにリファレ
ンス部のメモリセルＭＯＲ，ＭＩＲが両方ともオフする
時間があり、この時にリファレンス部の電流ｉｒ２は“
０″になる。
て説明する。いまメモリセルＭＯＯ，ＭＯＩが未プログ
ラム状態にあり、メモリセルＭＩＯ，Ｍｌｌかプログラ
ムされた状態であるとする。行線ＷＯか選択され列線Ｄ
Ｏか選択されている状態にあるとき、メモリセルＭＯＯ
が選択されデイジット線に一定電ＦＭ １ ｍ２が流れ
る。リファレンス部のメモリセルＭＯＲ，ＭＩＲは常に
未プログラム状態にあるので、行線ＷＯを選択したこと
によりメモリセルＭＯＲが選択されリファレンス用デイ
ジット線に一定電流ｉ ｒ２が流れる。この状態から次
に、メモリセルＭｌｌを選択するため行線２列線をＷｌ
、ＤＩへ切り換える。メモリセルＭｌｌはプログラムさ
れた状態であるのでデイジット線の電流ｉｍ２はオフす
るが、列線Ｄ１には接地電位間との容量を有してるため
オフするまでの間その容量に電荷をためるための充電電
流が流れる。ざらに、行線が切り換わるときにリファレ
ンス部のメモリセルＭＯＲ，ＭＩＲが両方ともオフする
時間があり、この時にリファレンス部の電流ｉｒ２は“
０″になる。
尚、センスアンプの動作を簡単に説明すると、出力Ｓ
ＱＬＩＴのレベルの決定はリファレンス電流１ｒとメイ
ンメモリセルを流れる電流ｉｍの比で決まり１ｒの１／
ｎ （ｎは任意）より１ｍが低い場合はコラレベル、高
い場合はハイレベルと判定される。
ＱＬＩＴのレベルの決定はリファレンス電流１ｒとメイ
ンメモリセルを流れる電流ｉｍの比で決まり１ｒの１／
ｎ （ｎは任意）より１ｍが低い場合はコラレベル、高
い場合はハイレベルと判定される。
［発明が解決しようとする課題］
上述した従来の不揮発性半導体記憶装置では、未プログ
ラム状態のメモリセルからプログラムされた状態のメモ
リセルを選択するために、行線を切り換える際にリファ
レンス部の電流ｉｒ２がオフしてしまうので、反転レベ
ルの判定が遅れてしまうという欠点を有し、動作の高速
化が図れないという問題点があった。
ラム状態のメモリセルからプログラムされた状態のメモ
リセルを選択するために、行線を切り換える際にリファ
レンス部の電流ｉｒ２がオフしてしまうので、反転レベ
ルの判定が遅れてしまうという欠点を有し、動作の高速
化が図れないという問題点があった。
［課題を解決するための手段］
本発明の不揮発性半導体記憶装置は、コントロールゲー
トとフローティングゲートとを有しそのフローティング
ゲートに電荷を取り込むことにより情報を記憶する複数
の不揮発性半導体記憶素子がマトリクス状に配列されて
構成されたメインメモリセルアレイと、前記記憶素子の
情報を取り出すためのセンスアンプと、前記メインメモ
リセルアレイ内のメモリセルのドレインと前記センスア
ンプ入力の間に接続された選択用トランジスタと、前記
メモリセルの各コントロールゲートに接続された複数の
行線と、リファレンス回路とを備え、リファレンス回路
は前記メインメモリセルアレイ内のメモリセルと等価で
前記行線を共有する複数のリファレンス用メモリセルと
、前記選択トランジスタと等価で前記リファレンス用メ
モリセルのドレインと前記センスアンプのリファレンス
入力の間に接続されたリファレンス用選択トランジスタ
とから構成されている不揮発性半導体記憶装置において
、一定レベルの電流を流すための負荷回路を前記リファ
レンス回路に接続することを特徴とする。
トとフローティングゲートとを有しそのフローティング
ゲートに電荷を取り込むことにより情報を記憶する複数
の不揮発性半導体記憶素子がマトリクス状に配列されて
構成されたメインメモリセルアレイと、前記記憶素子の
情報を取り出すためのセンスアンプと、前記メインメモ
リセルアレイ内のメモリセルのドレインと前記センスア
ンプ入力の間に接続された選択用トランジスタと、前記
メモリセルの各コントロールゲートに接続された複数の
行線と、リファレンス回路とを備え、リファレンス回路
は前記メインメモリセルアレイ内のメモリセルと等価で
前記行線を共有する複数のリファレンス用メモリセルと
、前記選択トランジスタと等価で前記リファレンス用メ
モリセルのドレインと前記センスアンプのリファレンス
入力の間に接続されたリファレンス用選択トランジスタ
とから構成されている不揮発性半導体記憶装置において
、一定レベルの電流を流すための負荷回路を前記リファ
レンス回路に接続することを特徴とする。
また、本発明の不揮発性半導体装置は、上記発明におい
て、負荷回路は、前記リファレンス用メモリセルと等価
であり、ゲート入力が電源電位である第１．第２．第３
の負荷用メモリセルトランジスタを有し、前記第１のメ
モリセルトランジスタは前記リファレンス用選択トラン
ジスタと前記リファレンス用メモリセルの間に接続され
ており、前記第２．第３の負荷用メモリセルトランジス
タは前記リファレンス用選択トランジスタと第１の負荷
用メモリセルトランジスタの接続点と接地電位の間に直
列に接続されていることを特徴とする。
て、負荷回路は、前記リファレンス用メモリセルと等価
であり、ゲート入力が電源電位である第１．第２．第３
の負荷用メモリセルトランジスタを有し、前記第１のメ
モリセルトランジスタは前記リファレンス用選択トラン
ジスタと前記リファレンス用メモリセルの間に接続され
ており、前記第２．第３の負荷用メモリセルトランジス
タは前記リファレンス用選択トランジスタと第１の負荷
用メモリセルトランジスタの接続点と接地電位の間に直
列に接続されていることを特徴とする。
すなわち、本発明はリファレンス回路に流れる電流がＯ
になる時間を無くし、常にある一定しベルの電流を流す
ための負荷回路を有している。
になる時間を無くし、常にある一定しベルの電流を流す
ための負荷回路を有している。
［実施例コ
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す回路図であり、センス
アンプ、リファレンス回路、メモリセル部の構成を示す
。
アンプ、リファレンス回路、メモリセル部の構成を示す
。
第１図において、Ｄｏ、ＤＩは列線であり、この列線Ｄ
Ｏ及びＤｌにはそれぞれ情報記憶用のメインメモリセル
ＭＯＯ，Ｍｏｌ及びＭｏｌ、 Ｍｌｌが接続されている
。メモリセルＭＯＯ，ＭＩＯのコントロールゲートには
行線ＷＯが接続され、メモリセルＭＯＩ、 Ｍｌｌのコ
ントロールゲートには行線Ｗ１が接続されており、これ
らメモリセルＭＯＯ−Ｍｌｌは行列状態に配設されてメ
インメモリセルアレイを構成している。メモリセルＭＯ
Ｏ〜Ｍｌｌはコントロールケートとフローティングケー
トを有し、フローティングゲートに電荷を取り込むこと
により情報を記憶する不揮発性記憶素子であり、情報が
プログラムされた状態ではメモリセルはオフし、未プロ
グラム状態ではメモリセルはオンして電流を流す。
Ｏ及びＤｌにはそれぞれ情報記憶用のメインメモリセル
ＭＯＯ，Ｍｏｌ及びＭｏｌ、 Ｍｌｌが接続されている
。メモリセルＭＯＯ，ＭＩＯのコントロールゲートには
行線ＷＯが接続され、メモリセルＭＯＩ、 Ｍｌｌのコ
ントロールゲートには行線Ｗ１が接続されており、これ
らメモリセルＭＯＯ−Ｍｌｌは行列状態に配設されてメ
インメモリセルアレイを構成している。メモリセルＭＯ
Ｏ〜Ｍｌｌはコントロールケートとフローティングケー
トを有し、フローティングゲートに電荷を取り込むこと
により情報を記憶する不揮発性記憶素子であり、情報が
プログラムされた状態ではメモリセルはオフし、未プロ
グラム状態ではメモリセルはオンして電流を流す。
列線Ｄｏ、ＤＩはそれぞれ選択用トランジスタとしての
Ｎチャネル型電界効果トランジスタ１，２を介してセン
スアンプの入力に接続されている。
Ｎチャネル型電界効果トランジスタ１，２を介してセン
スアンプの入力に接続されている。
また、センスアンプのリファレンス入力にはリファレン
ス回路が接続されており、センスアンプとリファレンス
回路との間にはリファレンス選択用のＮチャネル型電界
効果トランジスタ３が介装されている。リファレンス回
路は情報記憶用のメモリセルＭＯＯ〜Ｍｌｌと同一構成
のリファレンス用メモリセルＭＯＲ，ＭＩＲを有してお
り、このメモリセルＭＯＲ，ＭＩＲのコントロールゲー
トはそれぞれ行線ＷＯ，Ｗｌに接続されている。これら
メモリセルＭＯＲ，ＭＩＲは未プログラム状態であり、
行線ＷＯ９Ｗ１て選択されることによりリファレンス電
流１ｒ１を流すことができる。
ス回路が接続されており、センスアンプとリファレンス
回路との間にはリファレンス選択用のＮチャネル型電界
効果トランジスタ３が介装されている。リファレンス回
路は情報記憶用のメモリセルＭＯＯ〜Ｍｌｌと同一構成
のリファレンス用メモリセルＭＯＲ，ＭＩＲを有してお
り、このメモリセルＭＯＲ，ＭＩＲのコントロールゲー
トはそれぞれ行線ＷＯ，Ｗｌに接続されている。これら
メモリセルＭＯＲ，ＭＩＲは未プログラム状態であり、
行線ＷＯ９Ｗ１て選択されることによりリファレンス電
流１ｒ１を流すことができる。
また、リファレンス回路には負荷回路が付設されており
、この負荷回路は、トランジスタ３と最上流側のメモリ
セルＭＯＲとの間に介装されたメモリセル４と、トラン
ジスタ３とメモリセル４との共通節点と接地電位との間
に直列に配設されたメモリセル５，６とを有している。
、この負荷回路は、トランジスタ３と最上流側のメモリ
セルＭＯＲとの間に介装されたメモリセル４と、トラン
ジスタ３とメモリセル４との共通節点と接地電位との間
に直列に配設されたメモリセル５，６とを有している。
これらメモリセル４． ５． ６はメモリセルＭＯＲ，
ＭＩＲと同一構成でかつ未プログラム状態であり、これ
らメモリセル４． ５． ６のゲートには一定電位とし
て電源電位ＶＣＣが印加されている。
ＭＩＲと同一構成でかつ未プログラム状態であり、これ
らメモリセル４． ５． ６のゲートには一定電位とし
て電源電位ＶＣＣが印加されている。
この構成を用いることにより、第３図に示すように、メ
モリセルＭＯＯからＭｌｌへ選択を切り換える際に（Ｍ
ｏｏは未プログラム状態、Ｍｌｌはプログラムされた状
態とする）従来の例であるとリファレンス電流ｉ ｒ２
が１（□ ＋＋になるが、本実施例の負荷回路を接続す
ることにより、メモリセルトランジスタ３． ５． ６
は電源電位ｖＣＣによりオンしてリファレンス電流１「
１か流れるため、行線切換時にメモリセルトランジスタ
ＭＯＲ，ＭＩＲがオフしてもリファレンス電流が完全に
“０゛になることはない。従って常にある一定の電流ｉ
ｒｌをリファレンス部に流すことができ、センスアンプ
による反転レベルの判定を従来より速くすることができ
、センスアンプ出力５ｏｕｔｌが従来のもの５ｏｕｔ２
より短時閘の内に得られる。
モリセルＭＯＯからＭｌｌへ選択を切り換える際に（Ｍ
ｏｏは未プログラム状態、Ｍｌｌはプログラムされた状
態とする）従来の例であるとリファレンス電流ｉ ｒ２
が１（□ ＋＋になるが、本実施例の負荷回路を接続す
ることにより、メモリセルトランジスタ３． ５． ６
は電源電位ｖＣＣによりオンしてリファレンス電流１「
１か流れるため、行線切換時にメモリセルトランジスタ
ＭＯＲ，ＭＩＲがオフしてもリファレンス電流が完全に
“０゛になることはない。従って常にある一定の電流ｉ
ｒｌをリファレンス部に流すことができ、センスアンプ
による反転レベルの判定を従来より速くすることができ
、センスアンプ出力５ｏｕｔｌが従来のもの５ｏｕｔ２
より短時閘の内に得られる。
すなわち、この負荷回路は、リファレンスメモリセル選
択トランジスタ３のソースからみた回路がメインメモリ
セル１個の場合と等価になり、これによりメインメモリ
セル１個に流れる電流値と同じ値の電流値が定常的にリ
ファレンス回路に比較用の電流ｉｒｌとして流れる。従
って、リファレンスの電流１「１が“０”になることは
なく、上記の縦積み２段のメモリセル５，６とリファレ
ンス用メモリセルＭＯＲ，ＭＩＲ及び選択用トランジス
タ３のソース側メモリセル４どてリファレンス電流は分
流され、少なくともメインメモリセルＭＯＯ〜Ｍｌｌに
流れる電流の１７２の電流がリファレンス回路に流れる
。
択トランジスタ３のソースからみた回路がメインメモリ
セル１個の場合と等価になり、これによりメインメモリ
セル１個に流れる電流値と同じ値の電流値が定常的にリ
ファレンス回路に比較用の電流ｉｒｌとして流れる。従
って、リファレンスの電流１「１が“０”になることは
なく、上記の縦積み２段のメモリセル５，６とリファレ
ンス用メモリセルＭＯＲ，ＭＩＲ及び選択用トランジス
タ３のソース側メモリセル４どてリファレンス電流は分
流され、少なくともメインメモリセルＭＯＯ〜Ｍｌｌに
流れる電流の１７２の電流がリファレンス回路に流れる
。
各部内部波形を第３図、第４図に示す。第４図には本発
明の他の一実施例を示す。
明の他の一実施例を示す。
本実施例における負荷回路は、前述の実施例におけるメ
モリセルトランジスタ４を廃止して、その代わりに、こ
れと同一構成のメモリトランジスタ４ａ、４ｂをそれぞ
れリファレンス用メモリセルトランジスタＭＯＲ，ＭＩ
Ｒと接地電位との間に介装しである。そして、これら負
荷回路のメモリセルのコントロールゲートにはすべて電
源電位ｖＣＣが入力されている。尚、他の構成は前述の
実施例と同一である。
モリセルトランジスタ４を廃止して、その代わりに、こ
れと同一構成のメモリトランジスタ４ａ、４ｂをそれぞ
れリファレンス用メモリセルトランジスタＭＯＲ，ＭＩ
Ｒと接地電位との間に介装しである。そして、これら負
荷回路のメモリセルのコントロールゲートにはすべて電
源電位ｖＣＣが入力されている。尚、他の構成は前述の
実施例と同一である。
この負荷回路は第１図の構成のものと等価であり、同じ
動作をするが、本実施例のものの場合、全てのリファレ
ンスメモリセルＭＯＲ，ＭＩＲに負荷回路用メモリセル
４ａ、４ｂが接続されているためにメモリセル１つ１つ
のばらつきを抑えることができ、安定したリファレンス
電流を流すことができる。
動作をするが、本実施例のものの場合、全てのリファレ
ンスメモリセルＭＯＲ，ＭＩＲに負荷回路用メモリセル
４ａ、４ｂが接続されているためにメモリセル１つ１つ
のばらつきを抑えることができ、安定したリファレンス
電流を流すことができる。
［発明の効果コ
以上説明したように本発明は、リファレンス回路にある
一定のレベルの電流を常に流すための負荷回路を設けた
ため、センスアンプに常時ある一定のリファレンス電流
を供給することができ、センスアンプの反転レベルの判
定を速くして、半導体記憶装置の動作を高速化すること
ができるという効果がある。
一定のレベルの電流を常に流すための負荷回路を設けた
ため、センスアンプに常時ある一定のリファレンス電流
を供給することができ、センスアンプの反転レベルの判
定を速くして、半導体記憶装置の動作を高速化すること
ができるという効果がある。
第１図は本発明の一実施例に係る半導体記憶装置の構成
図、第２図は従来の半導体記憶装置の構成図、第３図は
センスアンプ入力電流及びセンスアンプ出力を示す波形
図、第４図は本発明の他の一実施例に係る半導体記憶装
置の構成図である。 １．２・・・メインメモリセル選択トランジスタ、３・
・・・・リファレンス用選択トランジスタ、４、 ４ａ
。 ４ｂ、 ５． ６・・・・リファレンス用メモリセル
トランジスタ、 ＭＯＯ〜Ｍｌｌ・・・メインメモリセルトランジスタ、
ＭＯＲ，ＭＩＲ・・・・・リファレンス用メモリセルト
ランジスタ。
図、第２図は従来の半導体記憶装置の構成図、第３図は
センスアンプ入力電流及びセンスアンプ出力を示す波形
図、第４図は本発明の他の一実施例に係る半導体記憶装
置の構成図である。 １．２・・・メインメモリセル選択トランジスタ、３・
・・・・リファレンス用選択トランジスタ、４、 ４ａ
。 ４ｂ、 ５． ６・・・・リファレンス用メモリセル
トランジスタ、 ＭＯＯ〜Ｍｌｌ・・・メインメモリセルトランジスタ、
ＭＯＲ，ＭＩＲ・・・・・リファレンス用メモリセルト
ランジスタ。
Claims (2)
- （１）コントロールゲートとフローティングゲートとを
有しそのフローティングゲートに電荷を取り込むことに
より情報を記憶する複数の不揮発性半導体記憶素子がマ
トリクス状に配列されて構成されたメインメモリセルア
レイと、前記記憶素子の情報を取り出すためのセンスア
ンプと、前記メインメモリセルアレイ内のメモリセルの
ドレインと前記センスアンプ入力の間に接続された選択
用トランジスタと、前記メモリセルの各コントロールゲ
ートに接続された複数の行線と、リファレンス回路とを
備え、リフアレンス回路は前記メインメモリセルアレイ
内のメモリセルと等価で前記行線を共有する複数のリフ
ァレンス用メモリセルと、前記選択トランジスタと等価
で前記リフアレンス用メモリセルのドレインと前記セン
スアンプのリファレンス入力の間に接続されたリフアレ
ンス用選択トランジスタとから構成されている不揮発性
半導体記憶装置において、一定レベルの電流を流すため
の負荷回路を前記リフアレンス回路に接続することを特
徴とする不揮発性半導体記憶装置。 - （２）負荷回路は、前記リフアレンス用メモリセルと等
価であり、ゲート入力が電源電位である第１、第２、第
３の負荷用メモリセルトランジスタを有し、前記第１の
メモリセルトランジスタは前記リフアレンス用選択トラ
ンジスタと前記リファレンス用メモリセルの間に接続さ
れており、前記第２、第３の負荷用メモリセルトランジ
スタは前記リファレンス用選択トランジスタと第１の負
荷用メモリセルトランジスタの接続点と接地電位の間に
直列に接続されていることを特徴とする請求項１に記載
の不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11240990A JP3114184B2 (ja) | 1990-04-27 | 1990-04-27 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11240990A JP3114184B2 (ja) | 1990-04-27 | 1990-04-27 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0411395A true JPH0411395A (ja) | 1992-01-16 |
| JP3114184B2 JP3114184B2 (ja) | 2000-12-04 |
Family
ID=14585929
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11240990A Expired - Fee Related JP3114184B2 (ja) | 1990-04-27 | 1990-04-27 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3114184B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004508529A (ja) * | 2000-09-18 | 2004-03-18 | プロセダイン コーポレーション | 高温工程用の流動床ガスディストリビュータシステム |
-
1990
- 1990-04-27 JP JP11240990A patent/JP3114184B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004508529A (ja) * | 2000-09-18 | 2004-03-18 | プロセダイン コーポレーション | 高温工程用の流動床ガスディストリビュータシステム |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3114184B2 (ja) | 2000-12-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |