JPH0410958A

JPH0410958A - 画像形成装置

Info

Publication number: JPH0410958A
Application number: JP2113970A
Authority: JP
Inventors: Takeo Kojima; 岳男小島; Takuzo Ikeyama; 池山　卓三
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1990-04-27
Filing date: 1990-04-27
Publication date: 1992-01-16

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔目次〕概要産業上の利用分野従来の技術発明が解決しようとする課題課題を解決するための手段（第１図）作用実施例ｆａ＋　　画像形成装置の説明（第２図乃至第５図）（
ｂ）　　走査変換回路の第１の実施例の説明（第６図乃
至第８図）（Ｃ１走査変換回路の第２の実施例の説明（第９図、第
１０図）ｆｄ）　　走査変換回路の第３の実施例の説明（第１１
図）（ｅｌ　　他の実施例の説明（第１２図）発明の効
果〔概要〕複数のドツト素子を１列に配置した画像形成ヘッドを往
復運動して、画像形成媒体上に１ド−／　）素子で複数
のドツトを形成する画像形成装置に関し、コントローラを変更せずに、しかもデータの変換を高速
に行うことを目的とし、ｎ個のドツト素子を少なくとも１列に配置した画像形成
ヘッドと、画像形成ヘッドに対向して設けられた画像形
成媒体と、該画像形成ヘッドを列方向に往復運動させる
往復運動機構とを有し、該画像形成ヘッドの列方向の運
動に伴い該ｎ個のドツト素子を３回駆動して該画像形成
媒体にａ−ｎドツトの画像形成を行う画像形成装置にお
いて、ａ−ｎビットの直列画像信号を受け、該直列画像
信号を順次（ａ−１）ビット置きのｎビットのａ組の駆
動信号に組み立てる走査変換回路を設け、該走査変換回
路から各組の駆動信号を該画像形成ヘッドに順次出力す
る。

〔産業上の利用分野〕

本発明は、複数のドツト素子を１列に配置した画像形成
ヘッドを往復運動して、画像形成媒体上に１ドツト素子
で複数のドツトを形成する画像形成装置に関する。

ドツトにより画像を形成する画像形成装置は、ワイヤド
ツト方式、電子写真方式、サーマル方式、熱転写方式、
インク噴射方式等種々のものがある。

この画像形成装置では、従来形成するドツトと画像形成
ヘッドのドツト素子は１対１に対応していたが、近年解
像度向上を目的とし、ワイヤドツト方式のものでは、等
間隔に複数のワイヤドツト素子を一列に配列したヘッド
を往復運動することにより、１つのワイヤドツト素子が
複数のド・２トを形成する、いわゆるシャトル方式のも
のが開発されている。

このようなシャトル方式の画像形成装置では、１ライン
をａドント毎に複数回分割して像形成することから、１
ラインの画像データをこれに合わせて、並べかえてヘッ
ドに出力する必要がある。

〔従来の技術〕

１ラインをａ’ｎドツトとし、ヘッドにｎ個のドツト素
子を設け、ｎ個の各ドツト素子がａ個のドツトを形成し
７て、ａ−ｎドツトの画像を形成するものとすると、ａ
’ｎドツトの１ラインデータに対し、１番目、ａ＋１番
目、２ａ＋１番目（ｎ−１）ａ＋１番目のデータのグル
ープ、２番目、ａ＋’１番目−・・・−（ｎ−１）ａ＋
２番目のデータのグループというように、データの（ａ
−１）個置きのデータグループをａ個作成する必要があ
る。

従来は、プリンタでは、コントローラ側のソフトウェア
でａ−ｎドツトの１ラインデータを（ａ−１）個置きの
ａ個のデータグループに変換して、プリンタ本体に出力
するようにしていた。

〔発明が解決しようとする課題〕

しかしながら、従来技術では、次のような問題があった
。

■　従来から使用されているａ−ｎ個のドツト素子を持
つヘッド用に設計されたコントローラが使用できず、コ
ントローラの共通化が図れない。

■　コントローラのソフトウェアで実現しているため、
データの変換に時間がかかり、プリンタ側の画像形成速
度が制限されてしまう。

従って、本発明は、コントローラを変更せずに、しかも
データの変換を高速に行うことのできる画像形成装置を
提供することを目的とする。

〔課題を解決するための手段〕

第１図は本発明の原理図である。

本発明の請求項１は、ｎ個のドツト素子１２０を少なく
とも１列に配置した画像形成・＼ノド１２と、画像形成
ヘッド１２に対向して設けられた画像形成媒体１０と、
該画像形成ヘッド１２を列方向に往復運動させる往復運
動機構２０とを有し、該画像形成ヘッド１２の列方向の
運動に伴い該ｎ個のドツト素子１２０を３回駆動して該
画像形成媒体１０にａ・ｎドツトの画像形成を行う画像
形成装置において、ａ−ｎビットの直列画像信号を受け
、該直列画像信号を順次（ａ−１）ビット置きのｎビッ
トのａ組の駆動信号に組み立てる走査変換回路３０ｂを
設け、該走査変換回路３０ｂから各組の駆動信号を該画
像形成ヘッド１２に順次出力するものである。

又、本発明の請求項２では、前記請求項１の走査変換回
路３０ｂは、前記ａ−ｎビットの直列画像信号を受信す
る受信シフトレジスタ３００と、ｎビットの出力シフト
レジスタ３０３と、各々該ｌシフトレジスタ３００のａ
ビットづつのデータが並列入力され、１の入力を該受信
シフトレジスタ３００に選択出力するｎ個の選択回路３
０２ａ〜３０２ｄとを有し、該ｎ個の選択回路３０２ａ
〜３０２ｄの出力を該出力シフトレジスタ３０３に並列
入力するものである。

更に、本発明の請求項３では、前記請求項１の走査変換
回路３０ｂは、メモリ３１０と、ａ−ｎビットの直列画
像信号をａビットづつのパラレルデータに変換し、該メ
モリ３１０に書込むためのシフトレジスタ３１４と、該
メモリ３１０から読出されたａビットづつのパラレルデ
ータの指定された１ビットを選択するセレクタ３１８と
、該メモリ３１０をｎワード読出す毎に該セレクタ３１
８の選択ビットを変更するセレクタ制御部３１６ａ、３
１６ｂとを有し、該セレクタ３１８の選択出力を前記画
像形成ヘッド１２に出力するものである。

〔作用〕

本発明の請求項１では、走査変換回路３０ｂをコントロ
ーラとは別に設けているので、コントローラを変更せず
に、データ変換が可能となり、コントローラの共通化が
可能となる。

又、走査変換回路３０ｂは、ハード的にデータ変換を行
うので高速変換が可能となり、画像形成速度に影響を与
えない。

本発明の請求項２では、更に、シフトレジスタ３００の
直並列変換時にｊハ択回路３０２ａ〜３０２ｄで選択し
てデータ変換するので、より一層高速変換ができる。

本発明の請求項３では、更にメモリ３１０を用い、メモ
リ３１０にａビットづつ書込んだ後、１ワードづつ読出
してデータセレクトしてデータ変換するので、解像度の
切換えはａを変えるだけで対応でき、容易に解像度の切
換えが可能となる。

〔実施例〕

（ａ）　　画像形成装置の説明第２図は本発明の実施例の全体構成図、第３図はその画
像形成部の構成図、第４図はその要部構成図であり、画
像形成媒体１０に感光ドラムを用い、画像形成ヘッド１
２にＬＥＤアレーを用いた電子写真プリンタを例にしで
ある。

感光体（ドラム）１０は、モータ１７によって矢印方向
に定速回転し、所定の電子写真プロセスによって画像形
成される。

即ち、第３図の画像形成部の構成図に示すように、表面
に感光層を有する感光ドラム１０に、前帯電器１１で回
転する感光ドラム１０を前帯電し、ＬＥＤアレー１２で
画像露光して、感光ドラム１０上に潜像を形成し、現像
器１３で現像して、トナー像を得る。

感光ドラム１０上のトナー像は、搬送される用紙ＰＰに
転写帯電器１４によって転写され、熱定着器１６で熱定
着される。

一方、感光ドラム１０は、除電兼クリーナ１５で除電さ
れ、表面の残留トナーが除去され、次のサイクルに備え
る。

ＬＥＤヘッド１２は、ＬＥＤ　１２０が一列に多数配置
されており、１行の印刷ドツト数ａ’ｎに対し、ａドツ
ト間隔でｎ個設けられたもの、又は−列にａ−ｎ個設け
られたものが用いられる。

この場合、ＬＥＤ　１２０がａ−ｎ個設けられたもので
は、少なくともａ個毎に等間隔に良品のＬＥＤ素子があ
れば、用いることができる。

ＬＥＤヘッド１２は、第２図及び第４図（Ａ）に示すよ
うに、ベース２０２に対し、根元にくびれを有する一対
のアームから成る変位拡大機構２０１によって支持され
ており、変位拡大機構２０１の根元は、ピエゾ（圧電）
素子２００が設けられている。

従って、ピエゾ素子２００の駆動で、ピエゾ素子２００
を伸縮変位させ、変位拡大機構２０１で変位拡大してＬ
ＥＤヘッド１２を往復運動させる。

駆動回路３０ａは、ピエゾ素子２００を充放電制御して
、ピエゾ素子２００を伸縮駆動するものであり、前述の
走査変換回路３０ｂは、１ライン分（ａ−ｎドツト）の
直列画像信号を（ａ−１）ドツト置きのｎドツトのａグ
ループの直列信号に変換し、ピエゾ素子２００の駆動タ
イミングに応じてＬＥＤヘンド１２へ出力するものであ
り、第６図又は第１１図にて詳述するもの、制御回路３
０Ｃは、駆動回路３０ａの駆動タイミング、走査変換回
路３０ｂの走査変換タイミングを同期制御し、モータ１
７の回転制御を行うものである。

第５図は本発明の一実施例動作説明図である。

ここでは、第４図（Ｂ）に示すように、ＬＥＤヘッド１
２の１つのＬＥＤ１２０が０画素位置に対応しており、
ＬＥＤヘッド１２の往復運動で１画素、＋１画素位置に
シフトし、１つ０ＬＥＤ１２０で３画素の露光を行うも
のとする。

制御回路３０ｃは、駆動回路３０ａを制御して、第５図
のようにピエゾ素子２００にヘッド駆動電圧を与える。

ピエゾ素子２００は、ヘッド駆動電圧によって充電され
、伸びて、ＬＥＤヘッド１２を第２図の左方へ移動し、
ヘッド駆動電圧を断とすると放電し、縮んで、ＬＥＤヘ
ッド１２を第２図の右方へ移動する。

このため、ＬＥＤヘッド１２は、第５図のヘッド位置の
ように、−１画素、＋１画素を往復する。

一方、走査変換回路３０ｂは、制御回路３０ｃの制御の
元に、ピエゾ素子２００の充電期間に、図示しないコン
トローラから３ｎドツトの１ライン分の画像信号を受信
し、放電期間に（３Ｎ　−２）番目のドツト信号の第１
のグループと、（３１−１）番目のドツト信号の第２の
グループと、３Ａ番目のドツト信号の第３のグループに
走査変換し、ＬＥＤヘッド１２へ一１画素の位置にある
間に第１のグループのドツト信号を与え、ｎ個のＬＥＤ
１２０の１回目の駆動を行い、０画素の位置に来ると、
第２のグループのドツト信号を与え、ｎ個のＬＥＤ１２
０の２回目の駆動を行い、＋１画素の位置に来ると、第
３のグループのドツト信号を与え、ｎ個０ＬＥＤ１２０
の３回目の駆動を行う。

従って、第５図のように、３ｎドツトの１ライン画像信
号に対し、ｎ個０ＬＥＤ　１２０を３回駆動して、各Ｌ
ＥＤ１２０に−１（Ｎ）画素、Ｏ（Ｎ＋１）画素、＋ｌ
　　（Ｎ＋２）画素の３画素の露光を行わしめ、３０ド
ツト、１ラインの露光を行わしめる。

この例では、ピエゾ素子２００の充電（又は放電）期間
に１ラインのデータ受信走査変換準備を行い、放電（又
は充電）期間に走査変換、ＬＥＤ駆動を行うことができ
、ピエゾ素子２００を高速振動して、１ラインをずれな
く露光可能とする。

このように、ＬＥＤヘッド１２を往復運動することによ
って、１つ０ＬＥＤ　１２０が感光体１０上の列方向の
複数の印刷ドツト位置に位置でき、１つ０ＬＥＤ　１２
０で複数ドツトの露光ができる。

従って、ＬＥＤヘンド１２に設けたＬＥＤ１２０の全て
が良品でなく、一部に不良品があるものを用いても、感
光媒体１０上に必要ドツト数の露光ができ、逆にＬＥＤ
ヘッド１２のＬＥＤ１２０が露光に必要なドツト数以下
の間引きされたものであっても、感光媒体１０上に必要
ドツト数の露光ができ、低価格に構成することができる
。

又、往復運動の振幅や１往復運動中の駆動数を変えるこ
とによって、解像度の切替えも可能となる。

これによって、ａ−ｎ個のＬＥＤ素子１２０の内、ｎグ
ループの各１個が、少なくとも良品であれば、感光媒体
１０に必要なａ・ｎドツトの露光ができ、不良品とされ
ていたヘッド１２を用いることができるので、安価なヘ
ッドを利用することができる。

又、逆に、ｎ個０ＬＥＤ　１２０で、感光媒体１０上に
ａ−ｎドツトの露光ができるため、必要ドツト数の１　
／　ａの数０ＬＥＤ１２０をヘッド１２に設ければよく
、ヘッドの価格を１　／　ａに低減できる。

ｆｂｌ　　走査変換回路の第１の実施例の説明第６図は
本発明による走査変換回路の第１の実施例回路図である
。

ここでは、説明の簡単のため、４つ０ＬＥＤＩ２０を用
いて、各ＬＥＤ１２０が右ヘシフトする時に３ドツトつ
づ露光するものを例に説明する。

図中、第２図で示したものと同一のものは、同一の記号
で示してあり、１２１は４ビットの変換シフトレジスタ
であり、ＬＥＤヘッド１２に搭載され、走査変換回路３
０ｂからの４ビットのシリアルデータをクロックＣＬＫ
に応じて４ビットパラレルデータに直列−並列変換する
もの、１２２は４ビットのラッチ回路であり、ＬＥＤヘ
ッド１２に搭載され、シフトレジスタ１２１からのパラ
レルデータをトリガー信号ＴＦＲ２によりラッチし、基
準電源Ｖ　ＬＥＤに共通接続されたＬＥＤ　１２０を駆
動するものである。

３００は１２ビットの受信シフトレジスタであり、１ラ
イン分１２ビットの画像（ビデオ）信号ＶＤＯをビデオ
クロックＶＣＬＫに応じてシフトし、１２ビットのシリ
アル画像データを１２ビットのパラレルデータに変換す
るもの、３０１は１２ビットのラッチ回路であり、受信
シフトレジスタ３００の１２ビットパラレルデータをト
リガー信号ＴＦＲＩによりラッチするものである。

３０２ａ〜３０２ｄは各々３人カー１出力セレクタであ
り、各々ランチ回路３０１の連続する３ビットの入力を
受け、選択クロックＳ１、Ｓ２、Ｓ３に応じて３ビット
の入力を図の右から順次切換え出力するもの、３０３は
４ビットの出力シフトレジスタであり、セレクタ３０２
ａ〜３０２ｄのセレクト出力をパラレルに受け、シフト
クロックＣＬＫによって４ビットのシリアルデータとし
て、ＬＥＤヘッド１２のシフトレジスタ１２１へ出力す
るものである。

第７図及び第８図は第６図におけるタイムチャート図で
ある。

第６図に示すように、ビデオクロックＶＣＬＫに同期し
てビデオデータＶＤＯが受信シフトレジスタ３００に入
力される。

受信シフトレジスタ３００は、ビデオクロックＶＣＬＫ
をシフトクロックとし、シリアルビデオデータを第７図
の５ＦＩ−Ｑｌ〜５ＦＩ−Ｑ１２のようにシフトして、
受信格納する。

シフトレジスタ３００に１２ビットのビデオデータＶＤ
Ｏが格納されると、トリガー信号ＴＦＲ１が発せられ、
シフトレジスタ３００の１２ビットのビデオデータはパ
ラレルに１２ビットのランチ回路３０１にランチされる
。

このランチ信号ＴＦＲ１に同期して、選択信号Ｓｌ、Ｓ
２、Ｓ３が順次セレクタ３０２ａ〜３０２ｄへ出力され
る。

各セレクタ３０２ａ〜３０２ｄは、選択信号Ｓ１により
第６図の右端の入力を、選択信号Ｓ２により中央の入力
を、選択信号Ｓ３により左端の入力をセレクトする。

従って、選択信号Ｓ１によって各セレクタ３０２ａ〜３
０２ｄは右端を選択し、１２ビットのラッチ回路３０１
の１．４．７．１０番目のデータをシフトレジスタ３０
３へ入力する。

シフトレジスタ３０３へ４ビットのパラレルデータが入
力されると、シフトクロックＣＬＫによって４ビットの
シリアルデータとして、シフトレジスタ１２１へ第８図
のように、出力する。

シフトレジスタ１２１は同一のシフトクロックＣＬＫに
より４ビットシリアルデータを第８図のように受け、格
納終了とともにトリガー信号ＴＦＲ２によってランチ回
路１２２に第８図のように４ビットパラレルデータにラ
ッチさせ、各ＬＥＤ１２０を駆動する。

次に、選択信号Ｓ２が到来すると、同様に各セレクタ３
０２ａ〜３０２ｄにより、ラッチ回路３０１の２．５．
８．１１番目のデータをシフトレジスタ３０３へ入力し
、シフトレジスタ３０３は、シフトクロックＣＬＫによ
って４ビットのパラレル−シリアル変換を行い、シフト
レジスタ１２１へ出力する。

シフトレジスタ１２１はシフトクロックＣＬＫにより４
ビットシリアルデータを受信すると、トリガー信号ＴＦ
Ｒ２が発生し、ランチ回路１２２にシフトレジスタ１２
１の４ビットパラレルデータがランチされ、各ＬＥＤ１
２０を駆動する。

同様にして、選択信号Ｓ３が到来すると、ランチ回路３
０１の３．６．９．１２番目のデータがシフトレジスタ
３０３、シフトレジスタ１２１を介しランチ回路１２２
にランチされ、各ＬＥＤ　１２０を駆動する。

このようにして、１２ビットのビデオデータ■Ｄ○を走
査変換回路３０ｂで２ビット置きの４ビットの３グルー
プのシリアルデータに変換し、ＬＥＤヘッド１２に出力
し、ＬＥＤヘッド１２のＬＥＤ１２０を３回駆動する。

この駆動タイミングは、前述のピエゾ素子２００の駆動
に同期しているので、ＬＥＤヘッド１２の各ＬＥＤ１２
０が）見当する３つの位置にシフトする毎に、各ＬＥＤ
１２０が駆動され、１ラインの露光を行う。

このような走査変換回路を設けると、プリンタのコント
ローラはＬＥＤヘッド１２の動的動作を意識せずに、Ｌ
ＥＤヘッド１２が動かない従来と同一のビデオデータを
送り出せばよく、コントローラ側でビデオデータを間弓
１きして、編集する必要がない。

又、ＬＥＤヘッド１２内の回路を変更しなくてよいので
、ヘッド１２の価格を低価格にできる。

更に、受信シフトレジスタ３００の直並列変換時に選択
回路で選択することにより、データ変換でき、高速変換
が可能となる。

（ｃ）　　走査変換回路の第２の実施例の説明第９図は
本発明による走査変換回路の第２０実施例回路図、第１
０図は第９図における動作説明図である。

第９図において、３１Ｏはメモリであり、ワード単位で
アクセスできるもの、３１１はクロック発生器であり、
転送りロックＣＬＫを発生するもの、３１２ａはビット
カウンタであり、転送りロックＣＬＫを計数し、ａビッ
ト計数毎にキャリーを発生するもの、３１２ｂはライト
アドレスカウンタであり、ビットカウンタ３１２ａのキ
ャリー出力を計数し、メモリ３１０の書込みアドレスを
発生し、ｎビット計数毎に同期信号をコントローラへ発
するものである。

３１３は凹込み制御回路であり、ビットカウンタ３１２
ａのキャリー出力毎にメモリ３１０にライトイネーブル
信号ＷＥを発生するもの、３１４はシフトレジスタであ
り、ａビットの容量を持ち、コントローラからのシリア
ルビデオデータをビットカウンタ３１２ａのキャリー出
力でａビットのパラレルデータに変換し、メモリ３１０
へ出力するものである。

３１５はクロック発生器であり、リードクロックＣＬＫ
を発生するもの、３１６ａはリードアドレスカウンタで
あり、リードクロックＣＬＫを計数し、メモリ３１０の
リードアドレスを発生するとともに、ｎビット計数毎に
キャリーを出力するもの、３１６ｂはセレクトカウンタ
であり、リードアドレスカウンタ３１６ａのキャリー出
力を計数し、後述するセレクタ３１８にデータセレクト
値を与えるものである。

３１７はラッチ回路であり、メモリ３１０から読み出さ
れた１ワードのデータをリードクロックＣＬＫのタイミ
ングでラッチするもの、３１８はデータセレクタであり
、ラッチ回路３１７の１ワードのデータの内、セレクト
カウンタ３１６ｂで指示する１ビットのデータを選択し
て、ＬＥＤヘッド１２のシフトレジスタ１２１　（第６
図）へ出力するもの、３１９はマルチプレクサであり、
ライト時にライトアドレスカウンタ３１２ｂのライトア
ドレスを、リード時にリードアドレスカウンタ３１６ａ
のリードアドレスをメモリ３１１へ選択出力するもの、
３２０はタイミング制御回路であり、ビットカウンタ３
１２ａ、リードアドレスカウンタ３１６ａ及びマルチプ
レクサ３１９をリード／ライト時に選択制御するもので
ある。

次に、第９図構成の動作を第１０図を用いて説明する。

この例では、第１０図（Ｂ）のように、１ラインを２４
ドツトとし、６つのＬＥＤ１２０が４ドツトづつ担当す
るものとして説明する。

コントローラからは、転送りロックＣＬＫに同期して第
１０図（Ｂ）の入力信号で示す順にビデオデータがシフ
トレジスタ３１４へ入力される。

ビットカウンタ３１２ａは転送りロックＣＬＫを計数し
、ａ＝４ビット計数毎にキャリー出力を発する。

このキャリー出力により、ライトアドレスカウンタ３１
２ｂが歩進し、メモリ３１０にライトアドレスを与える
とともに、書込み制御回路３１３よりメモリ３１０ヘラ
イトイネーブル信号ＷＥを発生し、シフトレジスタ３１
４より並列４ビットのデータをメモリ３１０へ出力する
。

従って、メモリ３１０のライトアドレスの示すワード領
域へ４ビットのデータが書込まれる。

この動作を繰返し、ライトアドレスカウンタ３１２ｂが
ｎ＝６となると同期信号を発生し、ストップする。

この状態で、メモリ３１０の内容は第１０図（Ａ）のよ
うになり、２４ビットの１行分のデータが４ビットづつ
ワード単位に格納される。

次に、このデータ書込みが終了すると、タイミング制御
回路３２０は、リードアドレスカウンタ３１６ａをイネ
ーブルとし、マルチプレクサ３１９をリードアドレスカ
ウンタ３１６ａ側に切替える。

これによ恒、リードアドレスカウンタ３１６ａは、リー
ドクロックＣＬＫを計数し、リードアドレスをメモリ３
１０に与えるとともに、リードクロックがリードイネー
ブル信号ＯＥとなりメモリ３１０へ、ランチ信号となっ
てラッチ回路３１７へ与えられる。

従って、メモリ３１０のリードアドレスの示す１ワード
がラッチ回路３１７にラッチされる。

一方、セレクタ３１８にはセレクトカウンタ３１６ｂの
セレクト値が入力されており、セレクト値に従ってラッ
チ回路３１７の１ワードの１ビットがセレクトされる。

リードアドレスカウンタ３１６ａは、ｎ＝６ビット計数
し、メモリ３１０からｎ＝６ワード読み出すと１．キャ
リー出力を発し、セレクトカウンタ３１６ｂを歩進する
。

従って、メモリ３１０から１ワード目から順次ｎ　（＝
６）ワード目まで読み出され、セレクタ３１８で各ワー
ドの１ビット目が選択され、出力され、第１ビット目の
画素が終了後、メモリ３１０が再び１ワード目からｎワ
ード目まで読み出され、セレクタ３１８で各ワードの２
ビット目が選択出力され、以下同様にして、各ワードの
ａ　（＝４）ビット目が選択出力される。− これによって、セレクタ３１８の出力は第１０図（Ｂ）
の出力信号のようになり、４ビット毎のデータの並べ換
えが行われる。

この時、ＬＥＤへノド１２へはリードクロックＣＬＫが
、第６図のシフトレジスタ１２１のシフトクロックとし
て、リードアドレスカウンタ３１６ａのキャリー出力が
ラッチ回路１２２のトリガー信号として与えられる。

このようにして、ａ−ｎドツトのシリアルビデオデータ
をａビット毎のｎドツトのａ個のグル−プに並び換えら
れる。

この実施例では、ａの値を変えることにより、解像度の
切換えに容易に対応できる。

（ｄ）　　走査変換回路の第３の実施例の説明第１１図
は走査変換回路の第３の実施例回路図であり、図中、第
６図と同一部分には同一番号を付す。

この実施例では、シフトレジスタ３０３とシフトレジス
タ１２１との間に零データ挿入用の回路を設け、シフト
レジスタ１２１とう・ノチ回路１２２が一体に搭載され
るＬＥＤへ・ノドを、そのまま利用可能としたものであ
る。

第１１図において、シフトレジスタ１２１に入力される
シフトクロックＣＬＫは、シフトレジスタ３００及びシ
フトレジスタ３０３に入力されるクロックの３倍の周波
数のクロックＨＣＬＫが入力される。零データ挿入回路
は、アンド回路４０１．３ビットカウンタ４０２で構成
される。

カウンタ４０２は、初期イ直「２」がプリセットされて
いるので、クロックＨＣＬＫの１クロツク目では「３」
であり、キャリー信号が出力される。

この出力がアンド回路４０１の他方の入力端子に入力さ
れる。これにより、シフトレジスタ３０３の１ビット目
の出力がアンド回路４０１を通してシフトレジスタ１２
１に与えられて入力される。

次いで、カウンタ４０２は、クロックＨＣＬＫの２．３
クロツク目では、「１」、「２」をカウントするので、
その出力はｒＯＪである。

従って、アンド回路４０１の他方の入力端子には「０」
が入力されているため、シフトレジスタ１２１の第２、
第３ビット目には「０」が入力される。

この動作を順次繰り返すことにより、シフトレジスタ１
２１には、ビット位置ＱＩＭにシフトレジスタ３０３の
データＤ１がセントされ、Ｑ２ｓにはデータＤ２、Ｑ３
．にはデータＤ　ｓ　、Ｑ　４ｍにはデータＤ４がセッ
トされる。そして、それ以外のビット位置Ｑ　ｌｂ　＝
　Ｑ　ａ　ｂ　％　Ｑ　＋　ｃ〜ＱＪＣには「０」が挿
入される。

そして、ラッチ回路１２２にトリガー信号ＴＦＲ２が入
力されるとシフトレジスタ１２１のデータがランチされ
るので、１．４．７及び１１番目のＬＥＤのみに対する
発光駆動作が実行される。

本実施例によれば、前述の第１、第２、第３のグループ
のうちいずれかのグループ内の全てのＬＥＤが良品であ
るＬＥＤヘッド１２をそのまま適用することが可能とな
る。尚、零データ挿入回路を用いない場合は、使用する
グループ以外に含まれるＬＥＤに対する電源電圧線ある
いはラッチ回路の出力線を切断して、シフトレジスタ１
２１を前述の３倍の周波数のクロックＨＣＬＫで駆動す
れば良い。

ｔｅ＞　　他の実施例の説明第１２図は本発明の他の実施例説明図である。

図中、第２図で示したものと同一のものは、同一の記号
で示しである。

第１２図（Ａ）に示すように、ＬＥＤヘッド１２は、Ｌ
ＥＤアレイ本体１２ａと結像レンズ１２ｂとから成り、
前述の実施例では、ＬＥＤアレイ本体１２ａと結像レン
ズ１２ｂとを一体にし、−体のものを往復運動していた
。

第１２図（Ｂ）の実施例では、結像レンズ１２ｂを固定
とし、ＬＥＤアレイ本体１２ａのみを往復連動させるも
のであり、このようにしても同一の効果を奏し、運動す
るヘッドの質量を軽減でき、高速振動（往復運動）でき
る。

又、第１２図（Ｃ）の実施例では、ＬＥＤアレイ本体１
２ａを固定し、結像レンズ１２ｂのみを往復運動させる
ものであり、列置等倍レンズを用いると、振幅を半分に
して、−同一の効果を奏し、且つヘッド振動部の質量を
より低減でき、高速振動が容易となる。

同様に、ヘッド１２に液晶シャッタ構造のものや熱磁気
効果シャンク構造のものを用いる場合には、光源を固定
し、シャッタ部のみを振動させるようにしてもよい。

上述の実施例の他に、本発明は次の変形が可能である。

■　画像形成ヘッドにＬＥＤヘッドを例に説明したが、
液晶シャッタ方式のものや、熱磁気効果シャッタ方式の
もの、サーマルヘッド、インク噴射ヘッド、ワイヤドツ
トヘッドを用いることもできる。

■　往復運動機構に、圧電素子を用いたが、他の往復運
動機構を用いてもよい。

■　第６図において、選択回路３０２ａ〜３０２ｄの各
々の代わりに３ビットのシフトレジスタを設け、３人力
１出力をシフト動作によって実現してもよい。

■　ヘッド１２が右シフトする時に、駆動しているが、
逆に左シフトする時に駆動してもよく、左右両方向シフ
ト時に行ってもよい。

以上本発明を実施例により説明したが、本発明は本発明
の主旨に従い種々の変形が可能であり、本発明からこれ
らを排除するものではない。

〔発明の効果〕

以上説明した様に、本発明によれば、次の効果を奏する
。

■　請求項１では、コントローラを変更せずに実現でき
、コントローラの共通化が可能となるという効果を奏す
る他に、ハードウェアでデータ変換するので、高速変換
が可能となり、画像形成速度に影響を与えないという効
果を奏する。

■　請求項２では、更にデータ変換が一層高速にでき、
画像形成速度を高速化できるという効果を奏する ■　請求項３では、更に解像度の切換えに容易に対応で
きるという効果を奏する。

【図面の簡単な説明】

第１図は本発明の原理図、第２図は本発明の実施例の全体構成図、第３図は第２図
の画像形成部の構成図、第４図は第２図の実施例の要部
構成図、第５図は本発明一実施例動作説明図、第６図は第２図の走査変換回路の第１の実施例回路図、第７図及び第８図は第６図のタイムチャート図、第９図
は第２図の走査変換回路の第２の実施例回路図、第１０図は第９図の動作説明図、第１１図は第２図の走査変換回路の第３の実施例回路図
、第１２図は本発明の他の実施例説明図である。・・・画像形成媒体、・・・画像形成ヘッド、・−・往復運動機構、ｂ　−走査変換回路、０・・・ドツト素子。＠す＠か（Ｅ３）＊施４列の！ＩＡ＃槙八口第八口亘イ象形戚部の講滅゛図第３図区マ、ｘ　　−一− 、ｔ−”″ ４丘「／−３０ｂＡ辷１朶斗昏回ぞくめ第２の実訝し便ｊ回駆第９図（Ａ）（Ｂ）動イ乍古ピ　印了匹つ第１０図（Ａ）（Ｃ）仕０火施例銑明図第１２図

Claims

【特許請求の範囲】

（１）ｎ個のドット素子（１２０）を少なくとも１列に
配置した画像形成ヘッド（１２）と、画像形成ヘッド（１２）に対向して設けられた画像形成
媒体（１０）と、該画像形成ヘッド（１２）を列方向に往復運動させる往
復運動機構（２０）とを有し、該画像形成ヘッド（１２）の列方向の運動に伴い該ｎ個
のドット素子（１２０）をａ回駆動して該画像形成媒体
（１０）にａ・ｎドットの画像形成を行う画像形成装置
において、ａ・ｎビットの直列画像信号を受け、該直列
画像信号を順次（ａ−１）ビット置きのｎビットのａ組
の駆動信号に組み立てる走査変換回路（３０ｂ）を設け
、該走査変換回路（３０ｂ）から各組の駆動信号を該画像
形成ヘッド（１２）に順次出力することを特徴とする画像形成装置。
（２）前記走査変換回路（３０ｂ）は、前記ａ・ｎビットの直列画像信号を受信する受信シフト
レジスタ（３００）と、ｎビットの出力シフトレジスタ（３０３）と、各々該受
信シフトレジスタ（３００）のａビットづつのデータが
並列入力され、１の入力を該受信シフトレジスタ（３０
０）に選択出力するｎ個の選択回路（３０２ａ〜３０２
ｄ）とを有し、該ｎ個の選択回路（３０２ａ〜３０２ｄ
）の出力を該出力シフトレジスタ（３０３）に並列入力
することを特徴とする請求項１記載の画像形成装置。
（３）前記走査変換回路（３０ｂ）は、メモリ（３１０）と、ａ・ｎビットの直列画像信号をａビットづつのパラレル
データに変換し、該メモリ（３１０）に書込むためのシ
フトレジスタ（３１４）と、該メモリ（３１０）から読
出されたａビットづつのパラレルデータの指定された１
ビットを選択するセレクタ（３１８）と、該メモリ（３１０）をｎワード読出す毎に該セレクタ（
３１８）の選択ビットを変更するセレクタ制御部（３１
６ａ、３１６ｂ）とを有し、該セレクタ（３１８）の選
択出力を前記画像形成ヘッド（１２）に出力することを特徴とする請求項１記載の画像形成装置。