JPH04107845A - 電源配線最適化方法 - Google Patents
電源配線最適化方法Info
- Publication number
- JPH04107845A JPH04107845A JP2225816A JP22581690A JPH04107845A JP H04107845 A JPH04107845 A JP H04107845A JP 2225816 A JP2225816 A JP 2225816A JP 22581690 A JP22581690 A JP 22581690A JP H04107845 A JPH04107845 A JP H04107845A
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- wiring
- power supply
- current
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- 238000005457 optimization Methods 0.000 title claims abstract description 10
- 238000000034 method Methods 0.000 claims abstract description 32
- 239000004065 semiconductor Substances 0.000 claims 1
- 238000007796 conventional method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 238000013461 design Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 238000011160 research Methods 0.000 description 1
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はＶＬＳ Ｉあるいはプリント基盤のレイアウト
設計において、ブロック間の電源配線の経路と幅を最適
化する方法に関するものであム（従来の技術） 従来の方法としてｌ；＆（１）配線が木構ム すなわち
閉路を含まないトポロジーであると仮定して配線幅を求
める方法 （２）配線構造は閉路を含むような一般のト
ポロジーに関して行うがブロックの消費電流が時間によ
って変化しないと仮定する方法 すなわち平均電流ある
いは最大電流に対する電源配線幅の解を求める方法等が
提案されていも な耘 従来方法（１）の代表例として
はｒ ＣｈｏｗｄｈｕｒｙとＢｒｅｕｅｒの方法」 （
プロシーリングオフフォース エムアイティ カンファ
レンスオン アドバンスト リサーチ イン ブイエル
ニスアイ、Ｐｒｏｃ、 ｏｆ ４ｔｈ ＭＩＴ Ｃｏｎ
ｆｅｒｅｎｃｅ ｏｎ Ａｄｖａｎｃｅｄ Ｒｅ５ｅａ
ｒｃｈ ｉｎ ＶＬＳＩ、 Ａｐｒｉｌ １９８６）力
（従来方法（２）の代表例としてはｒ Ｃｈｏｖｄｈｕ
ｒｙの方法」（プロシーリング オブ ザ トウェンテ
ィシックス デザイン オートメーション カンフアレ
ンＪ Ｐｒｏｃ、ｏｆ ｔｈｅ ２６ｔｈ Ｄｅｓｉ
ｇｎ Ａｕｔｏａ＋ａｔｉｏｎ Ｃ。
設計において、ブロック間の電源配線の経路と幅を最適
化する方法に関するものであム（従来の技術） 従来の方法としてｌ；＆（１）配線が木構ム すなわち
閉路を含まないトポロジーであると仮定して配線幅を求
める方法 （２）配線構造は閉路を含むような一般のト
ポロジーに関して行うがブロックの消費電流が時間によ
って変化しないと仮定する方法 すなわち平均電流ある
いは最大電流に対する電源配線幅の解を求める方法等が
提案されていも な耘 従来方法（１）の代表例として
はｒ ＣｈｏｗｄｈｕｒｙとＢｒｅｕｅｒの方法」 （
プロシーリングオフフォース エムアイティ カンファ
レンスオン アドバンスト リサーチ イン ブイエル
ニスアイ、Ｐｒｏｃ、 ｏｆ ４ｔｈ ＭＩＴ Ｃｏｎ
ｆｅｒｅｎｃｅ ｏｎ Ａｄｖａｎｃｅｄ Ｒｅ５ｅａ
ｒｃｈ ｉｎ ＶＬＳＩ、 Ａｐｒｉｌ １９８６）力
（従来方法（２）の代表例としてはｒ Ｃｈｏｖｄｈｕ
ｒｙの方法」（プロシーリング オブ ザ トウェンテ
ィシックス デザイン オートメーション カンフアレ
ンＪ Ｐｒｏｃ、ｏｆ ｔｈｅ ２６ｔｈ Ｄｅｓｉ
ｇｎ Ａｕｔｏａ＋ａｔｉｏｎ Ｃ。
ｎｆｅｒｅｎｃｅ、 ｐｐ、７８７−７９０．１９８９
）も 「巻出の方法」（プロシーリング オブ アイシ
ーシーニーデイ−１Ｐｒｏｃ、 ｏｆ ＩＣＣＡＤ、
ｐｐ、３８−４１．１９８７）等があム（発明が解決し
ようとする課題） しかしなか収 従来方法（１）では配線トポロジーに制
限があるた敢 回路動作や配線の電気的信頼性の面で効
果的な配線を求めることができないといった課題があっ
１． また 従来方法（２）ではブロックの平均消費
電流を考えた場合には全ての動作時間中の回路の動作や
配線の信頼性を保証することができないし 最大消費電
流を考えた場合にζよ 必要以上に太い配線を行ってし
まｔ、Ｘ。
）も 「巻出の方法」（プロシーリング オブ アイシ
ーシーニーデイ−１Ｐｒｏｃ、 ｏｆ ＩＣＣＡＤ、
ｐｐ、３８−４１．１９８７）等があム（発明が解決し
ようとする課題） しかしなか収 従来方法（１）では配線トポロジーに制
限があるた敢 回路動作や配線の電気的信頼性の面で効
果的な配線を求めることができないといった課題があっ
１． また 従来方法（２）ではブロックの平均消費
電流を考えた場合には全ての動作時間中の回路の動作や
配線の信頼性を保証することができないし 最大消費電
流を考えた場合にζよ 必要以上に太い配線を行ってし
まｔ、Ｘ。
配線面積の点で問題があるといった課題があっ九本発明
は上述の問題点を鑑みてなされたもので、閉路を含むよ
うな一般のトポロジーを持つ配線を行うことがで叡 か
ス 時間によって変化するブロックの消費電流を扱うこ
とにより、より効果的な配線を求めることが可能な電源
配線最適化方法を提供することを目的とすも （課題を解決するための手段） 本発明（友 半導体集積回路の電源配線の経路と幅を最
適化する電源配線最適化方法において、前記電源配線の
レイアウトモデルを、電源を供給する電源パッドと、電
流を流す幅付きの配線と、ブロックへ電源を供給するた
めのブロック電源端子テ表現し 前記レイアウトモデル
を前記電源パッドを電圧源に対応させ、前記配線を可変
抵抗に対応させ、前記ブロック電源端子を時間によって
電流値が変化する電流源に対応させて構成される回路ネ
ットワークモデルを作成する手段と、レイアウト最適化
のための有効性仕様を前記可変抵抗の抵抗値の関係式で
表現する手段と、前記回路モデルの可変抵抗値を最適化
することにより、前記有効性仕様の最適化と、ブロック
電源端子の電圧に関する制約条件と、８枝に流れる最大
電流値と配線幅の間に定義される制約条件を満足する電
源配線の経路及び幅を求める手段とを備えた電源配線最
適化方法であａ （作用） 本発明によれば 閉路を含むような一般のトポロジーを
時板 時間によって変化するブロックの消費電流を取り
扱うことにより、回路動作や配線の電気的信頼性が高く
、かス 必要以上に配線幅を広くとらないのでチップ面
積への影響が少なくなる効果的な配線を行うことができ
も （実施例） 以下、本発明の一実施例の処理の流れを第１図のフロー
医 第２図の回路ネットワーク医 第３図の水平チャネ
ルグラフ図を用いて説明すも第１図は本発明の電源配線
最適化方法のフローチャートを示す図であ７１ｏｊＩ１
図において、 １１．１２、１３、１４、１５、１６、
１７はそれぞれ電源配線の最適化を行なうための処理を
示していも また 本発明において、ブロック電源端子
の電圧に関する制約条件（友 次の式（１）によって示
されも 許容最低電圧≦電源端子電圧≦許容最高電圧・・・（１
） 更く ８枝に流れる最大電流値と配線幅の間の制約は次
の式（２）によって示されも 配線幅≧プロセスによって定まる定数×その配線を流れ
る最大電流値 ・・・（２） 第１図に示した電源配線最適化方法について以下その説
明を行なう。
は上述の問題点を鑑みてなされたもので、閉路を含むよ
うな一般のトポロジーを持つ配線を行うことがで叡 か
ス 時間によって変化するブロックの消費電流を扱うこ
とにより、より効果的な配線を求めることが可能な電源
配線最適化方法を提供することを目的とすも （課題を解決するための手段） 本発明（友 半導体集積回路の電源配線の経路と幅を最
適化する電源配線最適化方法において、前記電源配線の
レイアウトモデルを、電源を供給する電源パッドと、電
流を流す幅付きの配線と、ブロックへ電源を供給するた
めのブロック電源端子テ表現し 前記レイアウトモデル
を前記電源パッドを電圧源に対応させ、前記配線を可変
抵抗に対応させ、前記ブロック電源端子を時間によって
電流値が変化する電流源に対応させて構成される回路ネ
ットワークモデルを作成する手段と、レイアウト最適化
のための有効性仕様を前記可変抵抗の抵抗値の関係式で
表現する手段と、前記回路モデルの可変抵抗値を最適化
することにより、前記有効性仕様の最適化と、ブロック
電源端子の電圧に関する制約条件と、８枝に流れる最大
電流値と配線幅の間に定義される制約条件を満足する電
源配線の経路及び幅を求める手段とを備えた電源配線最
適化方法であａ （作用） 本発明によれば 閉路を含むような一般のトポロジーを
時板 時間によって変化するブロックの消費電流を取り
扱うことにより、回路動作や配線の電気的信頼性が高く
、かス 必要以上に配線幅を広くとらないのでチップ面
積への影響が少なくなる効果的な配線を行うことができ
も （実施例） 以下、本発明の一実施例の処理の流れを第１図のフロー
医 第２図の回路ネットワーク医 第３図の水平チャネ
ルグラフ図を用いて説明すも第１図は本発明の電源配線
最適化方法のフローチャートを示す図であ７１ｏｊＩ１
図において、 １１．１２、１３、１４、１５、１６、
１７はそれぞれ電源配線の最適化を行なうための処理を
示していも また 本発明において、ブロック電源端子
の電圧に関する制約条件（友 次の式（１）によって示
されも 許容最低電圧≦電源端子電圧≦許容最高電圧・・・（１
） 更く ８枝に流れる最大電流値と配線幅の間の制約は次
の式（２）によって示されも 配線幅≧プロセスによって定まる定数×その配線を流れ
る最大電流値 ・・・（２） 第１図に示した電源配線最適化方法について以下その説
明を行なう。
ま衣 処理１１において第２図のような回路ネットワー
クモデルを作成すも 第２図において、２１は電源パッ
ド、 ２２はブロッ久 ２３は電源パッド２１に対応し
た電圧ＩＬ ２４はブロック電源端子、２５は配線に対
応した可変抵詭 ２６はブロック電源端子２４に対応し
た時間によって電流値が変化する電流源を示す。
クモデルを作成すも 第２図において、２１は電源パッ
ド、 ２２はブロッ久 ２３は電源パッド２１に対応し
た電圧ＩＬ ２４はブロック電源端子、２５は配線に対
応した可変抵詭 ２６はブロック電源端子２４に対応し
た時間によって電流値が変化する電流源を示す。
処理１２では８枝に十分太い幅を与えム すなわ板 可
変抵抗の値を小さくし 上述の制約式（１）及び（２）
を満足するようにすム 処理１３では垂直並びに水平方向のクリテイカルパスを
求めも つまりレイアウト最適化のための有効性仕様を
前記可変抵抗の抵抗値の関係式で表現すも 第３図にお
いて、 ３１はブロッ久 ３２は水平クリティカルパス
を示も ここて 水平クリティカルパスとは各ブロック
３１の水平方向の長さの総和が最大となるパスであり、
チップの水平方向の長さを決定するブロックのならびを
示すパスであも な耘 垂直クリティカルパスについて
も同様であム このクリティカルパス上のブロック間を
通過する配線の幅の総和を最小にすることによりチップ
面積を最小にすることができも処理１４では各動作時間
における回路ネットワーク各頂点の電圧値と各校を流れ
る電流値を求めも 以下の処理１４−１７によりクリティカルパス上のブロ
ック間を通過する配線の幅の総和を最小にすム 処理１５では各動作時間における各校の電流値を固定し
前述の制約条件の（１）及び（２）を満足させたまま
頂点電圧を変化させることにより、各可変抵抗の抵抗値
を変え その電流分布におけるレイアウト最適化のため
の有効性仕様を満足する最適な配線幅を求めも ここで
最適な解とはチップ面積が最ノ」＼ すなわち水平クリ
ティカルパスの大きさと垂直クリティカルパスの大きさ
の積が最ノＪ＼ つまり両クリティカルパス上を通過す
る配線の幅の和が最小となる配線であも 処理１６では処理１５により求めた各動作時間における
各頂点の電圧値を固定し キルヒホフの電流法則を満足
するように枝電流の値を変化させることにより、各可変
抵抗の抵抗値を変え その電圧分布における最適解を求
めも ここでの最適解も前述と同じ意味であａ 次に処理１７では新たに求まった解（クリティカルパス
上の配線幅）と前回の解（この場合は処理１２で与えた
配線幅）を比べ その差が少なければ終了し さもなく
ば 処理１５に戻も（発明の効果） 以上説明したように本発明によれは 閉路を含むような
一般のトポロジーを時板 時間によって変化するブロッ
クの消費電流を扱うことにより、回路動作や配線の電気
的信頼性が高く、かス クリティカルパスを考虜するこ
とによりチップ面積への影響を少なくした電源配線を行
うことができ、その効果は顕著であａ
変抵抗の値を小さくし 上述の制約式（１）及び（２）
を満足するようにすム 処理１３では垂直並びに水平方向のクリテイカルパスを
求めも つまりレイアウト最適化のための有効性仕様を
前記可変抵抗の抵抗値の関係式で表現すも 第３図にお
いて、 ３１はブロッ久 ３２は水平クリティカルパス
を示も ここて 水平クリティカルパスとは各ブロック
３１の水平方向の長さの総和が最大となるパスであり、
チップの水平方向の長さを決定するブロックのならびを
示すパスであも な耘 垂直クリティカルパスについて
も同様であム このクリティカルパス上のブロック間を
通過する配線の幅の総和を最小にすることによりチップ
面積を最小にすることができも処理１４では各動作時間
における回路ネットワーク各頂点の電圧値と各校を流れ
る電流値を求めも 以下の処理１４−１７によりクリティカルパス上のブロ
ック間を通過する配線の幅の総和を最小にすム 処理１５では各動作時間における各校の電流値を固定し
前述の制約条件の（１）及び（２）を満足させたまま
頂点電圧を変化させることにより、各可変抵抗の抵抗値
を変え その電流分布におけるレイアウト最適化のため
の有効性仕様を満足する最適な配線幅を求めも ここで
最適な解とはチップ面積が最ノ」＼ すなわち水平クリ
ティカルパスの大きさと垂直クリティカルパスの大きさ
の積が最ノＪ＼ つまり両クリティカルパス上を通過す
る配線の幅の和が最小となる配線であも 処理１６では処理１５により求めた各動作時間における
各頂点の電圧値を固定し キルヒホフの電流法則を満足
するように枝電流の値を変化させることにより、各可変
抵抗の抵抗値を変え その電圧分布における最適解を求
めも ここでの最適解も前述と同じ意味であａ 次に処理１７では新たに求まった解（クリティカルパス
上の配線幅）と前回の解（この場合は処理１２で与えた
配線幅）を比べ その差が少なければ終了し さもなく
ば 処理１５に戻も（発明の効果） 以上説明したように本発明によれは 閉路を含むような
一般のトポロジーを時板 時間によって変化するブロッ
クの消費電流を扱うことにより、回路動作や配線の電気
的信頼性が高く、かス クリティカルパスを考虜するこ
とによりチップ面積への影響を少なくした電源配線を行
うことができ、その効果は顕著であａ
【図面の簡単な説明】
第１図は本発明における電源配線最適化方法の一実施例
のフローチャート医 第２図は回路ネットワーク医 第
３図は水平チャネルグラフの図であム １１〜１７・・・処理 ２１・・・電源パッド、 ２２
．３１・・・ブロッ久 ２３・・・電圧＃％ ２４・・
・ブロック電源端子、 ２５・・・可変抵抗（配線）、
２６・・・電流源３２・・・水平クリティカルバ人 代理人の氏名 弁理士 小鍜治 明 ほか２名第１図
のフローチャート医 第２図は回路ネットワーク医 第
３図は水平チャネルグラフの図であム １１〜１７・・・処理 ２１・・・電源パッド、 ２２
．３１・・・ブロッ久 ２３・・・電圧＃％ ２４・・
・ブロック電源端子、 ２５・・・可変抵抗（配線）、
２６・・・電流源３２・・・水平クリティカルバ人 代理人の氏名 弁理士 小鍜治 明 ほか２名第１図
Claims (1)
- 【特許請求の範囲】 半導体集積回路の電源配線の経路と幅を最適化する電
源配線最適化方法において、 前記電源配線のレイアウトモデルを、電源を供給する電
源パッドと、電流を流す幅付きの配線と、ブロックへ電
源を供給するためのブロック電源端子で表現し、前記レ
イアウトモデルを前記電源パッドを電圧源に対応させ、
前記配線を可変抵抗に対応させ、前記ブロック電源端子
を時間によって電流値が変化する電流源に対応させて構
成される回路ネットワークモデルを作成する手段と、レ
イアウト最適化のための有効性仕様を前記可変抵抗の抵
抗値の関係式で表現する手段と、前記回路モデルの可変
抵抗値を最適化することにより、前記有効性仕様の最適
化と、ブロック電源端子の電圧に関する制約条件と、各
枝に流れる最大電流値と配線幅の間に定義される制約条
件を満足する電源配線の経路及び幅を求める手段とを備
えた電源配線最適化方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2225816A JPH04107845A (ja) | 1990-08-27 | 1990-08-27 | 電源配線最適化方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2225816A JPH04107845A (ja) | 1990-08-27 | 1990-08-27 | 電源配線最適化方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04107845A true JPH04107845A (ja) | 1992-04-09 |
Family
ID=16835248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2225816A Pending JPH04107845A (ja) | 1990-08-27 | 1990-08-27 | 電源配線最適化方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04107845A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0850608A (ja) * | 1994-08-05 | 1996-02-20 | Nec Corp | 配線経路表示方法 |
| US6247162B1 (en) | 1998-08-07 | 2001-06-12 | Fujitsu Limited | Method and apparatus for generating layout data for a semiconductor integrated circuit device |
-
1990
- 1990-08-27 JP JP2225816A patent/JPH04107845A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0850608A (ja) * | 1994-08-05 | 1996-02-20 | Nec Corp | 配線経路表示方法 |
| US6247162B1 (en) | 1998-08-07 | 2001-06-12 | Fujitsu Limited | Method and apparatus for generating layout data for a semiconductor integrated circuit device |
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