JPH0410727A - Data order protecting circuit - Google Patents
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- 238000004891 communication Methods 0.000 claims abstract description 19
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- 230000004044 response Effects 0.000 claims 1
- 238000012544 monitoring process Methods 0.000 abstract description 8
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 1
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Abstract
Description
【発明の詳細な説明】
〔概要〕
ｎ：１のパケット通信におけるデータ順序の監視を行う
ためのデータ順序保護回路に関し、対向局ごとのデータ
順序の保護を、小さいハードウェア規模で効率よく実現
できる、データ順序保護回路を提供することを目的とし
、
ｎ：１のパケット通信を行う伝送装置において、受信パ
ケットから送信元アドレスとシーケンス番号とを検出す
る送信元アドレス検出部と、該検出した送信元アドレス
ごとに受信パケットのシーケンス番号を記憶するシーケ
ンスメモリ部と、該シーケンスメモリ部から読み出した
シーケンス番号をインクリメントするデータ順序制御部
と、受信パケットのシーケンス番号とデータ順序制御部
から出力されたシーケンス番号との比較を行って受信パ
ケットの順序のエラーを検出するデータ順序監視部とを
設け、ｎ個の対向局に対応して対向局ごとのデータ順序
保護を行うことによって構成する。[Detailed Description of the Invention] [Summary] Regarding a data order protection circuit for monitoring data order in n:1 packet communication, data order protection for each opposing station can be efficiently realized with a small hardware scale. , a transmission device that performs n:1 packet communication, which aims to provide a data order protection circuit, includes a source address detection unit that detects a source address and a sequence number from a received packet; a sequence memory section that stores a sequence number of a received packet for each address; a data order control section that increments the sequence number read from the sequence memory section; and a sequence number of the received packet and a sequence number output from the data order control section. A data order monitoring unit is provided for detecting errors in the order of received packets by comparing the order of received packets, and data order protection is performed for each opposing station corresponding to n opposing stations.
本発明はｎ局（ｎは任意の自然数）の対向局との間でパ
ケット通信を行う伝送装置に係り、特にｎ：１のパケッ
ト通信におけるデータ順序の監視を行うためのデータ順
序保護回路に関するものである。The present invention relates to a transmission device that performs packet communication between n stations (n is any natural number) opposite stations, and particularly relates to a data order protection circuit for monitoring data order in n:1 packet communication. It is.
近年において、高度情報化社会の発展に伴い、種々の通
信形態が要求されている。In recent years, with the development of a highly information-oriented society, various forms of communication have been required.
特にｎ：１のパケット通信においては、送信されてくる
パケットに局ごとに個別にデータ順序が管理されている
が、このようなパケッＩ・のデータ順序を保護するデー
タ順序保護回路は、その構成が簡略であって、効率的に
データ順序の保護を行い得るものであることが要望され
る。Particularly in n:1 packet communication, the data order of transmitted packets is managed individually for each station, but the data order protection circuit that protects the data order of such packets I. It is desired that the method be simple and capable of efficiently protecting the data order.
（従来の技術］
従来のｎ：１のパケット通信においては、対向局ごとに
データ順序保護回路を設けて、対向局からのパケットに
付与されたシーケンス番号を、パケット受信ごとに個別
に監視することによって、対向局ごとのデータ順序の保
護を行うようにしている。(Prior art) In conventional n:1 packet communication, a data order protection circuit is provided for each opposite station to individually monitor the sequence number given to a packet from the opposite station each time a packet is received. This protects the data order for each opposing station.
（発明が解決しようとする課題］
従って、従来のｎ：１のパケット通信においては、対向
局ごとに個別のデータ順序保護回路を使用しなければな
らず、ハードウェア規模が大きくなることを避けられな
いという問題があった。(Problem to be Solved by the Invention) Therefore, in conventional n:1 packet communication, it is necessary to use an individual data order protection circuit for each opposing station, and it is possible to avoid increasing the hardware scale. The problem was that there was no.
本発明はこのような従来技術の課題を解決しようとする
ものであって、ｎ：１のパケット通信を行うシステムに
おいて、ｎ局の対向局ごとのデータ順序の保護を、小さ
いハードウェア規模で効率よく実現できる、データ順序
保護回路を提供することを目的としている。The present invention is an attempt to solve the problems of the prior art, and is to efficiently protect the data order for each of n opposing stations in a system that performs n:1 packet communication using a small hardware scale. The objective is to provide a data order protection circuit that is well implemented.
本発明は第１図にその原理的構成を示すように、ｎ：１
のパケット通信を行う伝送装置において、送信元アドレ
ス検出部１と、シーケンスメモリ部２と、データ順序制
御部３と、データ順序監視部４とを設けることによって
、ｎ個の対向局に対応して対向局ごとのデータ順序保護
を一括して行うようにしたものである。As shown in FIG. 1, the present invention has an n:1
In a transmission device that performs packet communication of Data order protection for each opposing station is performed all at once.
ここで、送信元アドレス検出部１は、受信パケットから
送信元アドレスとシーケンス番号とを検出するものであ
り、シーケンスメモリ部２は、検出した送信元アドレス
ごとに受信パケットのシーケンス番号を記憶するもので
ある。Here, the source address detection unit 1 detects the source address and sequence number from the received packet, and the sequence memory unit 2 stores the sequence number of the received packet for each detected source address. It is.
また、データ順序制御部３は、シーケンスメモリ部２か
ら読み出したシーケンス番号をインクリメントするもの
であり、データ順序監視部４は、受信パケットのシーケ
ンス番号とデータ順序制御部３から出力されたシーケン
ス番３との比較を行って受信パケットの順序のエラーを
検出するものである。Further, the data order control unit 3 increments the sequence number read from the sequence memory unit 2, and the data order monitoring unit 4 increments the sequence number of the received packet and the sequence number 3 output from the data order control unit 3. Errors in the order of received packets are detected by comparing the received packets with the received packets.
第２図は、本発明におけるパケットのフォーマットを示
すものであって、１フレームのパケットは、データの形
式を示す制御情報等の各種制御用データを含むコントロ
ール部３１．パケ・ントの宛先を示すアドレスからなる
宛先アドレス部３２゜パケットの送信元を示すアドレス
からなる送信元アドレス部３３．送信するデータ３４．
エラーチエツク用データ等からなるトレーラ３５からな
り、さらに送信元アドレス部３３は、送信元アドレス３
６とパケットの順序を示すシーケンスナンバー３７とか
らなることが示されている。FIG. 2 shows the format of a packet according to the present invention, in which one frame of packet includes the control section 31. A destination address section 32 consisting of an address indicating the destination of the packet; a source address section 33 consisting of an address indicating the source of the packet. Data to be sent 34.
It consists of a trailer 35 consisting of error checking data, etc., and a transmission source address section 33 includes a transmission source address 3.
6 and a sequence number 37 indicating the order of the packets.
本発明においては、このようなパケットを送信する対向
局との間で、ｎ：１のパケット通信を行う伝送装置にお
いて、ｎ個の対向局に対応して対向局ごとのデータ順序
保護を行う。In the present invention, in a transmission device that performs n:1 packet communication with opposing stations that transmit such packets, data order protection is performed for each opposing station corresponding to n opposing stations.
すなわち、パケットを受信すると、送信元アドレス検出
部１で、受信パケットから送信元アドレスとシーケンス
番号とを検出する。そしてシーケンスメモリ部２におい
て、検出した送信元アドレスをメモリのアドレスとして
受信パケットのシーケンス番号を記憶する。That is, when a packet is received, the source address detection unit 1 detects the source address and sequence number from the received packet. Then, in the sequence memory unit 2, the sequence number of the received packet is stored using the detected source address as a memory address.
データ順序制御部３では、送信元アドレスをメモリの読
出しアドレスとして使用して、シーケンスメモリ部から
シーケンス番号を読み出してインクリメントする。The data order control unit 3 uses the source address as a memory read address to read out and increment the sequence number from the sequence memory unit.
データ順序監視部４では、受信パケットのシーケンス番
号とデータ順序制御部３から出力されたシーケンス番号
との比較を行って受信パケットの順序のエラーを検出す
る。The data order monitoring section 4 compares the sequence number of the received packet with the sequence number output from the data order control section 3 to detect an error in the order of the received packet.
従って本発明によれば、送信元アドレスごとにシーケン
ス番号の管理を行うことができ、ｎ：１のパケット通信
においても、送信元ごとにデータ順序の保護を行うこと
ができる。Therefore, according to the present invention, sequence numbers can be managed for each source address, and data order can be protected for each source even in n:1 packet communication.
第３図は本発明の一実施例を示す図である。 FIG. 3 is a diagram showing an embodiment of the present invention.
１１は送信元アドレスおよびシーケンスナンバー検出部
であって、第１図における送信元アトルス検出部１に対
応し、受信パケットから送信元アドレスおよびシーケン
スナンバ′−を検出するものであって、送信元アドレス
ラッチ部２１と、シーケンスナンバーラッチ部２２とを
有している。Reference numeral 11 denotes a source address and sequence number detection unit, which corresponds to the source atlas detection unit 1 in FIG. It has a latch section 21 and a sequence number latch section 22.
１２はメモリ部であって、第１図におけるシーケンスメ
モリ部２に対応し、例えば半導体メモリからなるＲＡＭ
（ランダムアクセスメモリ）で構成され、送信元アド
レスをアドレスとしてシーケンスナンバーを記憶するも
のである。Reference numeral 12 denotes a memory section, which corresponds to the sequence memory section 2 in FIG.
(random access memory), and stores sequence numbers using the source address as an address.
１３は加算部であって、第１図におけるデータ順序制御
部３に対応し、加算器から構成されていて、メモリ部１
２から読み出されたシーケンスナンバーをインクリメン
トするものである。Reference numeral 13 denotes an adder, which corresponds to the data order controller 3 in FIG.
The sequence number read from 2 is incremented.
１４は、シーケンスナンバー比較部であって、第１図に
おけるデータ順序監視部４に対応し、送信元アドレスお
よびシーケンスナンバー検出部１１からのシーケンスナ
ンバーと、カロ算部１３からのシーケンスナンバーとの
比較を行い、シーケンス順序のエラーを検出する。Reference numeral 14 denotes a sequence number comparison unit, which corresponds to the data order monitoring unit 4 in FIG. to detect sequence order errors.
第３図の回路においてパケットを受信すると、受信パケ
ットの送信元アドレス部の送信元アドレスを送信元アド
レスラッチ部２１にラッチし、シーケンスナンバーをシ
ーケンスナンバーラッチ部２２にそれぞれラッチする。When the circuit shown in FIG. 3 receives a packet, the source address in the source address section of the received packet is latched into the source address latch section 21, and the sequence number is latched into the sequence number latch section 22.
シーケンスナンバー比較部１４では、メモリ部１２に対
するリードタイミングを生成して、メモリ部１２へ出力
する。メモリ部１２では、これを出力イネーブル信号Ｏ
Ｅとして使用し、送信元アドレスラッチ部２１にランチ
されている送信元アドレスを、メモリ部１２のリードア
ドレスとじて入力して、メモリ部１２に格納されている
シーケンスナンバーを読み出す。The sequence number comparison unit 14 generates a read timing for the memory unit 12 and outputs it to the memory unit 12. In the memory section 12, this is output as an output enable signal O.
The source address that is used as E and is loaded in the source address latch section 21 is inputted as the read address of the memory section 12, and the sequence number stored in the memory section 12 is read out.
加算部１３では読み出されたシーケンスナンバーをイン
クリメント（＋１）して、シーケンスナンバー比較部１
４に出力する。The adder 13 increments (+1) the read sequence number and sends it to the sequence number comparator 1.
Output to 4.
シーケンスナンバー比較部１４では、シーケンスナンバ
ーラッチ部２２から入力された送信元アドレスにおける
シーケンスナンバーと、加算部１３から入力されたシー
ケンスナンバーどの比較を行い、不一致の場合、データ
順序エラーありを示す出力を発生する。The sequence number comparison unit 14 compares the sequence number in the source address input from the sequence number latch unit 22 with the sequence number input from the addition unit 13, and if they do not match, outputs an output indicating that there is a data order error. Occur.
シーケンスナンバー比較部１４では、シーケンスナンバ
ーの比較終了後、メモリ部１２ヘライトクロックを出力
する。メモリ部１２では、これを書き込みイネーブル信
号ＷＥとして使用し、送信元アドレスおよびシーケンス
ナンバー検出部１１からの送信元アドレスを、ライトア
ドレスとして使用して、送信元アドレスおよびシーケン
スナンバー１部１１からのシーケンスナンバーを記憶す
る。After the sequence number comparison section 14 completes the sequence number comparison, it outputs a write clock to the memory section 12. The memory section 12 uses this as a write enable signal WE, uses the source address from the source address and sequence number detector 11 as a write address, and reads the sequence from the source address and sequence number 1 section 11. Memorize the number.
以上の動作をパケット受信ごとに行い、それぞれの送信
元アドレスごとにシーケンスナンバーを管理することに
よって、データの順序保護を行う。The above operation is performed every time a packet is received, and the sequence number is managed for each source address, thereby protecting the data order.
なお、上述の実施例ではメモリ部１２にＲＡＭを使用し
ているが、データ順序保護を高速化する必要があれば、
この部分にキャッシュメモリを使用し、使用頻度の高い
送信元アドレスに対するシーケンスナンバーを蓄えてお
くことによって、主記憶のメモリとのアクセスタイムの
ギャップを埋めて、高速化させるようにしてもよい。In addition, in the above-mentioned embodiment, RAM is used for the memory unit 12, but if it is necessary to speed up data order protection,
A cache memory may be used in this portion to store sequence numbers for frequently used source addresses, thereby filling the gap in access time with the main memory and increasing speed.
このようにしてｎ：１のパケット通信におけるデータの
順序保護を行うことができるが、本発明は１：１のパケ
ット通信の場合にも通用できることはいうまでもない。In this way, the order of data can be protected in n:1 packet communication, but it goes without saying that the present invention is also applicable to 1:1 packet communication.
以上説明したように本発明によれば、１：１およびｎ：
１のパケット通信において、送信元アドレスをメモリ部
のアドレスとして使用してシーケンスナンバーを記憶し
、これと受信したバケ、７トのシーケンスナンバーとを
比較することによって、送信元アドレスごとにデータ順
序の管理と、データ順序のエラーの検出を行うことがで
きる。かつこれを、少ないハードウェア規模で容易に実
現することができる。従って本発明によれば、パケット
通信におけるデータ順序保護を効率よく行うことができ
、パケット通信の有用性を増大することが可能となる。As explained above, according to the present invention, 1:1 and n:
In packet communication 1, the sequence number is stored using the source address as the address in the memory section, and by comparing this with the sequence number of the received packet, the data order can be determined for each source address. management and detection of data ordering errors. Moreover, this can be easily realized with a small scale of hardware. Therefore, according to the present invention, it is possible to efficiently protect the data order in packet communications, and it is possible to increase the usefulness of packet communications.
第１図は本発明の原理的構成を示す図、第２図はパケッ
トのフォーマットを示す図、第３図は本発明の一実施例
を示す図である。
１は送信元アドレス検出部、２はシーケンスメモリ部、
３はデータ順序制御部、４はデータ順序監視部である。FIG. 1 is a diagram showing the basic configuration of the present invention, FIG. 2 is a diagram showing a packet format, and FIG. 3 is a diagram showing an embodiment of the present invention. 1 is a source address detection section, 2 is a sequence memory section,
3 is a data order control section, and 4 is a data order monitoring section.
Claims (1)
ケットから送信元アドレスとシーケンス番号とを検出す
る送信元アドレス検出部（１）と、該検出した送信元ア
ドレスごとに受信パケットのシーケンス番号を記憶する
シーケンスメモリ部（２）と、 該シーケンスメモリ部（２）から読み出したシーケンス
番号をインクリメントするデータ順序制御部（３）と、 受信パケットのシーケンス番号とデータ順序制御部（３
）から出力されたシーケンス番号との比較を行って受信
パケットの順序のエラーを検出するデータ順序監視部（
４）とを設け、 ｎ個の対向局に対応して対向局ごとのデータ順序保護を
行うことを特徴とするデータ順序保護回路。[Claims] A transmission device that performs n:1 packet communication includes a source address detection unit (1) that detects a source address and a sequence number from a received packet, and a source address detection unit (1) that detects a source address and a sequence number from a received packet, and a A sequence memory section (2) that stores the sequence number of a packet; a data order control section (3) that increments the sequence number read from the sequence memory section (2); and a data order control section (3) that stores the sequence number and data order control section of the received packet. 3
), which detects errors in the order of received packets by comparing them with the sequence numbers output from
4) A data order protection circuit which protects the data order for each opposing station in response to n opposing stations.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2110299A JPH0410727A (en) | 1990-04-27 | 1990-04-27 | Data order protecting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2110299A JPH0410727A (en) | 1990-04-27 | 1990-04-27 | Data order protecting circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0410727A true JPH0410727A (en) | 1992-01-14 |
Family
ID=14532181
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2110299A Pending JPH0410727A (en) | 1990-04-27 | 1990-04-27 | Data order protecting circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0410727A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63244604A (en) * | 1987-03-31 | 1988-10-12 | Mitsubishi Electric Corp | Coil-winding machine |
| EP0777365A3 (en) * | 1995-12-01 | 1997-06-25 | Nokia Mobile Phones Ltd | |
| GB2430577A (en) * | 2005-09-23 | 2007-03-28 | Agilent Technologies Inc | Real time monitoring of TCP flows |
-
1990
- 1990-04-27 JP JP2110299A patent/JPH0410727A/en active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63244604A (en) * | 1987-03-31 | 1988-10-12 | Mitsubishi Electric Corp | Coil-winding machine |
| EP0777365A3 (en) * | 1995-12-01 | 1997-06-25 | Nokia Mobile Phones Ltd | |
| GB2430577A (en) * | 2005-09-23 | 2007-03-28 | Agilent Technologies Inc | Real time monitoring of TCP flows |
| GB2430577B (en) * | 2005-09-23 | 2010-09-22 | Agilent Technologies Inc | Real time monitoring of TCP flows |
| US7945661B2 (en) | 2005-09-23 | 2011-05-17 | Jds Uniphase Corporation | Real time monitoring of TCP flows |
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