JPH04106769U - current detection circuit - Google Patents
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Abstract
(57)【要約】
【目的】 検出用のＭＯＳＦＥＴ・Ｑ1 の動作を積分回
路で遅延させることにより、この検出用のＭＯＳＦＥＴ
の閾値電圧ＶT がカレントミラー回路を構成する他のＭ
ＯＳＦＥＴ・Ｑ2 よりも低く動作が早い場合であって
も、過電流を誤検出することがない電流検出回路を提供
することを目的とする。
【構成】 カレントミラー回路を構成する検出用のＭＯ
ＳＦＥＴのゲート端子Ｇに抵抗ＲとコンデンサＣとから
なる積分回路を接続する。
(57) [Summary] [Purpose] By delaying the operation of the detection MOSFET Q1 with an integrating circuit, this detection MOSFET
The threshold voltage VT of other M constituting the current mirror circuit
It is an object of the present invention to provide a current detection circuit that does not erroneously detect overcurrent even when the current is lower than that of OSFET Q2 and operates faster. [Configuration] Detection MO that forms the current mirror circuit
An integrating circuit consisting of a resistor R and a capacitor C is connected to the gate terminal G of the SFET.
Description
【０００１】0001
本考案は、電子装置の過電流保護回路等に用いるためのカレントミラー方式に よる電流検出回路に関する。 This invention is a current mirror method for use in overcurrent protection circuits of electronic devices. The present invention relates to a current detection circuit.
【０００２】0002
電子装置の過電流保護回路では、カレントミラー方式による電流検出回路が用 いられる場合が多い。 Overcurrent protection circuits for electronic devices use current detection circuits based on the current mirror method. There are many cases where you can stay.
【０００３】 このカレントミラー方式による従来の電流検出回路は、図４に示すように、特 性の等しい複数のＭＯＳＦＥＴ・Ｑ1 〜Ｑn の並列回路を負荷ＲL に直列に接続 すると共に、これらＭＯＳＦＥＴ・Ｑ1 〜Ｑn のゲート端子Ｇを共通として、カ レントミラー回路を構成したものである。そして、これらＭＯＳＦＥＴ・Ｑ1 〜 Ｑn の中で検出用に設定されたＭＯＳＦＥＴ・Ｑ1 のソース端子Ｓに直列に検出 用抵抗ｒを接続し、この検出用抵抗ｒでの電圧降下に基づいて負荷電流を検出す るようになっている。即ち、各ＭＯＳＦＥＴ・Ｑ1 〜Ｑn は、カレントミラー回 路によってゲート電圧が共通となるため、ドレイン電流も互いに等しくなる。従 って、検出用のＭＯＳＦＥＴ・Ｑ1 に接続された検出用抵抗ｒでの電圧降下によ ってドレイン電流を測定すれば、これをｎ倍することにより負荷ＲL に流れる負 荷電流を検出することができる。しかも、ＭＯＳＦＥＴ・Ｑ1 〜Ｑn は、例えば 数千〜数万個が並列接続されるので、数千〜数万分の１の小さな電流による電圧 降下によって大電流を検出することができるようになり、低電力でロスの少ない 電流検出が可能となる。0003 The conventional current detection circuit using this current mirror method has a special feature as shown in Figure 4. A parallel circuit of multiple MOSFETs with equal characteristics Q1 to Qn is connected in series to the load RL. At the same time, by making the gate terminal G of these MOSFETs Q1 to Qn common, This is a rent mirror circuit. And these MOSFET・Q1～ Detected in series with the source terminal S of MOSFET/Q1 set for detection in Qn. Connect a detection resistor r and detect the load current based on the voltage drop across this detection resistor r. It has become so. That is, each MOSFET Q1 to Qn is a current mirror circuit. Since the gate voltage is common between the two paths, the drain currents are also equal to each other. subordinate Therefore, due to the voltage drop at the detection resistor r connected to the detection MOSFET Q1, If we measure the drain current, we can multiply it by n to calculate the negative current flowing to the load RL. Charge current can be detected. Moreover, MOSFETs Q1 to Qn are, for example, Since thousands to tens of thousands of units are connected in parallel, the voltage due to a small current of several thousand to one tens of thousands of times It is now possible to detect large currents due to the drop, resulting in low power and less loss. Current detection becomes possible.
【０００４】0004
ところが、検出用のＭＯＳＦＥＴ・Ｑ1 とその他のＭＯＳＦＥＴ・Ｑ2 〜Ｑn との特性を完全に一致させることは容易ではなく、実際には閾値電圧ＶT が微妙 に相違する。従って、検出用のＭＯＳＦＥＴ・Ｑ1 のＯＮへの切り換えが他より も若干でも早くなる場合には、図５に示すように、ゲート端子Ｇに入力されるゲ ート電圧Ｖi の立ち上がり時に、このＭＯＳＦＥＴ・Ｑ1 にのみ過渡的に電流が 流れて検出用抵抗ｒでの検出電圧Ｖd が一瞬高電圧となる。 However, the detection MOSFET・Q1 and other MOSFET・Q2 ~Qn It is not easy to completely match the characteristics of the There is a difference. Therefore, the switching of detection MOSFET Q1 to ON is faster than other MOSFETs. If the speed becomes even slightly faster, as shown in FIG. At the rise of the root voltage Vi, current flows transiently only in this MOSFET Q1. As a result, the detection voltage Vd at the detection resistor r momentarily becomes a high voltage.
【０００５】 このため、従来の電流検出回路では、閾値電圧ＶT の僅かな相違によって検出 用のＭＯＳＦＥＴ・Ｑ1 にのみ瞬間的に流れた電流を、負荷ＲL に過大な電流が 流れたものとして誤検出し、過電流検出回路を誤動作されるおそれが生じるとい う問題が生じていた。[0005] For this reason, conventional current detection circuits detect When the current momentarily flows only through MOSFET Q1, an excessive current flows through the load RL. This may cause the overcurrent detection circuit to malfunction due to erroneous detection as a current. A problem had arisen.
【０００６】[0006]
上記課題を解決するために、請求項１にかかる考案は、複数のトランジスタの 並列回路を負荷に直列に接続すると共に、これらトランジスタの制御端子を共通 としてカレントミラー回路を構成し、検出用のトランジスタに直列に接続された 検出用抵抗の電圧降下に基づいて負荷電流を検出する電流検出回路において、上 記検出用のトランジスタの制御端子に遅延回路が設けられたことを特徴としてい る。 In order to solve the above-mentioned problem, the invention according to claim 1 includes a plurality of transistors. Connect the parallel circuit in series with the load, and connect the control terminals of these transistors in common. A current mirror circuit is configured as In a current detection circuit that detects load current based on the voltage drop across a detection resistor, A delay circuit is provided at the control terminal of the transistor for detection. Ru.
【０００７】 また、請求項２の考案は、複数のＭＯＳＦＥＴの並列回路を負荷に直列に接続 すると共に、これらＭＯＳＦＥＴのゲート端子を共通としてカレントミラー回路 を構成し、検出用のＭＯＳＦＥＴのソース−ドレイン端子に直列に接続された検 出用抵抗の電圧降下に基づいて負荷電流を検出する電流検出回路において、上記 検出用のＭＯＳＦＥＴのゲート端子に抵抗が直列に挿入されると共に、この抵抗 とゲート端子との間がコンデンサを介して電源に接続されたことを特徴としてい る。[0007] Further, the invention of claim 2 provides a method for connecting a plurality of parallel MOSFETs in series to a load. At the same time, the gate terminals of these MOSFETs are used as a common current mirror circuit. and a detection MOSFET connected in series to the source-drain terminals of the detection MOSFET. In the current detection circuit that detects the load current based on the voltage drop of the output resistor, the above A resistor is inserted in series with the gate terminal of the detection MOSFET, and this resistor and the gate terminal are connected to the power supply via a capacitor. Ru.
【０００８】[0008]
上記構成により、検出用のトランジスタには、遅延回路を介して制御電圧が印 加され（ＦＥＴ［電界効果トランジスタ］の場合）又は制御電流が流れ込む（バ イポーラトランジスタの場合）。すると、この検出用のトランジスタは、カレン トミラー回路を構成する他のトランジスタに比べ、動作が確実に遅れることにな る。従って、たとえこの検出用のトランジスタが他に比べ閾値電圧ＶT が若干低 い場合であっても、制御電圧や制御電流の立ち上がり時に、このトランジスタに のみ先に電流が流れて検出用抵抗で大きな電圧降下を生じるということがなくな る。 With the above configuration, the control voltage is applied to the detection transistor via the delay circuit. (in the case of FETs [field effect transistors]) or into which control current flows (in the case of FETs [field effect transistors]). for Ipolar transistors). Then, this detection transistor The operation will definitely be delayed compared to other transistors that make up the mirror circuit. Ru. Therefore, even if this detection transistor has a slightly lower threshold voltage VT than other transistors, Even if the This eliminates the possibility of current flowing first and causing a large voltage drop across the detection resistor. Ru.
【０００９】 請求項２の考案は、トランジスタとしてＭＯＳＦＥＴを使用し、遅延回路とし て抵抗とコンデンサからなる積分回路（充放電回路，ローパスフィルタ）を用い た場合を示す。この場合、ゲート端子の電圧変化は、検出用のＭＯＳＦＥＴにつ いては、抵抗を介してコンデンサに充電又は放電が行われるために遅延して伝わ る。このコンデンサは、電源ＶDDとの間と接地電源ＧＮＤとの間のいずれに接続 されていてもよい。従って、検出用のＭＯＳＦＥＴは、ゲート電圧の立ち上がり 時に他のＭＯＳＦＥＴよりも確実に動作が遅れるので、過電流を誤検出するよう なことがなくなる。[0009] The invention of claim 2 uses a MOSFET as a transistor and functions as a delay circuit. using an integrating circuit (charge/discharge circuit, low-pass filter) consisting of a resistor and a capacitor. This shows the case where In this case, the voltage change at the gate terminal is related to the detection MOSFET. When charging or discharging a capacitor via a resistor, the transmission is delayed. Ru. This capacitor can be connected either between the power supply VDD or between the ground power supply GND. may have been done. Therefore, the detection MOSFET is Sometimes, the operation is definitely slower than other MOSFETs, so it may cause false detection of overcurrent. Things will disappear.
【００１０】 なお、本考案によって検出用のＭＯＳＦＥＴへのゲート電圧の印加を遅延させ ると、このゲート電圧の立ち下がり時にもＯＦＦ動作が遅れるおそれがある。そ こで、このような場合には、コンデンサから抵抗を介することなく電流を引き抜 くためのダイオードを接続しておいて、ゲート電圧の立ち下がり時の動作が遅延 しないようにしてもよい。0010 Note that this invention delays the application of gate voltage to the detection MOSFET. Then, there is a risk that the OFF operation will be delayed even when the gate voltage falls. So In this case, current can be drawn from the capacitor without going through a resistor. By connecting a diode for gate voltage, the operation when the gate voltage falls is delayed. You may choose not to do so.
【００１１】[0011]
以下、図面を参照しながら、本考案の実施例を詳述する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
【００１２】 図１及び図２は本考案の一実施例を示すものであって、図１は電流検出回路の 回路図、図２はゲート電圧の立ち上がり及び立ち下がり時における検出電圧Ｖd の変化を示すタイムチャートである。0012 1 and 2 show an embodiment of the present invention, and FIG. 1 shows a current detection circuit. The circuit diagram, Figure 2, shows the detection voltage Vd at the rise and fall of the gate voltage. 2 is a time chart showing changes in .
【００１３】 本実施例の電流検出回路は、ｎチャンネルのＭＯＳＦＥＴ・Ｑ1 ，Ｑ2 によっ てカレントミラー回路を構成したものを示す。ＭＯＳＦＥＴ・Ｑ2 は、実際には 数千乃至数万個のＭＯＳＦＥＴのドレイン端子Ｇとソース端子Ｓとを並列に接続 し、ゲート端子を共通としたものであり、互いに特性の等しいものが使用されて いる。[0013] The current detection circuit of this example consists of n-channel MOSFETs Q1 and Q2. This shows how a current mirror circuit is constructed. MOSFET・Q2 is actually Connect the drain terminal G and source terminal S of several thousand to tens of thousands of MOSFETs in parallel. However, the gate terminal is common, and those with the same characteristics are used. There is.
【００１４】 検出用のＭＯＳＦＥＴ・Ｑ1 も、これらＭＯＳＦＥＴ・Ｑ2 に並列に接続され 、特性も等しいものが使用される。ただし、検出用のＭＯＳＦＥＴ・Ｑ1 のソー ス端子Ｓは、検出用抵抗ｒを介してＭＯＳＦＥＴ・Ｑ2 側のソース端子Ｓに接続 されている。このＭＯＳＦＥＴ・Ｑ1 のゲート端子Ｇとドレイン端子Ｄとの間に は、コンデンサＣが接続されている。このコンデンサＣは、図３に示すように、 ＭＯＳＦＥＴ・Ｑ1 のゲート端子Ｇと接地電源ＧＮＤとの間に接続してもよいし 、ＭＯＳＦＥＴ・Ｑ2 のソースに接続してもよい。また、このＭＯＳＦＥＴ・Ｑ 1 のゲート端子Ｇは、抵抗ＲとダイオードＤの並列回路を介してＭＯＳＦＥＴ・ Ｑ2 側のゲート端子Ｇと接続されている。[0014] The detection MOSFET Q1 is also connected in parallel to these MOSFETs Q2. , those with the same characteristics are used. However, the source of MOSFET Q1 for detection is The source terminal S is connected to the source terminal S on the MOSFET Q2 side via the detection resistor r. has been done. Between the gate terminal G and drain terminal D of this MOSFET Q1 is connected to capacitor C. As shown in FIG. 3, this capacitor C is It may be connected between the gate terminal G of MOSFET Q1 and the ground power supply GND. , may be connected to the source of MOSFET Q2. Also, this MOSFET・Q The gate terminal G of 1 is connected to a MOSFET through a parallel circuit of a resistor R and a diode D. It is connected to the gate terminal G on the Q2 side.
【００１５】 上記並列接続されたＭＯＳＦＥＴ・Ｑ1 ，Ｑ2 のドレイン端子Ｄは、共に電源 ＶDDに接続されている。また、これらのソース端子Ｓは、負荷ＲL を介して接地 電源ＧＮＤに接続されている。ただし、検出用のＭＯＳＦＥＴ・Ｑ1 のソース端 子Ｓに関しては、上記のように検出用抵抗ｒを介して負荷ＲL に接続されること になる。さらに、抵抗Ｒ及びダイオードＤの並列回路を介したＭＯＳＦＥＴ・Ｑ 1 のゲート端子ＧとＭＯＳＦＥＴ・Ｑ2 のゲート端子Ｇとは、共に接続されてゲ ート電圧Ｖi が入力されるようになっている。従って、上記コンデンサＣとこの 抵抗Ｒは、ＭＯＳＦＥＴ・Ｑ1 に印加されるゲート電圧Ｖi の変化を遅延させる 積分回路となる。また、ダイオードＤは、このコンデンサＣから急速に電流を引 き抜くためのものである。[0015] The drain terminals D of the MOSFETs Q1 and Q2 connected in parallel above are both connected to the power supply. Connected to VDD. In addition, these source terminals S are grounded via a load RL. Connected to power supply GND. However, the source end of the detection MOSFET Q1 As for the child S, it should be connected to the load RL via the detection resistor r as described above. become. Furthermore, MOSFET Q via a parallel circuit of resistor R and diode D The gate terminal G of MOSFET Q2 and the gate terminal G of MOSFET Q2 are connected together to form a gate. The output voltage Vi is inputted. Therefore, the above capacitor C and this Resistor R delays the change in gate voltage Vi applied to MOSFET Q1. It becomes an integrating circuit. Also, diode D rapidly draws current from this capacitor C. It is for getting through.
【００１６】 上記構成の電流検出回路は、ゲート電圧Ｖi を印加すると、各ＭＯＳＦＥＴ・ Ｑ1 ，Ｑ2 がＯＮとなって電源ＶDDから負荷ＲL に負荷電流を供給することがで きる。そして、数千乃至数万個のＭＯＳＦＥＴからなるＭＯＳＦＥＴ・Ｑ2 と検 出用のＭＯＳＦＥＴ・Ｑ1 は、ゲート端子Ｇが共通のカレントミラー回路を構成 するため、それぞれのドレイン電流が等しくなる。従って、ＭＯＳＦＥＴ・Ｑ1 のソース端子Ｓに接続された検出用抵抗ｒでの電圧降下を検出電圧Ｖd として検 出すれば、負荷電流を測定することができるようになる。即ち、検出電圧Ｖd を 検出用抵抗ｒの抵抗値で除してＭＯＳＦＥＴ・Ｑ1 のドレイン電流を求め、これ にＭＯＳＦＥＴ・Ｑ2 でのＭＯＳＦＥＴの個数に１を加えた数を乗ずれば、負荷 ＲL に流れる負荷電流を算出することができる。しかも、この負荷電流は、検出 用のＭＯＳＦＥＴ・Ｑ1 を流れるドレイン電流のみによって検出することができ るので、低電力でロスの少ない検出が可能となる。[0016] The current detection circuit with the above configuration detects each MOSFET when the gate voltage Vi is applied. Q1 and Q2 turn on, and load current can be supplied from the power supply VDD to the load RL. Wear. Then, we tested MOSFET Q2, which consists of several thousand to tens of thousands of MOSFETs. The output MOSFET Q1 forms a current mirror circuit with a common gate terminal G. Therefore, each drain current becomes equal. Therefore, MOSFET・Q1 The voltage drop across the detection resistor r connected to the source terminal S of the is detected as the detection voltage Vd. Once the output is out, the load current can be measured. That is, the detection voltage Vd is Divide by the resistance value of the detection resistor r to find the drain current of MOSFET Q1. If you multiply by the number of MOSFETs in MOSFET/Q2 plus 1, you can calculate the load. The load current flowing through RL can be calculated. Moreover, this load current is It can be detected only by the drain current flowing through the MOSFET Q1. This makes it possible to perform detection with low power and little loss.
【００１７】 また、ゲート電圧Ｖi の立ち上げ時には、ＭＯＳＦＥＴ・Ｑ2 のゲート端子Ｇ に直接このゲート電圧Ｖi が印加されるので、多数のＭＯＳＦＥＴは、一斉にＯ Ｎとなる。しかし、検出用のＭＯＳＦＥＴ・Ｑ1 については、まず抵抗Ｒを介し てコンデンサＣに電流が流れ込むことになる。即ち、図１の場合には、コンデン サＣの放電が行われることによって端子電圧が徐々に低下し、これに伴ってＭＯ ＳＦＥＴ・Ｑ1 のゲート端子Ｇの電圧が上昇する。また、図３の場合には、コン デンサＣに充電が行われることによって端子電圧が徐々に上昇し、これに伴って ＭＯＳＦＥＴ・Ｑ1 のゲート端子Ｇの電圧も上昇することになる。従って、この ＭＯＳＦＥＴ・Ｑ1 については、ドレイン端子Ｄとソース端子Ｓとの間が導通し てＯＮとなるタイミングがＭＯＳＦＥＴ・Ｑ2 の各ＭＯＳＦＥＴよりも確実に遅 くなる。すると、図２に示すように、ゲート電圧Ｖi の立ち上げ時に検出電圧Ｖ d が異常な高電圧になるということがなくなる。なお、このＭＯＳＦＥＴ・Ｑ1 での遅延時間は、コンデンサＣと抵抗Ｒの時定数によって任意に設定することが できるが、電流検出回路の検出感度が不必要に低下することがないように、ＭＯ ＳＦＥＴ・Ｑ1 とＭＯＳＦＥＴ・Ｑ2 の各ＭＯＳＦＥＴにおける特性の誤差の範 囲よりも僅かに長い程度に留めるべきである。[0017] Also, when the gate voltage Vi is raised, the gate terminal G of MOSFET Q2 Since this gate voltage Vi is directly applied to the gate voltage Vi, many MOSFETs are simultaneously It becomes N. However, for the detection MOSFET Q1, first connect it through the resistor R. As a result, current flows into capacitor C. That is, in the case of Figure 1, the capacitor The terminal voltage gradually decreases due to the discharge of SAC, and along with this, MO The voltage at the gate terminal G of SFET Q1 increases. In addition, in the case of Figure 3, the controller As capacitor C is charged, the terminal voltage gradually increases, and along with this, The voltage at the gate terminal G of MOSFET Q1 will also rise. Therefore, this Regarding MOSFET Q1, conduction is established between drain terminal D and source terminal S. The timing of turning ON is definitely slower than each MOSFET of MOSFET and Q2. It becomes. Then, as shown in FIG. 2, when the gate voltage Vi rises, the detection voltage V d will no longer become an abnormally high voltage. In addition, this MOSFET・Q1 The delay time at can be set arbitrarily by the time constant of capacitor C and resistor R. However, to prevent the detection sensitivity of the current detection circuit from decreasing unnecessarily, Range of error in characteristics of each MOSFET: SFET・Q1 and MOSFET・Q2 It should be kept only slightly longer than the surrounding area.
【００１８】 ゲート電圧Ｖi の立ち下げ時には、ＭＯＳＦＥＴ・Ｑ2 の各ＭＯＳＦＥＴが直 ちにＯＦＦとなる。また、ＭＯＳＦＥＴ・Ｑ1 でも、ダイオードＤによってコン デンサＣから電流が引き抜かれるために、ゲート端子Ｇの電圧が速やかに低下し て、ＭＯＳＦＥＴ・Ｑ2 に遅れることなくＯＦＦとなることができる。従って、 このゲート電圧Ｖi 立ち下げ時にも、図３に示すように、検出電圧Ｖd が高電圧 になるというおそれは生じない。[0018] When the gate voltage Vi falls, each MOSFET of MOSFET Q2 It will turn off immediately. In addition, MOSFET Q1 is also capacitated by diode D. Since current is drawn from capacitor C, the voltage at gate terminal G quickly drops. Therefore, it can be turned off without delaying MOSFET Q2. Therefore, Even when this gate voltage Vi falls, the detection voltage Vd is a high voltage, as shown in Figure 3. There is no risk that this will happen.
【００１９】 なお、上記実施例において、検出用抵抗ｒは、ＭＯＳＦＥＴ・Ｑ1 のドレイン 端子Ｄと電源ＶDDとの間に挿入してもよく、負荷ＲL も、ＭＯＳＦＥＴ・Ｑ1 ， Ｑ2 のカレントミラー回路と電源ＶDDとの間に挿入することができる。また、上 記実施例では、カレントミラー回路のトランジスタをｎチャンネルのＭＯＳＦＥ Ｔ・Ｑ1 ，Ｑ2 によって構成したが、ｐチャンネルのＭＯＳＦＥＴを使用するこ とは勿論、他のＦＥＴやバイポーラトランジスタによって構成することも可能で ある。[0019] In the above embodiment, the detection resistor r is connected to the drain of MOSFET Q1. It may be inserted between the terminal D and the power supply VDD, and the load RL may also be a MOSFET Q1, It can be inserted between the current mirror circuit of Q2 and the power supply VDD. Also, above In the embodiment described above, the transistor of the current mirror circuit is an n-channel MOSFE. Although it was constructed using T・Q1 and Q2, it is also possible to use a p-channel MOSFET. Of course, it can also be constructed using other FETs or bipolar transistors. be.
【００２０】[0020]
以上の説明から明らかなように、本考案の電流検出回路は、検出用のトランジ スタの動作を遅延回路によって遅らせることにより、この検出用のトランジスタ の閾値電圧ＶT がカレントミラー回路を構成する他のトランジスタよりも低い場 合であっても、過電流を誤検出することがないようにすることができるという効 果を奏する。 As is clear from the above explanation, the current detection circuit of the present invention uses a detection transistor. By delaying the operation of the star with a delay circuit, the detection transistor If the threshold voltage VT of This is effective in preventing false detection of overcurrent even if play the fruit.
【図１】本考案の一実施例を示すものであって、電流検
出回路の回路図である。FIG. 1 shows an embodiment of the present invention, and is a circuit diagram of a current detection circuit.
【図２】本考案の一実施例を示すものであって、ゲート
電圧Ｖi の立ち上がり及び立ち下がり時における検出電
圧Ｖd の変化を示すタイムチャートである。FIG. 2 shows an embodiment of the present invention, and is a time chart showing changes in the detection voltage Vd when the gate voltage Vi rises and falls.
【図３】本考案の他の実施例を示すものであって、電流
検出回路の回路図である。FIG. 3 shows another embodiment of the present invention, and is a circuit diagram of a current detection circuit.
【図４】従来例を示すものであって、電流検出回路の回
路図である。FIG. 4 is a circuit diagram of a current detection circuit, showing a conventional example.
【図５】従来例を示すものであって、ゲート電圧Ｖi の
立ち上がり時における検出電圧Ｖd の変化を示すタイム
チャートである。FIG. 5 shows a conventional example, and is a time chart showing changes in detection voltage Vd at the rise of gate voltage Vi.
Ｑ1 検出用のＭＯＳＦＥＴ
Ｑ2 ＭＯＳＦＥＴ
Ｇ ゲート端子
Ｃ コンデンサ
Ｒ 抵抗
ＲL 負荷
ＶDD 電源
ＧＮＤ 接地電源実用新案登録出願人関西日本電気株式
会社Q1 MOSFET for detection Q2 MOSFET G Gate terminal C Capacitor R Resistor RL Load VDD Power supply GND Ground power supply Utility model registration applicant Kansai NEC Corporation
Claims (2)
列に接続すると共に、これらトランジスタの制御端子を
共通としてカレントミラー回路を構成し、検出用のトラ
ンジスタに直列に接続された検出用抵抗の電圧降下に基
づいて負荷電流を検出する電流検出回路において、上記
検出用のトランジスタの制御端子に遅延回路が設けられ
たことを特徴とする電流検出回路。Claim 1: A parallel circuit of a plurality of transistors is connected in series to a load, and a control terminal of these transistors is used in common to form a current mirror circuit, and a voltage across a detection resistor connected in series to a detection transistor is provided. 1. A current detection circuit for detecting a load current based on a drop, characterized in that a delay circuit is provided at a control terminal of the detection transistor.
列に接続すると共に、これらＭＯＳＦＥＴのゲート端子
を共通としてカレントミラー回路を構成し、検出用のＭ
ＯＳＦＥＴのソース−ドレイン端子に直列に接続された
検出用抵抗の電圧降下に基づいて負荷電流を検出する電
流検出回路において、上記検出用のＭＯＳＦＥＴのゲー
ト端子に抵抗が直列に挿入されると共に、この抵抗とゲ
ート端子との間がコンデンサを介して電源に接続された
ことを特徴とする電流検出回路。2. A parallel circuit of a plurality of MOSFETs is connected in series to a load, and the gate terminals of these MOSFETs are used in common to form a current mirror circuit.
In a current detection circuit that detects a load current based on a voltage drop across a detection resistor connected in series to the source-drain terminals of an OSFET, a resistor is inserted in series to the gate terminal of the detection MOSFET, and this A current detection circuit characterized in that a resistor and a gate terminal are connected to a power supply via a capacitor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1509991U JP2547104Y2 (en) | 1991-02-22 | 1991-02-22 | Current detection circuit |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP1509991U JP2547104Y2 (en) | 1991-02-22 | 1991-02-22 | Current detection circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04106769U true JPH04106769U (en) | 1992-09-14 |
| JP2547104Y2 JP2547104Y2 (en) | 1997-09-10 |
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ID=31902410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1509991U Expired - Lifetime JP2547104Y2 (en) | 1991-02-22 | 1991-02-22 | Current detection circuit |
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| JP (1) | JP2547104Y2 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7405916B2 (en) | 2004-07-06 | 2008-07-29 | Yazaki Corporation | Control apparatus of semiconductor switch |
| US7791853B2 (en) | 2004-06-16 | 2010-09-07 | Yazaki Corporation | Control apparatus of semiconductor switch |
| CN110166031A (en) * | 2018-02-16 | 2019-08-23 | 富士电机株式会社 | Semiconductor device |
-
1991
- 1991-02-22 JP JP1509991U patent/JP2547104Y2/en not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7791853B2 (en) | 2004-06-16 | 2010-09-07 | Yazaki Corporation | Control apparatus of semiconductor switch |
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| CN110166031B (en) * | 2018-02-16 | 2023-09-26 | 富士电机株式会社 | Semiconductor device with a semiconductor device having a plurality of semiconductor chips |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2547104Y2 (en) | 1997-09-10 |
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