JPH04100165A - キャッシュにおけるバンクメモリ制御方式 - Google Patents
キャッシュにおけるバンクメモリ制御方式Info
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- JPH04100165A JPH04100165A JP2217824A JP21782490A JPH04100165A JP H04100165 A JPH04100165 A JP H04100165A JP 2217824 A JP2217824 A JP 2217824A JP 21782490 A JP21782490 A JP 21782490A JP H04100165 A JPH04100165 A JP H04100165A
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- Japan
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- cache
- memory
- bank
- bank memory
- control flag
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- 230000015654 memory Effects 0.000 title claims abstract description 154
- 238000000034 method Methods 0.000 claims description 6
- 230000002401 inhibitory effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 238000012544 monitoring process Methods 0.000 description 5
- 230000006870 function Effects 0.000 description 4
- 240000002853 Nelumbo nucifera Species 0.000 description 2
- 235000006508 Nelumbo nucifera Nutrition 0.000 description 2
- 235000006510 Nelumbo pentapetala Nutrition 0.000 description 2
Landscapes
- Memory System (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ＣＭ１要〕
バンクメモリのキヤツシユを制御するバンクメモリ制御
方式に関し、 バンクメモリに対応づけてキャッシュ制御フラグを設け
てこれを○Ｎ１０ ＦＦ設定してキャッシュ動作を行う
７行ねないようにし、バンクメモリの高速アクセスを可
能にすることを目的とし、回しアドレス領域に割り当て
た複数のバンクメモリについてキャッシュを行うが否か
を表すキャッシュ制御フラグをそれぞれ設け、複数のバ
ンクメモリのうちのキヤツシユを行うもののギヤ・７シ
ユ制御フラグをＯＮに設定しておき、アクセス時に、当
：亥アクセスがキャッシュ制御フラグのＯＮのバンクメ
モリに対するものであるときにのみキャッシュメモリに
対してキャッシュ動作を行い、一方、それ以外のときに
キャッシュ動作を抑止するように構成する。
方式に関し、 バンクメモリに対応づけてキャッシュ制御フラグを設け
てこれを○Ｎ１０ ＦＦ設定してキャッシュ動作を行う
７行ねないようにし、バンクメモリの高速アクセスを可
能にすることを目的とし、回しアドレス領域に割り当て
た複数のバンクメモリについてキャッシュを行うが否か
を表すキャッシュ制御フラグをそれぞれ設け、複数のバ
ンクメモリのうちのキヤツシユを行うもののギヤ・７シ
ユ制御フラグをＯＮに設定しておき、アクセス時に、当
：亥アクセスがキャッシュ制御フラグのＯＮのバンクメ
モリに対するものであるときにのみキャッシュメモリに
対してキャッシュ動作を行い、一方、それ以外のときに
キャッシュ動作を抑止するように構成する。
本発明は、バンクメモリのキヤツシユを制御するバンク
メモリ制御方式に関するものである。
メモリ制御方式に関するものである。
〔従来の技術と発明が解決しようとする課題〕従来、メ
インメモリのあるアドレス領域に複数のバンクメモリを
割り当て、バンクを切り換えてアクセスするシステムに
キャッシュメモリを設けた場合、バンクの切り換えによ
ってキャッシュメモリとの一貫性が保でな（なるため、
バンクメモリｅＭＨについてキャッシュ動作を行わない
ようにしていた。このため、躍られたメモリ空間を最大
限に有効に活用するために同レアドレス領域に複数のバ
ンクメモリを割り当ててバンクを切り換えてメモリ空間
を拡張できるが、高速にアクセスし得ないという問題が
あった。
インメモリのあるアドレス領域に複数のバンクメモリを
割り当て、バンクを切り換えてアクセスするシステムに
キャッシュメモリを設けた場合、バンクの切り換えによ
ってキャッシュメモリとの一貫性が保でな（なるため、
バンクメモリｅＭＨについてキャッシュ動作を行わない
ようにしていた。このため、躍られたメモリ空間を最大
限に有効に活用するために同レアドレス領域に複数のバ
ンクメモリを割り当ててバンクを切り換えてメモリ空間
を拡張できるが、高速にアクセスし得ないという問題が
あった。
本発明は、バンクメモリに対応づけてキャッシュ制御フ
ラグを設けてこれを０Ｎ１０ＦＦ設定してキャッシュ動
作を行う７行ねないようにし、バンクメモリの高速アク
セスを可能にすることを目的としている。
ラグを設けてこれを０Ｎ１０ＦＦ設定してキャッシュ動
作を行う７行ねないようにし、バンクメモリの高速アク
セスを可能にすることを目的としている。
第１図および第２図を参照して課題を解決するための手
段を説明する。
段を説明する。
第１図において、キャッシュメモリ】は、キャッシュ動
作を行うためのメモリである。
作を行うためのメモリである。
バンクメモリ３は、同じアドレス領域に割り当てた複数
のメモリ （拡張したメモリ）である。
のメモリ （拡張したメモリ）である。
キヤツシユ制御フラグ４は、バンクメモリ３のキャッシ
ュ動作を行うか否かを表すフラグである。
ュ動作を行うか否かを表すフラグである。
第２図において、キャッシュメモリ１は、キャッシュメ
モリを分Ｓすして並行してアクセス可能にしたウェイ
（領域）から構成されている。ウェイは、ハックメモリ
３のバンクにそれぞれ対応づけて、対応づけたバンクメ
モリ３のキャッシュ制御フラグ４をＯＮに設定する。
モリを分Ｓすして並行してアクセス可能にしたウェイ
（領域）から構成されている。ウェイは、ハックメモリ
３のバンクにそれぞれ対応づけて、対応づけたバンクメ
モリ３のキャッシュ制御フラグ４をＯＮに設定する。
（作用）
本発明は、第１図に示すように、複数のバンクメモリ３
のうちのキャッシュ動作を行うバンクメモリ３のキヤ、
ツユ制？ｆｆＵフラグ４をＯＮに設定しておき、アクセ
ス時に、当該アクセスがキャッシュ制御フラグ４のＯＮ
のバンクメモリ３に対するものであるときにのみキャッ
シュメモリｌに対してキャッシュ動作を行い、一方、そ
れ以外のときにキャッシュ動作を抑止するようにしてい
る。また、第２図に示すように、ギヤ・ノンュメモリｌ
のウェイとバンクメモリ３とを対応づけてキャッシュ制
御フラグ４をＯＮに設定し−Ｃおき、アクセフ時に、当
該アクセスがキャッシュ制御フラグ、力。
のうちのキャッシュ動作を行うバンクメモリ３のキヤ、
ツユ制？ｆｆＵフラグ４をＯＮに設定しておき、アクセ
ス時に、当該アクセスがキャッシュ制御フラグ４のＯＮ
のバンクメモリ３に対するものであるときにのみキャッ
シュメモリｌに対してキャッシュ動作を行い、一方、そ
れ以外のときにキャッシュ動作を抑止するようにしてい
る。また、第２図に示すように、ギヤ・ノンュメモリｌ
のウェイとバンクメモリ３とを対応づけてキャッシュ制
御フラグ４をＯＮに設定し−Ｃおき、アクセフ時に、当
該アクセスがキャッシュ制御フラグ、力。
ＯＮのバンクメモリ３のときに該当するキャッシュメモ
リ１のウェイにキャッシュ動作を行い、方、それ以外の
ときにキャッシュ動作を７１７］止するようにしている
。
リ１のウェイにキャッシュ動作を行い、方、それ以外の
ときにキャッシュ動作を７１７］止するようにしている
。
従って、バンクメモリ３に対応づけてキヤ、ンユ制御フ
ラグ４を設けてこれをＯＮ１０ Ｆ Ｆ設定してキャッ
シュ動作を行う７行ねないようにすることにより、バン
クメモリの高速アクセスが可能となる。
ラグ４を設けてこれをＯＮ１０ Ｆ Ｆ設定してキャッ
シュ動作を行う７行ねないようにすることにより、バン
クメモリの高速アクセスが可能となる。
（実施例〕
次に、第１図から第５図を用いて本発明の１実施例の構
成および動作を順次詳細に説明する。
成および動作を順次詳細に説明する。
第１図は、本発明の１実施例構成図を示す。これは、バ
ンクメモリ（０）ないしく４）のいずれかのキャッシュ
制御フラグ４をＯＮに設定しておき、アクセス要求がキ
ャッシュ制御フラグ４のＯＮのバンクメモリ３に対する
アクセスのときにのみキャッシュ動作するようにしたと
きの実施例である。
ンクメモリ（０）ないしく４）のいずれかのキャッシュ
制御フラグ４をＯＮに設定しておき、アクセス要求がキ
ャッシュ制御フラグ４のＯＮのバンクメモリ３に対する
アクセスのときにのみキャッシュ動作するようにしたと
きの実施例である。
第１図において、キャッシュメモリ１は、キャッシュ動
作を行うためのメモリであって、ヒツト／ミスヒントを
判別するタグメモリ、データを格納するメモリから構成
されるものである。
作を行うためのメモリであって、ヒツト／ミスヒントを
判別するタグメモリ、データを格納するメモリから構成
されるものである。
メインメモリ２は、計算機システムが使用するメインメ
モリであって、ここではＣｏ ＯＯＨないしＦＦＦＦＨ
の同じアドレス領域にバンクメモリを剖り当てている。
モリであって、ここではＣｏ ＯＯＨないしＦＦＦＦＨ
の同じアドレス領域にバンクメモリを剖り当てている。
この同じアドレス領域には、バンクメモリ（Ｏ）（メイ
ンメモリ２の一部であるがここではバンクメモリ３とし
て扱う）、バンクメモリ（１）、バンクメモリ（２）、
バンクメモリ（３）、バンクメモ１月４）が割り当てら
れており、バンクを切り換えてそれぞれアセセスするよ
うにしている。
ンメモリ２の一部であるがここではバンクメモリ３とし
て扱う）、バンクメモリ（１）、バンクメモリ（２）、
バンクメモリ（３）、バンクメモ１月４）が割り当てら
れており、バンクを切り換えてそれぞれアセセスするよ
うにしている。
バンクメモリ３は、同じアドレス領域に割り当てたメモ
リであって、ここではバンクメモリ（０）ないしく４）
の５組のバンクメモリカく害すリ当てられている。これ
らのバンクメモリ（０）ないしく４）へのアクセスは、
バンクを切り換えていずれか１つをアクセスするように
している。
リであって、ここではバンクメモリ（０）ないしく４）
の５組のバンクメモリカく害すリ当てられている。これ
らのバンクメモリ（０）ないしく４）へのアクセスは、
バンクを切り換えていずれか１つをアクセスするように
している。
キヤツシユ制御フラグ４は、バンクメモリ３に対応づけ
て設けたフラグである。キヤツシユ動作を行ういずれか
１つのバンクメモリ３のキャッシュ制御フラグ４をＯＮ
に設定する。
て設けたフラグである。キヤツシユ動作を行ういずれか
１つのバンクメモリ３のキャッシュ制御フラグ４をＯＮ
に設定する。
キャッシュコントローラ５は、キャッシュメモリ１をキ
ャッシュ制御するものである。キャッシュ制御は、キャ
ッシュメモリ１を構成するタグメモリを検索してヒツト
したときにキャッシュメモリ１からリードしたデータを
アクセス要求元に転送し、ミスヒントしたときにメイン
メモリ２あるいは該当バンクメモリ３からリードしたデ
ータをキャンユメモリ１に格納およびアクセス要求元に
転送したりなどの制御である。本実施例は、キャッシュ
制御フラグ４がＯＮのバンクメモリ３のときのみキャッ
シュ制御（キヤツシユ動作）するようにしている。
ャッシュ制御するものである。キャッシュ制御は、キャ
ッシュメモリ１を構成するタグメモリを検索してヒツト
したときにキャッシュメモリ１からリードしたデータを
アクセス要求元に転送し、ミスヒントしたときにメイン
メモリ２あるいは該当バンクメモリ３からリードしたデ
ータをキャンユメモリ１に格納およびアクセス要求元に
転送したりなどの制御である。本実施例は、キャッシュ
制御フラグ４がＯＮのバンクメモリ３のときのみキャッ
シュ制御（キヤツシユ動作）するようにしている。
第２図は、本発明の他の実施例構成圀を示す。
これは、バンクメモリ（０）ないしく４）のうちのバン
クメモリ（０）ないしく３）について、キャッシュメモ
リ１のウェイ（１）ないしウェイ（４）に対応づけてキ
ヤツシユ制御フラグ４をＯＮにそれぞれ設定しておき、
アクセス要求がキャッシュ制御■フラグ４のＯＮのバン
クメモリ３に対するアクセスのときにのみ工亥当するウ
ェイにキャッシュ制御卸するようにしたときの他の実施
例である。
クメモリ（０）ないしく３）について、キャッシュメモ
リ１のウェイ（１）ないしウェイ（４）に対応づけてキ
ヤツシユ制御フラグ４をＯＮにそれぞれ設定しておき、
アクセス要求がキャッシュ制御■フラグ４のＯＮのバン
クメモリ３に対するアクセスのときにのみ工亥当するウ
ェイにキャッシュ制御卸するようにしたときの他の実施
例である。
第２図において、キャッシュメモリ１は、ウェイ（１）
ないしウェイ（４）の４ウエイから構成されている。こ
れらウェイ（１）ないしウェイ（４）は、同時に並列に
アクセス可能であって、点線で示すように、同じアドレ
ス領域例えばＣＯＯＯＨないしＦＦＦＦＨに割り当てた
バンクメモリ（０）ないしバンクメモ１月３）に対応づ
けている。
ないしウェイ（４）の４ウエイから構成されている。こ
れらウェイ（１）ないしウェイ（４）は、同時に並列に
アクセス可能であって、点線で示すように、同じアドレ
ス領域例えばＣＯＯＯＨないしＦＦＦＦＨに割り当てた
バンクメモリ（０）ないしバンクメモ１月３）に対応づ
けている。
キャッシュ制御フラグ４は、バンクメモリ（０）ないし
バンクメモ１月４）へのアクセス時にキャシュ動作を行
うか、抑止するかを表すフラグである。
バンクメモ１月４）へのアクセス時にキャシュ動作を行
うか、抑止するかを表すフラグである。
ここでは、キャッシュメモリ１のウェイ（１）ないしウ
ェイ（４）について、バンクメモリ（０）ないしく３）
に対応づけたので、これら対応づけたバンクメモリ（０
）ないしく３）のキャッシュ制御フラグ４を図示のよつ
４ｍＯＮ、対応づけていないバンクメモリ（４）のキヤ
、ツユ制御フラグ４を図示のようにＯＦＦに設定する。
ェイ（４）について、バンクメモリ（０）ないしく３）
に対応づけたので、これら対応づけたバンクメモリ（０
）ないしく３）のキャッシュ制御フラグ４を図示のよつ
４ｍＯＮ、対応づけていないバンクメモリ（４）のキヤ
、ツユ制御フラグ４を図示のようにＯＦＦに設定する。
次に、第３図フローチャートの順序に従い、第１図、第
２図構成の動作を詳細に説明する。
２図構成の動作を詳細に説明する。
第３図において、■は、バンクメモリ３へのアクセスか
否かを判別する。ＹＥＳの場合には、＠ないし■の処理
を行う、ＮＯの場合には、■で更にキャッシュ制御フラ
グ４の更新か否かを判別し、ＹＥＳのときにＯでキヤツ
シユの内容をクリアすると共に第１図、第２図キヤノン
二制御フラグ４の更新を行い、一方、Ｎｏのときにはバ
ンクメモリ３のアドレス領域でないメインメモリ２のア
ドレス領域に対するアクセス要求であったので、■でキ
ャッシュ動作（例えばリードヒントのときはキャッシュ
メモリ１からリードしたデータをアクセス要求元に転送
し、一方、リードミスヒントしたときはメインメモリ２
からリードしたデータをキャッシュメモリ１にライトす
ると共にアクセス要求元に転送するなどのキャッシュ動
作）を行う。
否かを判別する。ＹＥＳの場合には、＠ないし■の処理
を行う、ＮＯの場合には、■で更にキャッシュ制御フラ
グ４の更新か否かを判別し、ＹＥＳのときにＯでキヤツ
シユの内容をクリアすると共に第１図、第２図キヤノン
二制御フラグ４の更新を行い、一方、Ｎｏのときにはバ
ンクメモリ３のアドレス領域でないメインメモリ２のア
ドレス領域に対するアクセス要求であったので、■でキ
ャッシュ動作（例えばリードヒントのときはキャッシュ
メモリ１からリードしたデータをアクセス要求元に転送
し、一方、リードミスヒントしたときはメインメモリ２
からリードしたデータをキャッシュメモリ１にライトす
ると共にアクセス要求元に転送するなどのキャッシュ動
作）を行う。
以上の処理によって、ＯＮＯでバンクメモリ３へのアク
セスでなく、キャッシュ制イ卸フラグ４の更新のときは
キャッシュ制御フラグ４を更新すると共にキャッシュの
内容をクリアしてキャッシュ対象のバンクメモリ３を切
り換えたり、一方、バンクメモリ３のアクセスでなく
（即ちメインメモリ２へのアクセス）、キャッシュ制御
フラグ４の更新でないときに、キャッシュ動作を行う。
セスでなく、キャッシュ制イ卸フラグ４の更新のときは
キャッシュ制御フラグ４を更新すると共にキャッシュの
内容をクリアしてキャッシュ対象のバンクメモリ３を切
り換えたり、一方、バンクメモリ３のアクセスでなく
（即ちメインメモリ２へのアクセス）、キャッシュ制御
フラグ４の更新でないときに、キャッシュ動作を行う。
次に、■ＹＥＳ、即ちバンクメモリ３へのアクセスにつ
いて説明する。
いて説明する。
第３０において、■は、有効になっているバンクメモリ
３はキャッシュ制御フラグ４がオン（ＯＮ）か否かを判
別する。ＹＥＳの場合には、■でバンクメモリ用キャッ
シュ動作を行う。即ち、第１図構成の場合には、アクセ
ス要求のあったバンクメモリ３のキャッシュ制御フラグ
４がＯＮであったので、キャッシュメモリ１に対してキ
ャッシュ動作を行う。また、第２図構成の場合には、ア
クセス要求のあったバンクメモリ３のキャッシュ制御フ
ラグ４がＯＮであったので、キャッシュメモリ１の対応
するウェイに対してキャッシュ動作を行う（第４図を用
いて後述する）。一方、Ｎ。
３はキャッシュ制御フラグ４がオン（ＯＮ）か否かを判
別する。ＹＥＳの場合には、■でバンクメモリ用キャッ
シュ動作を行う。即ち、第１図構成の場合には、アクセ
ス要求のあったバンクメモリ３のキャッシュ制御フラグ
４がＯＮであったので、キャッシュメモリ１に対してキ
ャッシュ動作を行う。また、第２図構成の場合には、ア
クセス要求のあったバンクメモリ３のキャッシュ制御フ
ラグ４がＯＮであったので、キャッシュメモリ１の対応
するウェイに対してキャッシュ動作を行う（第４図を用
いて後述する）。一方、Ｎ。
の場合には、［相］でキャッシュ更新処理をディセーブ
ルにし、［相］でキャッシュのハスモニタ機能を停止す
る。これら■、■は、■でキャッシュ制御フラグ４がＯ
ＦＦのバンクメモリ３に対するアクセスであったので、
第１図、第２図キャッシュメモＩＪ １に対するキャッ
シュ動作を停止（ギヤ・ッシュ更新処理を不可に設定、
キャッシュのハスモニタ機能を停止など）する。
ルにし、［相］でキャッシュのハスモニタ機能を停止す
る。これら■、■は、■でキャッシュ制御フラグ４がＯ
ＦＦのバンクメモリ３に対するアクセスであったので、
第１図、第２図キャッシュメモＩＪ １に対するキャッ
シュ動作を停止（ギヤ・ッシュ更新処理を不可に設定、
キャッシュのハスモニタ機能を停止など）する。
以上の処理によって、バンクメモリ３へのアクセス時に
、キャッシュ制御フラグ４がＯＮのときにキャッシュメ
モリ１ （あるいはキャッシュメモリ１の嘉亥当するう
エイ）に対して、キャッシュ動作することにより、キャ
ッシュ制御フラグ４をＯＮに予め設定したバンクメモリ
３に対するアクセスについてキャンツユ動作を行い、迅
速にアクセスすることが可能となる。
、キャッシュ制御フラグ４がＯＮのときにキャッシュメ
モリ１ （あるいはキャッシュメモリ１の嘉亥当するう
エイ）に対して、キャッシュ動作することにより、キャ
ッシュ制御フラグ４をＯＮに予め設定したバンクメモリ
３に対するアクセスについてキャンツユ動作を行い、迅
速にアクセスすることが可能となる。
第４図は、本発明の動作説明図を示す。これは、第３図
［相］のバンクメモリ用キャッシュ動作のうちの第２回
構成に対するものである。
［相］のバンクメモリ用キャッシュ動作のうちの第２回
構成に対するものである。
第４図において、［相］は、第３図０に対応するギヤ、
ンユ動作であって、［相］ないし＠によって行う。
ンユ動作であって、［相］ないし＠によって行う。
■は、ウェイＬＲＵ選択を一時凍結する。これは、第２
図キャッシュメモリｌのウェイ（１）、（２）、（３）
、（４）のいずれかを選択するというウェイ選択を一時
的に凍結する。
図キャッシュメモリｌのウェイ（１）、（２）、（３）
、（４）のいずれかを選択するというウェイ選択を一時
的に凍結する。
■は、キャッシュ制御フラグ４に設定されているウェイ
を１ＨＩＪ？する。これは、アクセス要求元からアクセ
スされたバンクメモリ３のギヤソ／ユ制御フラグ４に設
定されているウェイを固定的に選択する（第２図点線を
用いてウェイとバンクメモリとを対応づけたように、キ
ャッシュ制御フラグ４に設定されているウェイに対応す
るキャッシュメモリ１のウェイを固定的に選択する）。
を１ＨＩＪ？する。これは、アクセス要求元からアクセ
スされたバンクメモリ３のギヤソ／ユ制御フラグ４に設
定されているウェイを固定的に選択する（第２図点線を
用いてウェイとバンクメモリとを対応づけたように、キ
ャッシュ制御フラグ４に設定されているウェイに対応す
るキャッシュメモリ１のウェイを固定的に選択する）。
■は、キャッシュ動作を行う。これは、■で選択したウ
ェイに対してキャッシュ動作、例えばリード時にヒツト
したときは当８亥ウェイからのデータをアクセス要求元
に転送し、ミスヒントしたときはバンクメモリ３からリ
ードしたデータをキャッシュメモリｌの当該ウェイの位
置に書き込む（更新する）と共にアクセス要求元に転送
する。
ェイに対してキャッシュ動作、例えばリード時にヒツト
したときは当８亥ウェイからのデータをアクセス要求元
に転送し、ミスヒントしたときはバンクメモリ３からリ
ードしたデータをキャッシュメモリｌの当該ウェイの位
置に書き込む（更新する）と共にアクセス要求元に転送
する。
第５図は、本発明のシステム構成図を示す。
第５図において、ＣＴＬユニット６は、バンクメモリ３
を切り換えたり、キャッシュコントローラ５に対するノ
ステムバス監視機能の有効無効を指示したり、バンクメ
モリ３をキャッシュ対象領域として使用するか否かを制
御１シたりするものである。ここで、スイッチ信号はギ
ヤ、シュコントローラ５を制御する信号、ハス監視信号
はソステムバスの監視の有効・無効を制御する信号、無
効化信号はキャッシュメモリＩの内容を無効化する信号
である。
を切り換えたり、キャッシュコントローラ５に対するノ
ステムバス監視機能の有効無効を指示したり、バンクメ
モリ３をキャッシュ対象領域として使用するか否かを制
御１シたりするものである。ここで、スイッチ信号はギ
ヤ、シュコントローラ５を制御する信号、ハス監視信号
はソステムバスの監視の有効・無効を制御する信号、無
効化信号はキャッシュメモリＩの内容を無効化する信号
である。
次に、動作を説明する。
ｍｃＰＵ７がＣＴＬユニット６にアクセスし、バンクメ
モリ（０）ないしバンクメモリ（３）のキャンシ制御フ
ラグ４の更新を行った場合、ＣＴＬユニット６は無効化
信号をキャッシュコントローラ５に通知してキャッシュ
メモリＩの内容を全てりリアさせる（第３図■ＮＯ１■
ＹＥＳ、＠）。
モリ（０）ないしバンクメモリ（３）のキャンシ制御フ
ラグ４の更新を行った場合、ＣＴＬユニット６は無効化
信号をキャッシュコントローラ５に通知してキャッシュ
メモリＩの内容を全てりリアさせる（第３図■ＮＯ１■
ＹＥＳ、＠）。
＋２）ＣＴＬユニツト６がバンクメモリ３にアクセスす
るとき、選択されているバンクメモリ３のキャッシュ制
御フラグ４がＯＮのとき、スイッチ信号によってキャッ
シュコントローラ５を有効にして動作状態にしてキャッ
シュ動作を行わせ、方、ＯＦＦのとき、スイッチ信号に
よってキャッシュコントローラ５を無効にして無効化状
態にしてキャッシュ動作を抑止する。この際、併せてア
クセスのあったアドレス領域がキャッシュ対象の領域の
場合に、バス監視信号を有効にしてこの旨をギヤソンユ
コントローラ５に通知し、キャッシュ対象の領域でない
場合に、ハス監視信号を無効にしてこの旨をキャッシュ
コントローラ５に通知する。
るとき、選択されているバンクメモリ３のキャッシュ制
御フラグ４がＯＮのとき、スイッチ信号によってキャッ
シュコントローラ５を有効にして動作状態にしてキャッ
シュ動作を行わせ、方、ＯＦＦのとき、スイッチ信号に
よってキャッシュコントローラ５を無効にして無効化状
態にしてキャッシュ動作を抑止する。この際、併せてア
クセスのあったアドレス領域がキャッシュ対象の領域の
場合に、バス監視信号を有効にしてこの旨をギヤソンユ
コントローラ５に通知し、キャッシュ対象の領域でない
場合に、ハス監視信号を無効にしてこの旨をキャッシュ
コントローラ５に通知する。
以上説明したように、本発明によれば、バンクメモリ３
に対応づけてキャッシュ制御フラグ４を設けてこれを○
Ｎ／○ＦＦ設定してキャッシュ動作を行う７行ねないよ
うにする構成を採用しているため、バンクメモリ３を存
するシステムにおいても、キャッシュ動作を行ってアク
セス速度を高速化することができる。
に対応づけてキャッシュ制御フラグ４を設けてこれを○
Ｎ／○ＦＦ設定してキャッシュ動作を行う７行ねないよ
うにする構成を採用しているため、バンクメモリ３を存
するシステムにおいても、キャッシュ動作を行ってアク
セス速度を高速化することができる。
第１図は本発明の１実施例構成図
第２図は本発明の他の実施例構成図
第３図、第４図は本発明の動作説明フローチャート
第５図は本発明のシステム構成図
を示す。
図中、１；キャッシュメモリ
２：メインメモリ
３：バンクメモリ
４：キャッシュ制御フラグ
５：キャッシュコントローラ
６ ： ＣＴＬユニット
特許出願人 株式会社ピーエフニー
Claims (2)
- （１）バンクメモリのキャッシュを制御するバンクメモ
リ制御方式において、 同じアドレス領域に割り当てた複数のバンクメモリ（３
）についてキャッシュを行うか否かを表すキャッシュ制
御フラグ（４）をそれぞれ設け、複数のバンクメモリ（
３）のうちのキャッシュを行うもののキャッシュ制御フ
ラグ（４）をＯＮに設定しておき、 アクセス時に、当該アクセスがキャッシュ制御フラグ（
４）のＯＮのバンクメモリ（３）に対するものであると
きにのみキャッシュメモリ（１）に対してキャッシュ動
作を行い、一方、それ以外のときにキャッシュ動作を抑
止するように構成したことを特徴とするキャッシュにお
けるバンクメモリ制御方式。 - （２）バンクメモリのキャッシュを制御するバンクメモ
リ制御方式において、 同じアドレス領域に割り当てた複数のバンクメモリ（３
）とキャッシュメモリ（１）のウェイとをそれぞれ対応
づけると共に対応づけたバンクメモリ（３）のキャッシ
ュ制御フラグ（４）をＯＮに設定しておき、アクセス時
に、当該アクセスがキャッシュ制御フラグ（４）のＯＮ
のバンクメモリ（３）に対するものであるときにのみキ
ャッシュメモリ（１）の該当するウェイのキャッシュ動
作を行い、一方、それ以外であるときにキャッシュメモ
リ（１）に対するキャッシュ動作を抑止するように構成
したことを特徴とするキャッシュにおけるバンクメモリ
制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2217824A JPH04100165A (ja) | 1990-08-18 | 1990-08-18 | キャッシュにおけるバンクメモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2217824A JPH04100165A (ja) | 1990-08-18 | 1990-08-18 | キャッシュにおけるバンクメモリ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04100165A true JPH04100165A (ja) | 1992-04-02 |
Family
ID=16710321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2217824A Pending JPH04100165A (ja) | 1990-08-18 | 1990-08-18 | キャッシュにおけるバンクメモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04100165A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11338770A (ja) * | 1998-01-20 | 1999-12-10 | Motorola Inc | オ―バ―レイド・ペ―ジ化メモリ制御レジスタを有するデ―タ処理システム |
-
1990
- 1990-08-18 JP JP2217824A patent/JPH04100165A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11338770A (ja) * | 1998-01-20 | 1999-12-10 | Motorola Inc | オ―バ―レイド・ペ―ジ化メモリ制御レジスタを有するデ―タ処理システム |
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