JPH0397051A - アドレス空間拡張装置 - Google Patents
アドレス空間拡張装置Info
- Publication number
- JPH0397051A JPH0397051A JP23293289A JP23293289A JPH0397051A JP H0397051 A JPH0397051 A JP H0397051A JP 23293289 A JP23293289 A JP 23293289A JP 23293289 A JP23293289 A JP 23293289A JP H0397051 A JPH0397051 A JP H0397051A
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- Japan
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- page
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- register
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- 238000010586 diagram Methods 0.000 description 11
- 238000006243 chemical reaction Methods 0.000 description 3
- 238000006467 substitution reaction Methods 0.000 description 3
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、実効アドレスからアドレスリロケーションに
より拡張アドレスを生戒するアドレス空間拡張装置に関
する。
より拡張アドレスを生戒するアドレス空間拡張装置に関
する。
従来、アドレスリロケーションによるアドレス空間拡張
装置は、実効アドレスの上位ビットをデコードし、これ
によって変換テーブルであるぺ一ジレジスタを参照して
、その参照したページレジスタの内容に置き換えて拡張
アドレスを生成していた。
装置は、実効アドレスの上位ビットをデコードし、これ
によって変換テーブルであるぺ一ジレジスタを参照して
、その参照したページレジスタの内容に置き換えて拡張
アドレスを生成していた。
第７図は、従来のアドレス空間拡張装置のブロック図で
ある。実効アドレズ１１の上位ビットｌ２はデコーダ１
３でデコードされ、変換テーブル１４の該当するページ
レジスタ１５の内容を参照して、その参照したページレ
ジスタ１５の内容に置き換えて拡張アドレス１６の上位
ビット１７を生成していた。また、拡張アドレス１６の
下位ビット１８は、実効アドレス１１の下位ビット゛１
９をそのまま使用していた。
ある。実効アドレズ１１の上位ビットｌ２はデコーダ１
３でデコードされ、変換テーブル１４の該当するページ
レジスタ１５の内容を参照して、その参照したページレ
ジスタ１５の内容に置き換えて拡張アドレス１６の上位
ビット１７を生成していた。また、拡張アドレス１６の
下位ビット１８は、実効アドレス１１の下位ビット゛１
９をそのまま使用していた。
ところが、上述した従来のアドレスリロケーションによ
るアドレス空間拡張装置では、リロケーション単位がｌ
ページ固定であるため、第８図に示すように、実効アド
レス空間２０の領域Ａが、ウィンドウとして複数個のペ
ージレジスタによる複数ページによって拡張アドレス空
間２１の領域Ｂを指示する場合には、次に領域Ｃを指示
するためには複数個のページレジスタをすべて書き直さ
なければならない。また、逆に１つか２つのページレジ
スタの書き換えで済ませるようにリロケーション単位を
予め大きく設定している場合には、リロケーション単位
より小さい単位でのアドレス管理ができなくなるので、
アドレス空間の有効利用が図れないという欠点がある。
るアドレス空間拡張装置では、リロケーション単位がｌ
ページ固定であるため、第８図に示すように、実効アド
レス空間２０の領域Ａが、ウィンドウとして複数個のペ
ージレジスタによる複数ページによって拡張アドレス空
間２１の領域Ｂを指示する場合には、次に領域Ｃを指示
するためには複数個のページレジスタをすべて書き直さ
なければならない。また、逆に１つか２つのページレジ
スタの書き換えで済ませるようにリロケーション単位を
予め大きく設定している場合には、リロケーション単位
より小さい単位でのアドレス管理ができなくなるので、
アドレス空間の有効利用が図れないという欠点がある。
本発明のアドレス空間拡張装置は、リロケーション単位
を設定するためのページエリアレジスタと、このページ
エリアレジスタで設定されたリロケーション単位を示す
値と実効アドレスの上位ビットとに基づいてページレジ
スタの選択を行うページレジスタ選択回路と、ページエ
リアレジス夕に設定された値に基づいて実効アドレスの
上位ビットをページレジスタ選択回路によって選択され
たページレジスタの内容に置き換えるアドレス置換回路
とを具備することを特徴とする。
を設定するためのページエリアレジスタと、このページ
エリアレジスタで設定されたリロケーション単位を示す
値と実効アドレスの上位ビットとに基づいてページレジ
スタの選択を行うページレジスタ選択回路と、ページエ
リアレジス夕に設定された値に基づいて実効アドレスの
上位ビットをページレジスタ選択回路によって選択され
たページレジスタの内容に置き換えるアドレス置換回路
とを具備することを特徴とする。
これにより、リロケーション単位をページエリアレジス
タに任意に設定し、ページエリア選択回路によって選択
されたページレジスタとアドレス置換回路によって拡張
アドレスを生或し、拡張アドレス空間の領域を最適のペ
ージ数で指示する。
タに任意に設定し、ページエリア選択回路によって選択
されたページレジスタとアドレス置換回路によって拡張
アドレスを生或し、拡張アドレス空間の領域を最適のペ
ージ数で指示する。
以下、本発明の一実施例を図面を参照して説明する。
第１図は本発明のアドレス空間拡張装置の一実施例を示
すブロック図である。この実施例では、２０ビン．トの
バイトアドレスである実効アドレスｌ１から２４ビット
のバイトアドレスである拡張アドレスｌ６を生或する場
合を示している。
すブロック図である。この実施例では、２０ビン．トの
バイトアドレスである実効アドレスｌ１から２４ビット
のバイトアドレスである拡張アドレスｌ６を生或する場
合を示している。
ページエリアレジスタ２２はリロケーション単位を設定
するものであり、２ビットのレジスタで構威される。第
２図に示すように、リロケーション単位をｌページ最小
１２８Ｋバイトから最大ＩＭバイトまで４通りの設定が
可能である。設定値ｍがｒＯ，ＯＪのときは１２８Ｋバ
イト、「０．１」のときは２５６Ｋバイト、ｒｌ．ＯＪ
のときは５１２Ｋバイト、ｒｌ．ＩＪのときはＬＭバイ
トである。
するものであり、２ビットのレジスタで構威される。第
２図に示すように、リロケーション単位をｌページ最小
１２８Ｋバイトから最大ＩＭバイトまで４通りの設定が
可能である。設定値ｍがｒＯ，ＯＪのときは１２８Ｋバ
イト、「０．１」のときは２５６Ｋバイト、ｒｌ．ＯＪ
のときは５１２Ｋバイト、ｒｌ．ＩＪのときはＬＭバイ
トである。
次に、ページレジスタ選択回路２３では、ぺ一ジエリア
レジスタ２２の設定値ｍと実効アドレス１１の上位３ビ
ットＥ１９、Ｅ１８、Ｅ１７とによって、変換レジスタ
ｌ４の８個のページレジスタ、すなわち第１のページレ
ジスタ２４ないし第８のページレジスタ３１のうちから
１つを選択する。ページレジスタ選択回路２３の詳細ブ
ロック図を第３図に、その選択の基準を第４図に示す。
レジスタ２２の設定値ｍと実効アドレス１１の上位３ビ
ットＥ１９、Ｅ１８、Ｅ１７とによって、変換レジスタ
ｌ４の８個のページレジスタ、すなわち第１のページレ
ジスタ２４ないし第８のページレジスタ３１のうちから
１つを選択する。ページレジスタ選択回路２３の詳細ブ
ロック図を第３図に、その選択の基準を第４図に示す。
第３図において、第１のデコーダ３２はページエリアレ
ジスタ２２の設定値ｍをデコードし、第２のデコーダ３
３は実効アドレス１ｌの上位３ビットＥ１９、Ｅ１８、
Ｅ１７をデコードする。また、第３のデコーダ３４は実
効アドレス１１の上位２ビットＥ１９、Ｅ１８をデコー
ドし、第４のデコーダ３５は実効アドレス１１の上位ｌ
ビッ｝Ｅ１９をそれぞれデコードする。また、４個のＡ
ＮＤゲート、すなわち第１のＡＮＤゲート３６ないし第
４のＡＮＤゲート３９は負論理の論理和である。
ジスタ２２の設定値ｍをデコードし、第２のデコーダ３
３は実効アドレス１ｌの上位３ビットＥ１９、Ｅ１８、
Ｅ１７をデコードする。また、第３のデコーダ３４は実
効アドレス１１の上位２ビットＥ１９、Ｅ１８をデコー
ドし、第４のデコーダ３５は実効アドレス１１の上位ｌ
ビッ｝Ｅ１９をそれぞれデコードする。また、４個のＡ
ＮＤゲート、すなわち第１のＡＮＤゲート３６ないし第
４のＡＮＤゲート３９は負論理の論理和である。
第４図はページレジスタ選択回路２３・での選択の基準
を示すものであり、ページエリアレジスタ２２の設定値
ｍがｒＯ．ＯＪのときは、第１のデコーダ３２によって
第２のデコーダ３３のみが有効となり、実効アドレス１
１の上位３ビットＥ１９、Ｅｌ８、Ｅ１７によって、８
個のページレジスタ、すなわち第ｌのページレジスタ２
１ないし第８のページレジスタ２８のうち所定のもの１
つが選択される。例えば、実効アドレス１ｌの上位３ビ
ットＥ１９、Ｅ１８、Ｅ１７がｒｏ，ｏ，０」であると
きは第１のページレジスタ２４が選択され、ｒＯ．０，
ＩＪであるときは第２のページレジスタ２５が選択され
る。
を示すものであり、ページエリアレジスタ２２の設定値
ｍがｒＯ．ＯＪのときは、第１のデコーダ３２によって
第２のデコーダ３３のみが有効となり、実効アドレス１
１の上位３ビットＥ１９、Ｅｌ８、Ｅ１７によって、８
個のページレジスタ、すなわち第ｌのページレジスタ２
１ないし第８のページレジスタ２８のうち所定のもの１
つが選択される。例えば、実効アドレス１ｌの上位３ビ
ットＥ１９、Ｅ１８、Ｅ１７がｒｏ，ｏ，０」であると
きは第１のページレジスタ２４が選択され、ｒＯ．０，
ＩＪであるときは第２のページレジスタ２５が選択され
る。
一方、ページエリアレジスタ２２の設定値ｍがｒＯ．Ｉ
Ｊのときは、第１のデコーダ３２によって第３のデコー
ダ３４のみが有効となり、実効アドレス１ｌの上位２ビ
ットによって４個のページレジスタ、すなわち第１のペ
ージレジスタ２４ないし第４のページレジスタ２７のう
ち所定のもの１つが選択される。例えば、実効アドレス
の上位２ビットＥ１９、Ｅ１８がｒＯ，ＯＪであるとき
は１１のページレジスタ２４が選択され、「０．１」で
あるときは第２のページレジスタ２５が選択される。以
下同様に、ページエリアレジスタ２２の設定値ｍがｒｌ
．ＯＪのときは、第１のデコーダ３２によって第４のデ
コーダ３５のみが有効となり、実効アドレスｌ１の上位
ｌビットＥｌ−９によって２個のページレジスタ、すな
わち第ｌのページレジスタ２゛４および第２のページレ
ジスタ２２のうちいずれかが選択される。ページエリア
レジスタ２２の設定値ｍがｒｌ．ＩＪのときは、第ｌの
ページレジスタ２４が選択される。
Ｊのときは、第１のデコーダ３２によって第３のデコー
ダ３４のみが有効となり、実効アドレス１ｌの上位２ビ
ットによって４個のページレジスタ、すなわち第１のペ
ージレジスタ２４ないし第４のページレジスタ２７のう
ち所定のもの１つが選択される。例えば、実効アドレス
の上位２ビットＥ１９、Ｅ１８がｒＯ，ＯＪであるとき
は１１のページレジスタ２４が選択され、「０．１」で
あるときは第２のページレジスタ２５が選択される。以
下同様に、ページエリアレジスタ２２の設定値ｍがｒｌ
．ＯＪのときは、第１のデコーダ３２によって第４のデ
コーダ３５のみが有効となり、実効アドレスｌ１の上位
ｌビットＥｌ−９によって２個のページレジスタ、すな
わち第ｌのページレジスタ２゛４および第２のページレ
ジスタ２２のうちいずれかが選択される。ページエリア
レジスタ２２の設定値ｍがｒｌ．ＩＪのときは、第ｌの
ページレジスタ２４が選択される。
第１のページレジスタ２４ないし第８のページレジスタ
３ｌは、それぞれ７ビットのレジスタで、このうち上位
４ビットＰ６ないしＰ３は拡張アドレスｌ６の上位４ビ
ットＸ２３ないしＸ２０として使用され、下位３ビット
Ｆ２、ＰＩ、ＰＯはアドレス置換回路４０へ渡される。
３ｌは、それぞれ７ビットのレジスタで、このうち上位
４ビットＰ６ないしＰ３は拡張アドレスｌ６の上位４ビ
ットＸ２３ないしＸ２０として使用され、下位３ビット
Ｆ２、ＰＩ、ＰＯはアドレス置換回路４０へ渡される。
アドレス置換回路４０の詳細ブロック図を第５図に示す
。実効アドレス１１の上位３ビッ｝Ｅｌ９、Ｅ１８、Ｅ
ｌ７と、選択されたページレジスタの内容の下位３ビッ
トＰ２、Ｐ１、ＰＯは、Ｅｌ９とＰ２が第１のセレクタ
４１へ、Ｅ１８とＰ１が第２のセレクタ４２へ、Ｅ１７
とＰＯが第３のセレクタ４３へそれぞれ入力される。そ
して、ページエリアレジスタ２２の設定値ｍから、第５
のデコーダ４４と負論理の論理和である第５のＡＮＤゲ
ート４５および第６のＡＮＤゲート４６によって、第１
のセレクタ４１ないし第３のセレクタ４３のセレクト条
件が決定され、第６図に示すように拡張アドレス１６の
中位３ビットＸ１９、Ｘ１８、Ｘ１７が生戒される。ま
た、拡張アドレス１６の下位１７ビットＸ１６ないしＸ
Ｏは、実効アドレスｌ１の下位１７ビットＥ１６ないし
Ｅ０がそのまま使用される。
。実効アドレス１１の上位３ビッ｝Ｅｌ９、Ｅ１８、Ｅ
ｌ７と、選択されたページレジスタの内容の下位３ビッ
トＰ２、Ｐ１、ＰＯは、Ｅｌ９とＰ２が第１のセレクタ
４１へ、Ｅ１８とＰ１が第２のセレクタ４２へ、Ｅ１７
とＰＯが第３のセレクタ４３へそれぞれ入力される。そ
して、ページエリアレジスタ２２の設定値ｍから、第５
のデコーダ４４と負論理の論理和である第５のＡＮＤゲ
ート４５および第６のＡＮＤゲート４６によって、第１
のセレクタ４１ないし第３のセレクタ４３のセレクト条
件が決定され、第６図に示すように拡張アドレス１６の
中位３ビットＸ１９、Ｘ１８、Ｘ１７が生戒される。ま
た、拡張アドレス１６の下位１７ビットＸ１６ないしＸ
Ｏは、実効アドレスｌ１の下位１７ビットＥ１６ないし
Ｅ０がそのまま使用される。
以上説明したように本発明によれば、リロケーション単
位をページエリアレジスタに任意に設定し、ページエリ
ア選択回路によって遺択されたページレジスタとアドレ
ス置換回路によって拡張アドレスを生戒することにより
、拡張アドレス空間の領域を最適のページ数で指示する
ことができる。したがって、領域切り替えに伴うページ
更新を高速化することができ、また自由な単位でのアド
レス管理ができるので、アドレス空間の有効利用が図れ
る。
位をページエリアレジスタに任意に設定し、ページエリ
ア選択回路によって遺択されたページレジスタとアドレ
ス置換回路によって拡張アドレスを生戒することにより
、拡張アドレス空間の領域を最適のページ数で指示する
ことができる。したがって、領域切り替えに伴うページ
更新を高速化することができ、また自由な単位でのアド
レス管理ができるので、アドレス空間の有効利用が図れ
る。
第１図は本発明の一実施例を示すブロック図、第２図は
ページエリアレジスタの設定値とリロケーション単位の
関係を示す説明図、第３図は本発明のページレジスタ選
択回路のブロック図、第４図はページレジスタ選択回路
において選択されるページレジスタの選択基準を示す説
明図、第５図は本発明のアドレス置換回路のブロック図
、第６図はアドレス置換回路において生威される拡張ア
トレスノ説明図、第７図は従来のアドレス空間拡張装置
を示すブロック図、第８図は従来のアドレス空間拡張装
置によるアドレス空間利用の説明図である。 １１・・・・・・実効アドレス、 １２・・・・・・実効アドレスの上位ビット、ｌ３・・
・・・・デコーダ、１４・・・・・・変換テーブル、１
５・・・・・・ページレジスタ、 １６・・・・・・拡張アドレス、 ｌ７・・・・・・拡張アドレスの上位ビット、１８・・
・・・・拡張アドレスの下位ビット、１９・・・・・・
実効アドレスの上位ビット、２０・・・・・・実効アド
レス空間、 ２１・・・・・・拡張アドレス空間、 ２２・・・・・・ヘーシエリアレジスタ、２３・・・・
・・ページレジスタ選択回路、２４・・・・・・第ｌの
ページレジスタ、２５・・・・・・第２のページレジス
タ、２６・・・・・・第３のページレジスタ、７・・・
・・・第４のページレジスタ、８・・・・・・第５のペ
ージレジスタ、９・・・・・・第６のページレジスタ、
０・・・・・・第７のページレジスタ、１・・・・・・
第８のページレジスタ、２・・・・・・第１のデコーダ
、 ３・・・・・・第２のデコーダ、 ４・・・・・・第３のデコーダ、 ５・・・・・・第４のデコーダ、 ６・・・・・・第１のＡＮＤゲート、 ７・・・・・・第２のＡＮＤゲート、 ８・・・・・・第３のＡＮＤゲート、 ９・・・・・・第４のＡＮＤゲート、 ０・・・・・・アドレス置換回路、 １・・・・・・第１のセレクタ、 ２・・・・・・第２のセレクタ、 ３・・・・・・第３のセレクタ、 ４・・・・・・第５のデコーダ、 ５・・・・・・第５のＡＮＤゲート、 ６・・・・・・第６のＡＮＤゲート。 第２図 第６図 裏１ 第４図
ページエリアレジスタの設定値とリロケーション単位の
関係を示す説明図、第３図は本発明のページレジスタ選
択回路のブロック図、第４図はページレジスタ選択回路
において選択されるページレジスタの選択基準を示す説
明図、第５図は本発明のアドレス置換回路のブロック図
、第６図はアドレス置換回路において生威される拡張ア
トレスノ説明図、第７図は従来のアドレス空間拡張装置
を示すブロック図、第８図は従来のアドレス空間拡張装
置によるアドレス空間利用の説明図である。 １１・・・・・・実効アドレス、 １２・・・・・・実効アドレスの上位ビット、ｌ３・・
・・・・デコーダ、１４・・・・・・変換テーブル、１
５・・・・・・ページレジスタ、 １６・・・・・・拡張アドレス、 ｌ７・・・・・・拡張アドレスの上位ビット、１８・・
・・・・拡張アドレスの下位ビット、１９・・・・・・
実効アドレスの上位ビット、２０・・・・・・実効アド
レス空間、 ２１・・・・・・拡張アドレス空間、 ２２・・・・・・ヘーシエリアレジスタ、２３・・・・
・・ページレジスタ選択回路、２４・・・・・・第ｌの
ページレジスタ、２５・・・・・・第２のページレジス
タ、２６・・・・・・第３のページレジスタ、７・・・
・・・第４のページレジスタ、８・・・・・・第５のペ
ージレジスタ、９・・・・・・第６のページレジスタ、
０・・・・・・第７のページレジスタ、１・・・・・・
第８のページレジスタ、２・・・・・・第１のデコーダ
、 ３・・・・・・第２のデコーダ、 ４・・・・・・第３のデコーダ、 ５・・・・・・第４のデコーダ、 ６・・・・・・第１のＡＮＤゲート、 ７・・・・・・第２のＡＮＤゲート、 ８・・・・・・第３のＡＮＤゲート、 ９・・・・・・第４のＡＮＤゲート、 ０・・・・・・アドレス置換回路、 １・・・・・・第１のセレクタ、 ２・・・・・・第２のセレクタ、 ３・・・・・・第３のセレクタ、 ４・・・・・・第５のデコーダ、 ５・・・・・・第５のＡＮＤゲート、 ６・・・・・・第６のＡＮＤゲート。 第２図 第６図 裏１ 第４図
Claims (1)
- ページレジスタを参照して実効アドレスから拡張アドレ
スを生成するアドレスリロケーションによるアドレス空
間拡張装置において、リロケーション単位を設定するた
めのページエリアレジスタと、このページエリアレジス
タで設定されたリロケーション単位を示す値と前記実効
アドレスの上位ビットとに基づいて前記ページレジスタ
の選択を行うページレジスタ選択回路と、前記ページエ
リアレジスタに設定された値に基づいて前記実効アドレ
スの上位ビットを前記ページレジスタ選択回路によって
選択されたページレジスタの内容に置き換えるアドレス
置換回路とを具備することを特徴とするアドレス空間拡
張装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23293289A JPH0397051A (ja) | 1989-09-11 | 1989-09-11 | アドレス空間拡張装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23293289A JPH0397051A (ja) | 1989-09-11 | 1989-09-11 | アドレス空間拡張装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0397051A true JPH0397051A (ja) | 1991-04-23 |
Family
ID=16947109
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23293289A Pending JPH0397051A (ja) | 1989-09-11 | 1989-09-11 | アドレス空間拡張装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0397051A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6766436B2 (en) | 2001-06-05 | 2004-07-20 | Hitachi, Ltd. | Data processor having an address translation circuit |
| US11155386B2 (en) | 2016-04-22 | 2021-10-26 | Rohto Pharmaceutical Co., Ltd. | Container |
-
1989
- 1989-09-11 JP JP23293289A patent/JPH0397051A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6766436B2 (en) | 2001-06-05 | 2004-07-20 | Hitachi, Ltd. | Data processor having an address translation circuit |
| US11155386B2 (en) | 2016-04-22 | 2021-10-26 | Rohto Pharmaceutical Co., Ltd. | Container |
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