JPH0396250A - Disposing method for standard cell - Google Patents
Disposing method for standard cellInfo
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Abstract
Description
本発明は、高さが一定のスタンダードセルを、デザイン
ルールに従い横方向に配置して、より高密度でチップ面
積の小さい集積回路を構或する際に用いるのに好適な、
スタンダードセルの配置方法に関する．The present invention is suitable for use when constructing an integrated circuit with higher density and smaller chip area by arranging standard cells of a constant height laterally according to design rules.
Concerning how to arrange standard cells.
半導体集積回路を、より高密度でチップ面積が小さくな
るように構成する方式の１つに、スタンダードセル方式
《ボリセル方式とも称される）がある．この方式では、
まず、何種類かの機能ブロック（インバータ、３人力Ｎ
ＯＲ、フリツプフロツプ等）を、立上り・立下り遅延等
の電気的特性に関する仕様を満たし、且つ、幅が異なる
が高さがほぼ同一の矩形領域内に収まるように予めレイ
アウト設計し、それらブロックをセルとしてライブラリ
に登録しておく．次いで、与えられた論理設計仕様に基
づいて、これらセルに対する配置・配線を行い、所望の
集積回路を実現する．ここで、チップ上に配置されるス
タンダードセル、例えばＣＭＯＳ （相補形金属酸化物
半導体）からなるＮＯＲゲートのスタンダードセル８の
一例を第４図に示す．第４図において符号１０Ａ、１０
Ｂは電源及び接地ラインであり、電源ライン１０Ａには
電圧Ｖｄｄが、接地ラインＩＯＢには接地電位（ＧＮＤ
）が印加される．又、１２は信号ライン、１４はポリシ
リコンゲー１−、１６はコンタクトウィンドウである．
このコンタクトウィンドウ１６は、各配Ｘ層に形戒され
る配線同士を接続するためのものである．
このようなスタンダードセル８をボリセル方式で配置す
る際に集積度を上げようとするべく、各々ｐｃｈＭ Ｏ
Ｓと ｎｃｈＭＯｓの各々のソースとなる電圧Ｖｄｄ
とＧＮＤを供給する電源及び接地ライン１０Ａ、ＩＯＢ
を、横方向に隣接するスタンダードセル８間で共有でき
ればセルの配置間隔を狭めてチップの集積度を向上させ
ることができる．そこで、例えば第４図中符号１８で示
す線を基準に、元のスタンダードセル８Ａを反転させた
形状のスタンダードセル８Ｂを元のスタンダードセル８
Ａに隣接させ、且つ電源及び接地ライン１０Ａ、ＩＯＢ
を共通にして線対称に配置することが考えられる．第５
図に、このように配置した状態のスタンダードセル８Ａ
，８Ｂの一例を示す．One method of configuring semiconductor integrated circuits to achieve higher density and smaller chip area is the standard cell method (also called the Voricell method). In this method,
First, several types of functional blocks (inverter, 3-man power
OR, flip-flop, etc.) are laid out in advance so that they meet the specifications regarding electrical characteristics such as rise and fall delays, and are contained within a rectangular area with different widths but almost the same height, and these blocks are assembled into cells. Register it in the library as . Next, based on the given logical design specifications, these cells are placed and wired to realize the desired integrated circuit. FIG. 4 shows an example of a standard cell arranged on a chip, such as a standard cell 8 of a NOR gate made of CMOS (complementary metal oxide semiconductor). In FIG. 4, the symbols 10A, 10
B is a power supply and ground line, and the power supply line 10A has a voltage Vdd, and the ground line IOB has a ground potential (GND).
) is applied. Further, 12 is a signal line, 14 is a polysilicon gate 1-, and 16 is a contact window.
This contact window 16 is for connecting the interconnects formed in each X layer. In order to increase the degree of integration when arranging such standard cells 8 using the Voricell method, each pchM O
Voltage Vdd that becomes the source of each of S and nchMOS
Power supply and ground line 10A, IOB that supplies GND and GND
If this can be shared between horizontally adjacent standard cells 8, the cell arrangement interval can be narrowed and the degree of chip integration can be improved. Therefore, for example, with reference to the line indicated by reference numeral 18 in FIG.
Adjacent to A and power and ground line 10A, IOB
It is conceivable to share them and arrange them line-symmetrically. Fifth
The figure shows standard cell 8A arranged in this way.
, 8B is shown as an example.
しかしながら、前記のように線対称に配置したスタンダ
ードセル８Ａ、８Ｂに隣接して、例えば第６図のような
ＮＯＲゲート等の池のスタンダードセル８Ｃを配置しよ
うとすると、従来は、活性層のデザインルールから決ま
る間隔以下には、ソース測コンタクトウィンドウ間が接
近するように配置できないため、信号ライン側で制限さ
れる最小間隔になるまでスタンダードセルを近１寸けて
配置することができないという問題点があった．本発明
は、前記従来の問題点を解消するべくなされたもので、
ソース側コンタクトウィンドウの間隔制限によらず、信
号ライン測の制限による晟小間隔まで近付けてスタンダ
ードセルを並べて配置することを可能として、集積度を
向上させ得るスタンダードセルの配置方法を提供するこ
とを課題とする．However, when attempting to arrange a standard cell 8C, such as a NOR gate as shown in FIG. The problem is that the source contact windows cannot be placed close to each other below the spacing determined by the rules, so standard cells cannot be placed close to each other until the minimum spacing restricted on the signal line side is reached. was there. The present invention has been made to solve the above-mentioned conventional problems, and
To provide a method for arranging standard cells that can improve the degree of integration by making it possible to arrange standard cells side by side with small spacing due to the limitation of signal line measurement, regardless of the spacing limitations of source-side contact windows. This is a topic.
本発明は、高さが一定の複数のスタンダードセルを、デ
ザインルールに従い横方向に隣接させて配置する方法に
おいて、スタンダードセル同士を、ソース側にコンタク
トウィンドウを設けない状態で接近させて配置し、配置
後、隣り合うスタンダードセルのソース側を、共通化す
ると共に、共通化したソース側にコンタクトウィンドウ
を形戒することにより、前記課題を達戒したものである
．又、本発明は、高さが一定の複数のスタンダードセル
をデザインルールに従い横方向に隣接させて配置する方
法において、一方のスタンダードセルのソース側にはコ
ンタクトウィンドウを設けず、他方のスタンダードセル
のソース側のみにコンタクトウィンドウを設けた状態で
接近させて配置し、隣り合うスタンダードセルのソース
側を共通化することにより、同じく前記課題を達成した
ものである．The present invention is a method of arranging a plurality of standard cells having a constant height horizontally adjacent to each other according to design rules, in which the standard cells are arranged close to each other without providing a contact window on the source side. After placement, the source side of adjacent standard cells is made common, and a contact window is formed on the shared source side, thereby solving the above problem. The present invention also provides a method for arranging a plurality of standard cells of a constant height horizontally adjacent to each other according to design rules, without providing a contact window on the source side of one standard cell, and on the source side of the other standard cell. The same problem was achieved by arranging standard cells close to each other with a contact window provided only on the source side, and by sharing the source side of adjacent standard cells.
本発明においては、スタンダードセルの配置方法におい
て、スタンダードセル同士を、ソース側にコンタクトウ
ィンドウを設けない状態で接近させて配置し、配置後、
隣り合うスタンダードセルのソース側を共通化してコン
タクトウィンドウ形成する．
又、一方のスタンダードセルのソース側にはコンタクト
ウィンドウを設けず、他方のスタンダードセルのソース
側のみにコンタクトウィンドウを設けた状態で接近させ
て配置し、隣り合うスタンダードセルのソース側を共通
化する．
従って、活性層のデザインルールから決まるソース側コ
ンタクトウィンドウの間隔制限によらずに、信号ライン
側で制限される最小間隔までスタンダードセルを接近さ
せて配置することができる．よって、スタンダードセル
からなる集積回路の集積度を向上させ得る．In the present invention, in the standard cell arrangement method, standard cells are arranged close to each other without providing a contact window on the source side, and after arrangement,
A contact window is formed by sharing the source side of adjacent standard cells. Also, one standard cell does not have a contact window on its source side, and the other standard cell has a contact window only on its source side, and they are placed close to each other, so that the source side of adjacent standard cells is shared. ．． Therefore, standard cells can be placed close to each other up to the minimum spacing restricted on the signal line side, without being limited by the spacing restrictions on the source-side contact windows determined by the design rules for the active layer. Therefore, the degree of integration of integrated circuits made of standard cells can be improved.
以下、図面を参照して本発明の実施例を詳細に説明する
．
この実施例は、第１図に示すように、ＮＡＮＤゲート２
２からなるスタンダードセルが中心，［２０を中心とし
て対称に構成され、コンタクトウィンドウを共有するよ
うに配置されている場合に、．’Ｊ Ｏ Ｒゲート２４
からなるスタンダードセルを、第１図の左方向から隣接
させて配置するものである．
第１図において、符号２６は活性層である．又、前記Ｎ
ＡＮＤゲート２２、ＮＯＲゲート２４は、実施例の場合
、それぞれＰチャンネルＭＯＳの部分２２Ａ、２４Ａと
、ＮチャンネルＭＯＳ２２Ｂ、２４Ｂの部分とから構成
されている．なお、その他の構戒については、前出第４
図乃至第６図に示したＮＯＲゲートで同様の部分には同
一の番号を付してその説明は略する．第１図のようなＮ
ＡＮＤゲート２２に対して、Ｎ Ｏ Ｒゲート２４をで
きるだけ接近させて配置しようとすると、単にＮＯＲゲ
ート２４をそのママ並べるだけでは、効率的に配置し得
ない。
即ち、第２図に示すように、ＮＡＮＤゲート２２とＮＯ
Ｒゲート２４とのＮチャンネルＭＯＳ２２Ｂ、２４Ｂ間
において、その活性層２６間をデザインルールの最小間
隔、例えば１μｍにしようとする．これは、デザインル
ール上、信号ラインｌ２側に生じるＭ＠である．
すると、これらゲート２２、２４のＰチャンネルＭＯＳ
２２Ａ、２４Ａの各コンタクトウィンドウ１６間隔が例
えば０．４μ−になり、デザインルール上のコンタクト
ウィンドウ最小間隔−ｊえば０．８μｍより小さくなっ
てしまう．これでは、ＰチャンネルＭＯＳ２２Ａ、２４
Ａの各コンタクトウインド１６を０．８μｍ以上とする
ように配置を変更し、ゲート２２、２４の間隔を広げな
ければならない．
そこで、各ゲート２２、２４を隣接させるときに接近す
るソース測のコンタクトウィンドウ１６、即ち第２図中
符号１６Ａで示す、ＰチャンネルＭＯＳ２２Ａ、２４Ａ
のコンタクトウィンドウについては、ＮＯＲゲート２４
を配置する前には形成しておかないようにする．この状
態で、ＮＯＲゲート２４を配置し、ＮチャンネルＭＯＳ
２２Ｂ、２４Ｂの活性層間隔が信号ライン１２１ＰＪで
制限される距離、例えば１μ−になるように配置する．
配置後、ＰチャンネルＭＯＳ２２Ａ，２４Ａのソースを
共通にし、この共通ソース１０Ａに、第３図のように単
一のコンタクトウィンドウ１６Ｂを形成する．このよう
にすれば、ＰチャンネルＭＯＳ２２Ａ、２４Ａのデザイ
ンルールに制限されずにＮＯＲゲート２４を最小間隔で
配置することができる．
なお、前記実施例においては、ＣＭＯＳからなるＮＡＮ
Ｄゲート、ＮＯＲゲートを例示して本発明を説明したが
、本発明で配置するスタンダードセルは、このような構
成のものに限定されるものではなく、池の機能を有する
スタンダードセルを配置する際にも採用することができ
る．又、この例ではコンタクトウィンドウ１８Ｂをあと
で形戒しているが、一方のスタンダードセル《例えばＮ
ＯＲゲート２４）のみソース１則のコンタクトウィンド
ウを形成せずに、他方のＮＡＮＤゲート２２のみソース
側のコンタクトウィンドウを形成したものを隣接配置さ
せても良い．Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In this embodiment, as shown in FIG.
If standard cells consisting of 2 are arranged symmetrically around a center, [20, and are arranged to share a contact window, then... 'JOR gate 24
The standard cells consisting of the following cells are arranged adjacent to each other from the left direction in Fig. 1. In FIG. 1, reference numeral 26 is an active layer. Also, the above N
In the embodiment, the AND gate 22 and the NOR gate 24 are each composed of P-channel MOS portions 22A, 24A and N-channel MOS portions 22B, 24B. Regarding other precepts, please refer to Section 4 above.
Similar parts in the NOR gates shown in Figures 6 through 6 are given the same numbers and their explanations will be omitted. N as shown in Figure 1
If an attempt is made to arrange the NOR gate 24 as close as possible to the AND gate 22, it cannot be arranged efficiently simply by arranging the NOR gates 24 in parallel. That is, as shown in FIG.
Between the R gate 24 and the N-channel MOS 22B, 24B, the distance between the active layers 26 is set to the minimum interval according to the design rule, for example, 1 μm. This is M@ which occurs on the signal line l2 side according to the design rules. Then, the P-channel MOS of these gates 22 and 24
The distance between each contact window 16 of 22A and 24A is, for example, 0.4 μm, and if the minimum contact window distance −j according to the design rules is smaller than 0.8 μm. In this case, P channel MOS22A, 24
The arrangement must be changed so that each contact window 16 in A is 0.8 μm or more, and the distance between the gates 22 and 24 must be widened. Therefore, when the gates 22 and 24 are arranged adjacent to each other, the contact windows 16 for the source measurement, that is, the P-channel MOSs 22A and 24A shown by reference numeral 16A in FIG.
For the contact window of NOR gate 24
Do not form it before placing it. In this state, the NOR gate 24 is arranged and the N-channel MOS
The active layers 22B and 24B are arranged so that the distance between them is limited by the signal line 121PJ, for example, 1 μ-.
After placement, the sources of the P-channel MOSs 22A and 24A are made common, and a single contact window 16B is formed in this common source 10A as shown in FIG. In this way, the NOR gates 24 can be arranged at minimum intervals without being restricted by the design rules of the P-channel MOSs 22A and 24A. Note that in the above embodiment, the NAN made of CMOS
Although the present invention has been explained by exemplifying the D gate and the NOR gate, the standard cells arranged in the present invention are not limited to those having such a configuration. It can also be adopted. Also, in this example, the contact window 18B is explained later, but one standard cell (for example, N
Instead of forming a contact window on the source side only for the OR gate 24), a contact window on the source side may be formed only for the other NAND gate 22, and these gates may be arranged adjacent to each other.
以上説明した通り、本発明によれば、ソース側コンタク
トウィンドウの制限によらずに、信号ライン開で制限さ
れる最小間隔までスタンダードセルを近付けて配置する
ことができる．従って、スタンダードセルからなる集積
回路の集積度を向上させ得るという優れた効果が得られ
る．As explained above, according to the present invention, standard cells can be arranged close to each other up to the minimum spacing limited by open signal lines, without being limited by the source side contact window. Therefore, an excellent effect can be obtained in that the degree of integration of an integrated circuit made of standard cells can be improved.
第１図は、本発明の実施例に係る、配置しようとするス
タンダードセルの構成を示す平面図、第２図は、前記ス
タンダードセル間を単に近付けた状態を示す平面図、
第３図は、本発明による配置後のスタンダードセルを示
す平面図、
第４図は、従来の単体のＮＯＲゲートからなるスタンダ
ードセルの例を示す平面図、
第５図は、ソースｔ１＠を共用したＮＯＲゲートの例を
示す平面図、
第６図は、前記ＮＯＲゲートに他のスタンダードセルを
近接して配置しようとする例を示す平面図である．
１０Ａ、ＩＯＢ・・・電源及び接地線、１２・・・信号
ライン、
１４・・・ポリシリコンゲート、
１６、１６Ａ、１６Ｂ・・・・コンタクトウィンドウ、
２０・・・中心線、
２２・・・ＮＡＮＤゲート、
２２Ａ、２４Ａ・・・ＰチャンネルＭＯＳ，２２Ｂ、２
４Ｂ・・・ＮチャンネルＭＯＳ、２４・・・ＮＯＲゲー
ト、
２６・・・活性層．FIG. 1 is a plan view showing the configuration of standard cells to be arranged according to an embodiment of the present invention, FIG. 2 is a plan view showing a state in which the standard cells are simply brought closer to each other, and FIG. A plan view showing a standard cell after placement according to the present invention. FIG. 4 is a plan view showing an example of a conventional standard cell consisting of a single NOR gate. FIG. 5 is an example of a NOR gate sharing the source t1@. FIG. 6 is a plan view showing an example in which another standard cell is arranged close to the NOR gate. 10A, IOB...Power supply and ground line, 12...Signal line, 14...Polysilicon gate, 16, 16A, 16B...Contact window,
20... Center line, 22... NAND gate, 22A, 24A... P channel MOS, 22B, 2
4B...N channel MOS, 24...NOR gate, 26...Active layer.
Claims (2)
ンルールに従い横方向に隣接させて配置する方法におい
て、 スタンダードセル同士を、ソース側にコンタクトウィン
ドウを設けない状態で接近させて配置し、配置後、隣り
合うスタンダードセルのソース側を共通化すると共に、
共通化したソース側にコンタクトウィンドウを形成する
ことを特徴とするスタンダードセルの配置方法。(1) In the method of arranging multiple standard cells of a constant height horizontally adjacent to each other according to design rules, the standard cells are arranged close to each other without providing a contact window on the source side. After that, while making the source side of adjacent standard cells common,
A standard cell arrangement method characterized by forming a contact window on a shared source side.
ルールに従い横方向に隣接させて配置する方法において
、 一方のスタンダードセルのソース側にはコンタクトウィ
ンドウを設けず、他方のスタンダードセルのソース側の
みにコンタクトウィンドウを設けた状態で接近させて配
置し、隣り合うスタンダードセルのソース側を共通化す
ることを特徴とするスタンダードセルの配置方法。(2) In a method in which multiple standard cells of a constant height are arranged horizontally adjacent to each other according to design rules, a contact window is not provided on the source side of one standard cell, but only on the source side of the other standard cell. A method of arranging standard cells characterized by arranging them close to each other with a contact window provided in each side, and sharing the source side of adjacent standard cells.
Priority Applications (1)
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|---|---|---|---|
| JP1233990A JP2761052B2 (en) | 1989-09-08 | 1989-09-08 | Standard cell placement method |
Applications Claiming Priority (1)
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0396250A true JPH0396250A (en) | 1991-04-22 |
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Family
ID=16963818
Family Applications (1)
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Country Status (1)
| Country | Link |
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| JP (1) | JP2761052B2 (en) |
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|---|---|---|---|---|
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|---|---|
| JP2761052B2 (en) | 1998-06-04 |
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