JPH039520A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH039520A JPH039520A JP14633289A JP14633289A JPH039520A JP H039520 A JPH039520 A JP H039520A JP 14633289 A JP14633289 A JP 14633289A JP 14633289 A JP14633289 A JP 14633289A JP H039520 A JPH039520 A JP H039520A
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- 239000004065 semiconductor Substances 0.000 title claims description 15
- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 239000002184 metal Substances 0.000 claims abstract description 41
- 229910052751 metal Inorganic materials 0.000 claims abstract description 41
- 239000011521 glass Substances 0.000 claims abstract description 6
- 239000000758 substrate Substances 0.000 claims abstract description 6
- 238000005530 etching Methods 0.000 claims description 19
- 238000000034 method Methods 0.000 claims description 9
- 238000004528 spin coating Methods 0.000 claims description 2
- 238000010304 firing Methods 0.000 claims 1
- 150000003377 silicon compounds Chemical class 0.000 claims 1
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 13
- 239000007788 liquid Substances 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 10
- 230000001681 protective effect Effects 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 210000004709 eyebrow Anatomy 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 239000003960 organic solvent Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 230000008961 swelling Effects 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に多層配線を
有する半導体装置の製造方法に関する。
有する半導体装置の製造方法に関する。
従来技術について、図面を参照しながら説明する。
第2図(a)〜(C)は従来の半導体装置の第1の例を
説明するための工程順に示した断面図である。
説明するための工程順に示した断面図である。
まず、第2図(a)に示すように、シリコン基板1の上
に酸化膜2を形成した後、A、R等の金属を蒸着法、ス
パッタリング法もしくは気相成長法によって形成し、ホ
トリソグラフィ技術を用いてパターニングして下層金属
配線3を形成する。下層金属配線3の上に第1絶縁膜(
通常は酸化膜もしくは窒化膜)4を形成する。全面に5
OG(Spin On Glass )膜6を塗布した
後に、ベーキングを行い、有機溶剤を蒸発させる。
に酸化膜2を形成した後、A、R等の金属を蒸着法、ス
パッタリング法もしくは気相成長法によって形成し、ホ
トリソグラフィ技術を用いてパターニングして下層金属
配線3を形成する。下層金属配線3の上に第1絶縁膜(
通常は酸化膜もしくは窒化膜)4を形成する。全面に5
OG(Spin On Glass )膜6を塗布した
後に、ベーキングを行い、有機溶剤を蒸発させる。
次に、第2図(b)に示すように、第2絶縁膜7を堆積
する0図に、符号tで示した厚さが層間絶縁膜の厚さに
なる。
する0図に、符号tで示した厚さが層間絶縁膜の厚さに
なる。
次に、第2図(C)に示すように、上層金属配線と下層
金属配線とを電気的に接続する為に、眉間絶縁膜に開口
部を設ける。開口部形成のためのエツチングは、上層金
属配線のステップ・カバレージを良好にする目的で、通
常は等方性エツチング(テーパー形状)、異方性エツチ
ング(垂直形状)の2段エツチングにて行われる。開口
部9aが異方性エツチングによる開口部、開口部9bが
等方性エツチングによる開口部である。
金属配線とを電気的に接続する為に、眉間絶縁膜に開口
部を設ける。開口部形成のためのエツチングは、上層金
属配線のステップ・カバレージを良好にする目的で、通
常は等方性エツチング(テーパー形状)、異方性エツチ
ング(垂直形状)の2段エツチングにて行われる。開口
部9aが異方性エツチングによる開口部、開口部9bが
等方性エツチングによる開口部である。
第3図(a)〜(C)は従来の半導体装置の製造方法の
第2の例を説明するための工程順に示した断面図である
。
第2の例を説明するための工程順に示した断面図である
。
第3図(a)に示す構造に至るまでの製造工程は第1の
例と全く同じである。
例と全く同じである。
次に、第3図(b)に示すように、反応性イオンエツチ
ングのような異方性エツチングによって上面から均一に
エツチングする。エツチングは、図示するように、下層
金属配線3の上のSOG膜6が無くなるまで行う、する
と、第1絶縁膜4の段部の角の部分にのみSOG膜6が
残る。このようにエッチバックを行う目的は、下層金属
配線上部のSOGを取り除くこと、第1絶縁膜4の段部
に溜るSOG膜6の量を減らすことである。エッチバッ
ク後、さらにベークを行ない、第2絶縁膜7堆積する。
ングのような異方性エツチングによって上面から均一に
エツチングする。エツチングは、図示するように、下層
金属配線3の上のSOG膜6が無くなるまで行う、する
と、第1絶縁膜4の段部の角の部分にのみSOG膜6が
残る。このようにエッチバックを行う目的は、下層金属
配線上部のSOGを取り除くこと、第1絶縁膜4の段部
に溜るSOG膜6の量を減らすことである。エッチバッ
ク後、さらにベークを行ない、第2絶縁膜7堆積する。
このようにして形成した眉間絶縁膜に、第1の例と同様
に、2段エツチングによってコンタクト用開口部を設け
る。第4図(a)は第3図(b)におけるエッチバック
量が多かった時の状態、第4図(b)はエッチバック量
が少なかった時の状態を示す。
に、2段エツチングによってコンタクト用開口部を設け
る。第4図(a)は第3図(b)におけるエッチバック
量が多かった時の状態、第4図(b)はエッチバック量
が少なかった時の状態を示す。
上述した従来の第1の例においては、下層金属配線上部
の領域にSOG膜6が残る。この5OGpA6は、コン
タクト用開口部形成の際の等方性エツチングの時に、第
2絶縁膜7よりもエツチング速度が遅いことからバリヤ
ーとなり1.エツチング方向が必要以上に横方向に進行
してしまう。その結果、第2図(C)に示すように、滑
らかなテーパーではなく、階段状を呈する。この状態で
上層金属配線を形成すると、階段状の所でステップカバ
レージが悪くなり、また横方向への広がりが進行する為
、微細加工性が悪化するという問題があった。さらにS
OG膜6が直接上層金属配線と接する為、SOG膜6の
ベークが不十分な場合、開口部内のSOG膜の膨れや金
属腐蝕等が発生する可能性があった。
の領域にSOG膜6が残る。この5OGpA6は、コン
タクト用開口部形成の際の等方性エツチングの時に、第
2絶縁膜7よりもエツチング速度が遅いことからバリヤ
ーとなり1.エツチング方向が必要以上に横方向に進行
してしまう。その結果、第2図(C)に示すように、滑
らかなテーパーではなく、階段状を呈する。この状態で
上層金属配線を形成すると、階段状の所でステップカバ
レージが悪くなり、また横方向への広がりが進行する為
、微細加工性が悪化するという問題があった。さらにS
OG膜6が直接上層金属配線と接する為、SOG膜6の
ベークが不十分な場合、開口部内のSOG膜の膨れや金
属腐蝕等が発生する可能性があった。
従来の第2の例においては、上記第1の例の欠点を解決
すべく、SOG膜塗布・ベーク後に全面エッチバックを
導入し、下層金属配線上部の領域にSOG膜を残さない
様にしたものである。しかしながら、エッチバックによ
るエツチング深さのばらつきは、通常ウェーハ内で15
%程度に達する為、同一ウェーハ内でも第4図(a)、
(b)に示すようにエッチバックオーバーの場所(第4
図(a))とエッチバックアンダーの場所(第4図(b
))が存在することがあり、開口部のテーパー形状もば
らつきが生じるという問題があった。これを防ぐ為には
、エッチバック量をある程度多く設定すれば、下層金属
配線上部の領域にSOG膜は全く存在しなくなるので、
開口部のテーパー形状は安定して来る。しかしながら、
エッチバック量を多口に設定したことおよびエッチバッ
クによるエツチング深さのばらつきが大きいことから、
眉間絶縁膜厚がかなり薄くなる部分が生じ、その結果、
下層及び上層金属間の静電容量が増加し、かつそのばら
つきも大きくなるので、回路設計値からはずれてしまう
という新たな問題を生じている。
すべく、SOG膜塗布・ベーク後に全面エッチバックを
導入し、下層金属配線上部の領域にSOG膜を残さない
様にしたものである。しかしながら、エッチバックによ
るエツチング深さのばらつきは、通常ウェーハ内で15
%程度に達する為、同一ウェーハ内でも第4図(a)、
(b)に示すようにエッチバックオーバーの場所(第4
図(a))とエッチバックアンダーの場所(第4図(b
))が存在することがあり、開口部のテーパー形状もば
らつきが生じるという問題があった。これを防ぐ為には
、エッチバック量をある程度多く設定すれば、下層金属
配線上部の領域にSOG膜は全く存在しなくなるので、
開口部のテーパー形状は安定して来る。しかしながら、
エッチバック量を多口に設定したことおよびエッチバッ
クによるエツチング深さのばらつきが大きいことから、
眉間絶縁膜厚がかなり薄くなる部分が生じ、その結果、
下層及び上層金属間の静電容量が増加し、かつそのばら
つきも大きくなるので、回路設計値からはずれてしまう
という新たな問題を生じている。
本発明の半導体装置の製造方法は、半導体基板上に形成
された酸化膜の上に下層金属配線を形成する工程と、前
記下層金属配線を含む全面に第1絶縁膜を形成する工程
と、前記下層金属配線と同一パターンでかつ前記下層金
属配線の厚さの少くとも2倍の厚さを有するマスクを前
記下層金属配線と位置を合わせて前記第1絶縁膜上に形
成する工程と、シリコン化合物含有溶液を回転塗布法で
塗布した後焼成してガラス膜を形成する工程と、上面か
ら異方性エツチングを行い前記マスクの側面近傍以外の
前記ガラス膜を除去する工程と、前記マスクを除去する
工程と、全面に第2絶縁膜を被着する工程とを含んで構
成される。
された酸化膜の上に下層金属配線を形成する工程と、前
記下層金属配線を含む全面に第1絶縁膜を形成する工程
と、前記下層金属配線と同一パターンでかつ前記下層金
属配線の厚さの少くとも2倍の厚さを有するマスクを前
記下層金属配線と位置を合わせて前記第1絶縁膜上に形
成する工程と、シリコン化合物含有溶液を回転塗布法で
塗布した後焼成してガラス膜を形成する工程と、上面か
ら異方性エツチングを行い前記マスクの側面近傍以外の
前記ガラス膜を除去する工程と、前記マスクを除去する
工程と、全面に第2絶縁膜を被着する工程とを含んで構
成される。
本発明の実施例について図面を用いて説明する。
第1図(a)〜(d)は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図である。
めの工程順に示した半導体チップの断面図である。
まず、第1図(a)に示すように、シリコン基板1の表
面に酸化膜2を形成し、その上に下層金属配線3を形成
する。そして、第1絶縁膜4を全面に堆積する0次に、
ホトレジスト膜5を厚く形成する。この時、下層金属配
線3を形成するのに用いたホトマスク(レチクル)を用
いて、目合せ露光、現像を行うと下部金属配線と位置及
び寸法が一致してホトレジストJIi5が保護膜、とな
る。
面に酸化膜2を形成し、その上に下層金属配線3を形成
する。そして、第1絶縁膜4を全面に堆積する0次に、
ホトレジスト膜5を厚く形成する。この時、下層金属配
線3を形成するのに用いたホトマスク(レチクル)を用
いて、目合せ露光、現像を行うと下部金属配線と位置及
び寸法が一致してホトレジストJIi5が保護膜、とな
る。
次に、SOG膜形成用の溶液を塗布、ベークを行ない、
5OGlli4を形成する。ホトレジスト膜5は充分な
厚さを有する為、SOG膜6はホトレジスト膜5の頂上
には廻り込めずに側面にてストップする。
5OGlli4を形成する。ホトレジスト膜5は充分な
厚さを有する為、SOG膜6はホトレジスト膜5の頂上
には廻り込めずに側面にてストップする。
次に、第1図(b)に示すように、全面エッチバックを
行なうと、ホトレジスト膜5が覆っている部分の第1絶
縁膜4(下層金属配線3の上部)はエツチングされず(
但し、ホトレジスト膜自身はエッチバックにより徐々に
減る)、それ以外の部分が選択的にエツチングされる。
行なうと、ホトレジスト膜5が覆っている部分の第1絶
縁膜4(下層金属配線3の上部)はエツチングされず(
但し、ホトレジスト膜自身はエッチバックにより徐々に
減る)、それ以外の部分が選択的にエツチングされる。
次に、第1図(C)に示すように、ホトレジスト膜5を
剥離し、焼成する。次に、第2絶縁膜7を全面に堆積す
る。これによって、下層金属配線上部領域には全<SO
G膜が存在せず、かつ眉間絶縁膜厚tはほとんどばらつ
きがなく一定となる(絶縁膜成長時のウェーハ面内の成
長ばらつきは約2%であり、エッチバックのばらつき約
15%よりもはるかに少ない)。
剥離し、焼成する。次に、第2絶縁膜7を全面に堆積す
る。これによって、下層金属配線上部領域には全<SO
G膜が存在せず、かつ眉間絶縁膜厚tはほとんどばらつ
きがなく一定となる(絶縁膜成長時のウェーハ面内の成
長ばらつきは約2%であり、エッチバックのばらつき約
15%よりもはるかに少ない)。
次に、第1図(d)に示すように、コンタクト用の開口
部9を異方性エッチ法と等方性エッチ法とを用いて形成
する。層間絶縁膜厚が一定でばらつきが少ないから、良
好な開口部が形成される。
部9を異方性エッチ法と等方性エッチ法とを用いて形成
する。層間絶縁膜厚が一定でばらつきが少ないから、良
好な開口部が形成される。
尚、第1絶縁膜4を形成した後、その上に保護金属膜を
被着し、ホトレジスト膜5を除去し、保護金属膜をマス
クとしてSOG膜のエッチバックを行った後、この保護
金属膜を除去する方法を用いることができる。金属とし
てTi等が適当である。
被着し、ホトレジスト膜5を除去し、保護金属膜をマス
クとしてSOG膜のエッチバックを行った後、この保護
金属膜を除去する方法を用いることができる。金属とし
てTi等が適当である。
このようにエッチバックのマスクに保護金属膜を用いる
と、エッチバック前の5OGJl16のべ一り温度が上
げられるという利点がある。
と、エッチバック前の5OGJl16のべ一り温度が上
げられるという利点がある。
本発明は下記の効果を有する。
(1)下層金属配線上部領域に5OGfiが全く存在し
ない為、コンタクト用開口部のテーパー形状が滑らかと
なり、上部金属配線のステップカバレージが良好、かつ
安定したものとなる。
ない為、コンタクト用開口部のテーパー形状が滑らかと
なり、上部金属配線のステップカバレージが良好、かつ
安定したものとなる。
り2)層間絶縁膜厚のばらつきが少なく、かつ薄くなる
部分がない為、下層・上層金属配線間の静電容量が安定
し、設計値からずれてしまうことがない。
部分がない為、下層・上層金属配線間の静電容量が安定
し、設計値からずれてしまうことがない。
第1図(a)〜(d)は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図、第2図(a
)〜(C)及び第3図(a)〜(c)はそれぞれ従来の
半導体装置の製造方法の第1及び第2の例を説明するた
めの工程順に示した半導体チップの断面図、第4図(a
)、(b)はエツチングの過不足による開口部形状の差
を説明するための半導体チップの断面図である。 1・・・シリコン基板、2・・・酸化膜、3・・・下層
金属配線、4・・・第1絶縁膜、5・・・ホトレジスト
膜、6・・・SOG膜、7・・・第2絶縁膜、9.9a
、9b・・・開口部。
めの工程順に示した半導体チップの断面図、第2図(a
)〜(C)及び第3図(a)〜(c)はそれぞれ従来の
半導体装置の製造方法の第1及び第2の例を説明するた
めの工程順に示した半導体チップの断面図、第4図(a
)、(b)はエツチングの過不足による開口部形状の差
を説明するための半導体チップの断面図である。 1・・・シリコン基板、2・・・酸化膜、3・・・下層
金属配線、4・・・第1絶縁膜、5・・・ホトレジスト
膜、6・・・SOG膜、7・・・第2絶縁膜、9.9a
、9b・・・開口部。
Claims (1)
- 半導体基板上に形成された酸化膜の上に下層金属配線を
形成する工程と、前記下層金属配線を含む全面に第1絶
縁膜を形成する工程と、前記下層金属配線と同一パター
ンでかつ前記下層金属配線の厚さの少くとも2倍の厚さ
を有するマスクを前記下層金属配線と位置を合わせて前
記第1絶縁膜上に形成する工程と、シリコン化合物含有
溶液を回転塗布法で塗布した後焼成してガラス膜を形成
する工程と、上面から異方性エッチングを行い前記マス
クの側面近傍以外の前記ガラス膜を除去する工程と、前
記マスクを除去する工程と、全面に第2絶縁膜を被着す
る工程とを含むことを特徴とする半導体装置の製造方法
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14633289A JPH039520A (ja) | 1989-06-07 | 1989-06-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14633289A JPH039520A (ja) | 1989-06-07 | 1989-06-07 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH039520A true JPH039520A (ja) | 1991-01-17 |
Family
ID=15405293
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14633289A Pending JPH039520A (ja) | 1989-06-07 | 1989-06-07 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH039520A (ja) |
-
1989
- 1989-06-07 JP JP14633289A patent/JPH039520A/ja active Pending
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