JPH0383289A - Mos type semiconductor storage device - Google Patents
Mos type semiconductor storage deviceInfo
- Publication number
- JPH0383289A JPH0383289A JP1219426A JP21942689A JPH0383289A JP H0383289 A JPH0383289 A JP H0383289A JP 1219426 A JP1219426 A JP 1219426A JP 21942689 A JP21942689 A JP 21942689A JP H0383289 A JPH0383289 A JP H0383289A
- Authority
- JP
- Japan
- Prior art keywords
- mos transistor
- memory cell
- type semiconductor
- well
- constituting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 27
- 238000003860 storage Methods 0.000 title description 3
- 230000002093 peripheral effect Effects 0.000 claims abstract description 24
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 238000010586 diagram Methods 0.000 description 9
- 230000007423 decrease Effects 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 5
- 239000000872 buffer Substances 0.000 description 4
- 230000014759 maintenance of location Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
Description
【発明の詳細な説明】
[産業上の利用分野コ
本発明は、MOS型半導体記憶装置に関し、特に高速で
データの読み出し及び書き込みを行うMOS型半導体記
憶装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a MOS type semiconductor memory device, and particularly to a MOS type semiconductor memory device that reads and writes data at high speed.
[従来の技術]
MOS型半導体記憶装置では、そのしきい値電圧の設定
値を変化させると、次のような回路動作状態の変化があ
る。即ち、MOSトランジスタのしきい値が大きい場合
には、MOSトランジスタの駆動電流が減少し、回路の
動作速度が低下するので、データの読み出し及び書き込
みの速度が低下する。これは、飽和領域のドレイン電流
がゲート電圧としきい値電圧の差の2乗にほぼ比例する
というMOSトランジスタの特性によるものである。一
方、MOSトランジスタのしきい値が小さい場合には、
回路の動作速度は向上するものの、ゲート・ソース間電
圧がOVのときに流れるサブスレッシミルド電流が増加
する。このため、スタティックRAM (SRAM)な
らば、メモリセルのデータ保持電流が増大し、数万個以
上のメモリセルからなる半導体記憶装置全体での消費電
力が極めて太き(なってしまう。更にダイナミックRA
M (DRAM)ならば蓄積電荷がサブスレッシdルド
7JX流で放電されてデータ保持ができなくなってしま
う。いずれの場合も記憶装置として致命的な動作不良と
なる。[Prior Art] In a MOS type semiconductor memory device, when the set value of the threshold voltage is changed, the circuit operating state changes as follows. That is, when the threshold value of the MOS transistor is large, the drive current of the MOS transistor decreases, and the operating speed of the circuit decreases, resulting in a decrease in the speed of reading and writing data. This is due to the characteristic of the MOS transistor that the drain current in the saturation region is approximately proportional to the square of the difference between the gate voltage and the threshold voltage. On the other hand, if the threshold value of the MOS transistor is small,
Although the operating speed of the circuit is improved, the subthreshold current that flows when the gate-source voltage is OV increases. For this reason, in the case of static RAM (SRAM), the data retention current of the memory cells increases, and the power consumption of the entire semiconductor storage device consisting of tens of thousands of memory cells becomes extremely high.Furthermore, dynamic RA
In the case of M (DRAM), the accumulated charges are discharged in a subthreshold 7JX flow, making it impossible to hold data. In either case, a fatal malfunction will occur as a storage device.
このため、従来のMOS半導体記憶装置では、それを構
成するMOSトランジスタのしきい値を、記憶装置とし
て正常動作が確保できる値に設定している。For this reason, in conventional MOS semiconductor memory devices, the threshold values of the MOS transistors constituting the device are set to values that ensure normal operation as a memory device.
C発明が解決しようとする課題]
しかしながら、上述した従来のMOS型半導体記憶装置
では、正常な記憶動作を確保するために、MO8!−ラ
ンジスタのしきい値をある程度大きく設定しているので
、周辺回路における駆動電流も小さくなって回路の動作
速度が低下するという問題点があった。Problems to be Solved by the Invention] However, in the conventional MOS type semiconductor memory device described above, in order to ensure normal memory operation, MO8! - Since the threshold value of the transistor is set to a certain degree, there is a problem that the driving current in the peripheral circuit becomes small and the operating speed of the circuit decreases.
本発明はかかる問題点に鑑みてなされたものであって、
回路の正常動作と高速性とを共に満足することができる
MOS型半導体記憶g置装提供することを目的とする。The present invention has been made in view of such problems, and includes:
An object of the present invention is to provide a MOS type semiconductor memory device which can satisfy both normal circuit operation and high speed.
〔課題を解決するための手段]
本発明に係るMOS型半導体記憶装置は、MOSトラン
ジスタにて構成されたメモリセル及びその周辺回路を有
するMOS型半導体記憶装置において、前記メモリセル
を構成するMOSトランジスタのしきい値が、前記周辺
回路を構成するMOSトランジスタのしきい値よりも大
きく設定されていることを特徴とする。[Means for Solving the Problems] A MOS semiconductor memory device according to the present invention includes a memory cell composed of a MOS transistor and its peripheral circuit, in which a MOS transistor constituting the memory cell The threshold value of is set larger than the threshold value of the MOS transistor forming the peripheral circuit.
前記メモリセルを構成するMOSトランジスタは、例え
ば前記周辺回路を構成するMOSトランジスタよりも大
きなソース・基板間逆バイアス電圧が印加されたものと
なっている。The MOS transistor constituting the memory cell has, for example, a source-substrate reverse bias voltage applied thereto that is higher than that of the MOS transistor constituting the peripheral circuit.
また、MOSトランジスタがP型又はN型半導体ウェル
中に形成されている場合には、前記メモリセルを構成す
るMOSトランジスタは、例えば前記周辺回路を構成す
るMOSトランジスタよりも大きなソース・ウェル間逆
バイアス電圧が印加されたものでも良い。Further, when a MOS transistor is formed in a P-type or N-type semiconductor well, the MOS transistor forming the memory cell has a source-well reverse bias larger than that of the MOS transistor forming the peripheral circuit. It may also be one to which a voltage is applied.
[作用]
本発明によれば、メモリセルを構成するMOSトランジ
スタのしきい値が、周辺回路を構成するMOSトランジ
スタのしきい値よりも大きく設定されているので、メモ
リセルでの駆動電流を小さくシ、周辺回路での駆動電流
を大きくすることができる。このため、メモリセル内で
の正常なデータ保持動作を確保することができると共に
1人出力バッファ、デコーダ及びワードドライバ等の周
辺回路の動作速度が向上し、この結果、読み出し及び書
き込み動作の速度を向上させることができる。[Function] According to the present invention, since the threshold value of the MOS transistor constituting the memory cell is set larger than the threshold value of the MOS transistor constituting the peripheral circuit, the drive current in the memory cell can be reduced. Furthermore, the drive current in the peripheral circuits can be increased. Therefore, it is possible to ensure normal data retention operation within the memory cell, and the operation speed of peripheral circuits such as single output buffers, decoders, and word drivers is improved, and as a result, the speed of read and write operations is increased. can be improved.
[実施例コ
以下、添付の図面を参照しながら本発明の実施例につい
て説明する。[Embodiments] Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings.
第1図は本発明の第1の実施例に係るMOS型半導体記
憶装置の要部を示す模式図である。FIG. 1 is a schematic diagram showing the main parts of a MOS type semiconductor memory device according to a first embodiment of the present invention.
N型半導体基板1には、選択拡散工程によって第1のP
ウェル2及び第2のPウェル3が夫々独立に形成されて
いる。第1のPウェル2には、ドレイン4a1ソース4
b及びゲート4Cからなる第1のNチャネルMOSトラ
ンジスタ4が形成されている。また、第2のPウェル3
には、ドレイン5 a N ソース5b及びゲー)5c
からなる第2のNチャネルMOSトランジスタ5が形成
されている。A first P layer is applied to the N-type semiconductor substrate 1 by a selective diffusion process.
The well 2 and the second P well 3 are formed independently. The first P well 2 has a drain 4a1 and a source 4a.
A first N-channel MOS transistor 4 is formed which includes a gate 4C and a gate 4C. In addition, the second P well 3
The drain 5a, the source 5b and the gate) 5c
A second N-channel MOS transistor 5 is formed.
一方、この半導体記憶装置を構成するメモリセルは、例
えば第2図に示すように構成されている。On the other hand, the memory cells constituting this semiconductor memory device are constructed as shown in FIG. 2, for example.
即ち、電源V[)Dと接地GNDとの間には、Pチャネ
ルMOSトランジスタ7a及びNチャネルMOSトラン
ジスタ8aからなるCMOSインバータ回路と、Pチャ
ネルMOSトランジスタ7b及びNチャネルMOSトラ
ンジスタ8bからなるCMOSインバータ回路とが接続
され、これらの入力端と出力端とが相互に接続され、各
出力端に夫々トランスファゲート9a+9bが接続され
ている。That is, between the power supply V[)D and the ground GND, there is a CMOS inverter circuit consisting of a P channel MOS transistor 7a and an N channel MOS transistor 8a, and a CMOS inverter circuit consisting of a P channel MOS transistor 7b and an N channel MOS transistor 8b. These input terminals and output terminals are connected to each other, and transfer gates 9a and 9b are respectively connected to each output terminal.
第1図における第1のNチャネルMOSトランジスタ4
は、上述したメモリセルのトランジスタ8a、8b及び
トランスファゲート9a、9bに対応したもので、その
ソース4bの電位(OV)に対し、第1のPウェル2に
は、基板バイアス発生回路6からの一3Vのソース・ウ
ェル間逆バイアス電圧が印加されている。First N-channel MOS transistor 4 in FIG.
corresponds to the transistors 8a, 8b and transfer gates 9a, 9b of the memory cell described above, and the voltage from the substrate bias generation circuit 6 is applied to the first P well 2 with respect to the potential (OV) of the source 4b. A source-to-well reverse bias voltage of -3V is applied.
また、第2のNチャネルMO8トランジスタ5は、人出
力バッファ、デコーダ及びワードドライバ等の周辺回路
を構成するもので、そのソース5bの電位をOVとする
と、第2のPウェル3は、OVに設定されている。Further, the second N-channel MO8 transistor 5 constitutes peripheral circuits such as a human output buffer, a decoder, and a word driver, and when the potential of its source 5b is set to OV, the second P well 3 is set to OV. It is set.
次に、このように構成されたMO8型半導体記憶装置の
動作について説明する。Next, the operation of the MO8 type semiconductor memory device configured as described above will be explained.
第3図は、NチャネルMO8トランジスタの基板バイア
スとしてOVと一3Vを夫々印加した場合のドレイン電
圧に対するドレイン電流を、また、第4図は同じくゲー
ト電圧に対するドレイン電流を夫々示した図である。基
板バイアスがOVのときには、トランジスタのしきい値
電圧が、例えばOVから0.5Vと低いので、トランジ
スタの駆動電流が大きくなる。これに対し、基板バイア
スが一3Vのときには、トランジスタのしきい値電圧が
、例えば0.5Vから1.OVと上昇するので、トラン
ジスタの駆動電流が小さくなる。FIG. 3 is a graph showing drain current versus drain voltage when OV and -3V are applied as substrate biases of an N-channel MO8 transistor, and FIG. 4 is a graph showing drain current versus gate voltage. When the substrate bias is OV, the threshold voltage of the transistor is low, for example, 0.5V from OV, so the drive current of the transistor becomes large. On the other hand, when the substrate bias is 13V, the threshold voltage of the transistor varies from 0.5V to 1.5V, for example. Since the voltage increases to OV, the drive current of the transistor becomes smaller.
本実施例においては、周辺回路を構成する第2のNチャ
ネルMO8トランジスタ5の第2のPウェル3のバイア
ス電圧がOvになっているので、ドレイン電流が増し、
第2のNチャネルMOSトランジスタ5の動作速度が増
し、データの読み出し・書き込み速度を高速にすること
ができる。この場合、第4図に示すように、ゲート電圧
がOvでも、10−′。A程度のサブスレッシeルド電
流が流れてしまう。しかしながら、周辺回路は、メモリ
セル部に比べてトランジスタ数が格段に少ないので、サ
ブスレッシeルド電流による消費電流の増大の影響は非
常に小さい。In this embodiment, since the bias voltage of the second P well 3 of the second N-channel MO8 transistor 5 constituting the peripheral circuit is Ov, the drain current increases.
The operating speed of the second N-channel MOS transistor 5 is increased, and the data read/write speed can be increased. In this case, as shown in FIG. 4, even if the gate voltage is Ov, the voltage is 10-'. A subthreshold current of about A flows. However, since the peripheral circuit has a much smaller number of transistors than the memory cell section, the influence of an increase in current consumption due to subthreshold current is very small.
一方、メモリセルを構成する第1のNチャネルMO8ト
ランジスタ4の第1のPウェル2には、基板バイアス発
生回路6から一3vの基板バイアスが印加されているの
で、メモリセルを構成する各トランジスタのサブスレッ
シールド電流を10−”A以下にすることができる。こ
のため、メモリセルの消費電力を十分に小さくすること
ができる。この場合、トランジスタの動作速度は低下す
るが、メモリセルの動作にはなんら問題はない。On the other hand, since a substrate bias of -3V is applied from the substrate bias generation circuit 6 to the first P well 2 of the first N-channel MO8 transistor 4 constituting the memory cell, each transistor constituting the memory cell The subthreshold current of the memory cell can be reduced to 10-''A or less. Therefore, the power consumption of the memory cell can be sufficiently reduced. In this case, although the operating speed of the transistor is reduced, the operation of the memory cell is There is no problem with that.
ところで、MO8型半導体集積回路は、年々その素子寸
法が縮小され、より高集積化されている。Incidentally, MO8 type semiconductor integrated circuits are becoming more and more highly integrated as their element dimensions are reduced year by year.
そのため、ゲート酸化膜の膜厚がIon11以下のもの
も作られるようになってきた。この場合、ゲート酸化膜
の耐圧も低下するので、信頼性確保のために電源電圧を
従来の5Vから3V程度に低下させる必要がある。とこ
ろが、前述したように、MOSトランジスタの飽和領域
のドレイン電流は、ゲート電圧としきい値電圧の差の2
乗にほぼ比例する。よって、しきい値電圧を一定にする
と、電[電圧がしきい値電圧に近付いた場合、ドレイン
電流は急激に小さくなり、回路速度が極端に低下する。Therefore, gate oxide films with a thickness of less than Ion11 have come to be manufactured. In this case, the withstand voltage of the gate oxide film also decreases, so it is necessary to lower the power supply voltage from the conventional 5V to about 3V to ensure reliability. However, as mentioned above, the drain current in the saturation region of a MOS transistor is equal to twice the difference between the gate voltage and the threshold voltage.
It is approximately proportional to the power of Therefore, when the threshold voltage is kept constant, when the voltage approaches the threshold voltage, the drain current decreases rapidly, and the circuit speed decreases extremely.
この点、第1図に示したMOS型半導体集積回路によれ
ば、周辺回路にしきい値電圧の小さなトランジスタを使
用しているので、従来に比べ、より低い電源電圧まで急
激なドレイン電流の減少が起こらず、極端な回路速度の
低下を防ぐことができる。In this regard, according to the MOS type semiconductor integrated circuit shown in Fig. 1, transistors with small threshold voltages are used in the peripheral circuits, so the drain current decreases rapidly even at lower power supply voltages than in the past. This will not occur, and an extreme drop in circuit speed can be prevented.
第5図は、デー1l段当たりの遅延時間の電源電圧依存
性を示す図である。電源電圧2.5Vで比較すると、従
来技術に比べ、本発明は回路速度を約20%高速にする
ことができる。FIG. 5 is a diagram showing the power supply voltage dependence of the delay time per 11 data stages. When compared at a power supply voltage of 2.5V, the present invention can increase the circuit speed by about 20% compared to the conventional technology.
第6図は本発明の第2の実施例に係るMOS型半導体記
憶装置成を示すブロック図である。FIG. 6 is a block diagram showing the structure of a MOS type semiconductor memory device according to a second embodiment of the present invention.
この実施例ではP型半導体基板10を使用して、2重拡
散ウェルを形成することにより、N型MOSトランジス
タを形成している点が第1の実施例と異なっている。即
ち、P型半導体基板10には、選択拡散工程によってN
ウェル11が形成されると共に、このNウェル11内外
に夫々第1のPウェル12及び第2のPウェル13が夫
々独立に形成されている。第1のPウェル12には、ド
レイン14a1ソース14b及びゲート14Cからなる
第1のNチャネルMO8トランジスタ14が形成されて
いる。また、第2のPウェル13には、ドレイン15a
1ソース15b及びゲート15cからなる第2のNチャ
ネルMO8トランジスタ15が形成されている。This embodiment differs from the first embodiment in that a P-type semiconductor substrate 10 is used to form a double diffusion well to form an N-type MOS transistor. That is, N is added to the P-type semiconductor substrate 10 by a selective diffusion process.
A well 11 is formed, and a first P well 12 and a second P well 13 are independently formed inside and outside this N well 11, respectively. A first N-channel MO8 transistor 14 is formed in the first P-well 12 and includes a drain 14a, a source 14b, and a gate 14C. Further, the second P well 13 has a drain 15a.
A second N-channel MO8 transistor 15 consisting of a source 15b and a gate 15c is formed.
第1のNチャネルMO8トランジスタ14は、前述した
ようなメモリセルを構成するもので、そのソース14b
の電位(OV)に対し、第1のPウェル12には、基板
バイアス発生回路16からの一3Vのソース・ウェル間
逆バイアス電圧が印加されている。The first N-channel MO8 transistor 14 constitutes a memory cell as described above, and its source 14b
A source-to-well reverse bias voltage of 13 V from the substrate bias generation circuit 16 is applied to the first P well 12 with respect to the potential (OV).
また、第2のNチャネルMO8トランジスタ15は、入
出力バッファ、デコーダ及びワードドライバ等の周辺回
路を構成するもので、そのソース15bの電位をOVと
すると、P型半導体基板10は、OVに設定されている
。Further, the second N-channel MO8 transistor 15 constitutes peripheral circuits such as an input/output buffer, a decoder, and a word driver, and when the potential of its source 15b is set to OV, the P-type semiconductor substrate 10 is set to OV. has been done.
この回路においては、特にPウェル12の接合深さを浅
くすることによって、α粒子が入射した場合の拡散層に
収集される電荷量を構造的に小さくすることができる。In this circuit, by particularly reducing the junction depth of the P-well 12, the amount of charge collected in the diffusion layer when α particles are incident can be structurally reduced.
従って、この2重拡散ウェルを使用した本実施例によれ
ば、しきい値電圧の最適化による前述した効果の他に、
α線によるソフトエラーの防止効果も有するという利点
がある。Therefore, according to this embodiment using this double diffusion well, in addition to the above-mentioned effects due to optimization of the threshold voltage,
It also has the advantage of preventing soft errors caused by α rays.
なお、上記の各実施例では、基板バイアス又はウェルバ
イアスを最適化することにより、メモリセルのトランジ
スタと周辺回路のトランジスタのしきい値を異なる値に
設定するようにしたが、トランジスタのしきい値を変化
させるには、この他にもゲート酸化膜厚を変更したり、
基板又はウェルの濃度を変更するようにしても良い。し
かしながら、これらの方法に比べ前述した基板バイアス
又はウェルバイアスを最適化する方法は、特に製造工程
数の増加を招くことがなく、製造コス)・の上昇を招く
ことがないという利点がある。Note that in each of the above embodiments, the threshold values of the memory cell transistor and the peripheral circuit transistor are set to different values by optimizing the substrate bias or well bias. In addition to this, you can change the gate oxide film thickness,
The concentration of the substrate or well may also be changed. However, compared to these methods, the method of optimizing the substrate bias or well bias described above has the advantage that it does not particularly increase the number of manufacturing steps and does not cause an increase in manufacturing cost.
[発明の効果]
以上述べたように、本発明はメモリセルを構成するMO
Sトランジスタのしきい値が、周辺回路を構成するMO
Sトランジスタのしきい値よりも大きく設定されている
ので、メモリセルでの駆動電流が小さくなることにより
、メモリセルでの消費電力の低減と正常なデータ保持動
作の確保とが可能になると共に、周辺回路での駆動電流
が太きくなることにより、人出力バッファ、デコーダ及
びワードドライバ等の周辺回路の動作速度が向上し、読
み出し及び書き込み動作の速度を向上させることができ
る。[Effects of the Invention] As described above, the present invention provides MO
The threshold value of the S transistor is the MO that constitutes the peripheral circuit.
Since the threshold value is set larger than the threshold value of the S transistor, the drive current in the memory cell becomes smaller, which makes it possible to reduce power consumption in the memory cell and ensure normal data retention operation. By increasing the driving current in the peripheral circuits, the operating speeds of peripheral circuits such as human output buffers, decoders, and word drivers can be improved, and the speeds of read and write operations can be improved.
第1図は本発明の第1の実施例に係るMO5型半導体記
憶装置の模式図、第2図は同半導体記憶装置におけるメ
モリセルの回路図、第3図はMOSトランジスタのドレ
イン電流の特性図、第4図はMOSトランジスタのサブ
スレッショルド電流の特性図、第5図は同実施例におけ
る周辺回路の遅延時間を従来例と比較して示す特性図、
第6図は本発明の第2の実施例に係るMO5型半導体記
憶回路の模式図である。FIG. 1 is a schematic diagram of an MO5 type semiconductor memory device according to a first embodiment of the present invention, FIG. 2 is a circuit diagram of a memory cell in the same semiconductor memory device, and FIG. 3 is a characteristic diagram of drain current of a MOS transistor. , FIG. 4 is a characteristic diagram of the subthreshold current of the MOS transistor, and FIG. 5 is a characteristic diagram showing the delay time of the peripheral circuit in the same embodiment compared to the conventional example.
FIG. 6 is a schematic diagram of an MO5 type semiconductor memory circuit according to a second embodiment of the present invention.
Claims (3)
びその周辺回路を有するMOS型半導体記憶装置におい
て、前記メモリセルを構成するMOSトランジスタは、
前記周辺回路を構成するMOSトランジスタよりもその
しきい値が大きく設定されていることを特徴とするMO
S型半導体記憶装置。(1) In a MOS semiconductor memory device having a memory cell constituted by a MOS transistor and its peripheral circuit, the MOS transistor constituting the memory cell is
An MO characterized in that a threshold value thereof is set larger than that of a MOS transistor constituting the peripheral circuit.
S-type semiconductor memory device.
、前記周辺回路を構成するMOSトランジスタよりも大
きなソース・基板間逆バイアス電圧が印加されたもので
あることを特徴とする請求項1に記載のMOS型半導体
記憶装置。(2) The MOS transistor according to claim 1, wherein the MOS transistor forming the memory cell is applied with a source-substrate reverse bias voltage higher than that of the MOS transistor forming the peripheral circuit. type semiconductor memory device.
、前記周辺回路を構成するMOSトランジスタよりも大
きなソース・ウェル間逆バイアス電圧が印加されたもの
であることを特徴とする請求項1に記載のMOS型半導
体記憶装置。(3) The MOS transistor according to claim 1, wherein the MOS transistor constituting the memory cell has a source-well reverse bias voltage applied thereto that is greater than that of the MOS transistor constituting the peripheral circuit. type semiconductor memory device.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1219426A JPH0383289A (en) | 1989-08-25 | 1989-08-25 | Mos type semiconductor storage device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1219426A JPH0383289A (en) | 1989-08-25 | 1989-08-25 | Mos type semiconductor storage device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0383289A true JPH0383289A (en) | 1991-04-09 |
Family
ID=16735210
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1219426A Pending JPH0383289A (en) | 1989-08-25 | 1989-08-25 | Mos type semiconductor storage device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0383289A (en) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5592013A (en) * | 1994-10-12 | 1997-01-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of fabricating the same |
US6388936B2 (en) | 1995-06-02 | 2002-05-14 | Hitachi, Ltd. | Static memory cell having independent data holding voltage |
US6525985B2 (en) | 1995-08-31 | 2003-02-25 | Hitachi, Ltd. | Semiconductor memory device |
US6657887B2 (en) | 2001-08-09 | 2003-12-02 | Renesas Technology Corporation | Semiconductor memory device having improved noise margin, faster read rate and reduced power consumption |
US6906971B2 (en) | 1994-06-28 | 2005-06-14 | Hitachi, Ltd. | Semiconductor integrated circuit device |
-
1989
- 1989-08-25 JP JP1219426A patent/JPH0383289A/en active Pending
Cited By (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6906971B2 (en) | 1994-06-28 | 2005-06-14 | Hitachi, Ltd. | Semiconductor integrated circuit device |
US5592013A (en) * | 1994-10-12 | 1997-01-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of fabricating the same |
US7251183B2 (en) | 1995-06-02 | 2007-07-31 | Hitachi, Ltd. | Static random access memory having a memory cell operating voltage larger than an operating voltage of a peripheral circuit |
US6388936B2 (en) | 1995-06-02 | 2002-05-14 | Hitachi, Ltd. | Static memory cell having independent data holding voltage |
US6469950B2 (en) | 1995-06-02 | 2002-10-22 | Hitachi, Ltd. | Static memory cell having independent data holding voltage |
US6639828B2 (en) | 1995-06-02 | 2003-10-28 | Hitachi, Ltd. | Static memory cell having independent data holding voltage |
US8325553B2 (en) | 1995-06-02 | 2012-12-04 | Renesas Electronics Corporation | Static memory cell having independent data holding voltage |
US7978560B2 (en) | 1995-06-02 | 2011-07-12 | Renesas Electronics Corporation | Static memory cell having independent data holding voltage |
US7706205B2 (en) | 1995-06-02 | 2010-04-27 | Renesas Technology Corp. | Static memory cell having independent data holding voltage |
US6917556B2 (en) | 1995-06-02 | 2005-07-12 | Hitachi, Ltd. | Static memory cell having independent data holding voltage |
US6525985B2 (en) | 1995-08-31 | 2003-02-25 | Hitachi, Ltd. | Semiconductor memory device |
US6940739B2 (en) | 1995-08-31 | 2005-09-06 | Hitachi, Ltd. | Semiconductor memory device |
US6876573B2 (en) | 2001-08-09 | 2005-04-05 | Renesas Technology Corporation | Semiconductor memory device |
US6791895B2 (en) | 2001-08-09 | 2004-09-14 | Renesas Technology Corporation | Semiconductor memory device |
US6657887B2 (en) | 2001-08-09 | 2003-12-02 | Renesas Technology Corporation | Semiconductor memory device having improved noise margin, faster read rate and reduced power consumption |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR101232803B1 (en) | Semiconductor memory device | |
US5471421A (en) | Storage cell using low powered/low threshold CMOS pass transistors having reduced charge leakage | |
US20190027212A1 (en) | Semiconductor device | |
TW200428389A (en) | Semiconductor memory device | |
GB2162394A (en) | Mos static ram | |
KR20040047712A (en) | Semiconductor memory device and semiconductor integrated circuit | |
JP3216925B2 (en) | Semiconductor integrated circuit | |
JPH06203558A (en) | Semiconductor device | |
US5677889A (en) | Static type semiconductor device operable at a low voltage with small power consumption | |
JPH08203270A (en) | Semiconductor integrated circuit | |
JPH0383289A (en) | Mos type semiconductor storage device | |
JPH0863964A (en) | Semiconductor storage device | |
JP3554638B2 (en) | Semiconductor circuit | |
JP3047659B2 (en) | Semiconductor integrated circuit | |
JPS59213090A (en) | Driving circuit | |
JPS6027118B2 (en) | semiconductor memory device | |
JP3192106B2 (en) | Semiconductor integrated circuit | |
JPH09245482A (en) | Logic circuit and semiconductor memory | |
US6570811B1 (en) | Writing operation control circuit and semiconductor memory using the same | |
JP3436209B2 (en) | Semiconductor integrated circuit | |
JP3436210B2 (en) | Semiconductor integrated circuit | |
JP3473603B2 (en) | Semiconductor integrated circuit | |
JP3444296B2 (en) | Semiconductor integrated circuit | |
JP2838925B2 (en) | Semiconductor memory device | |
JPS6318275B2 (en) |