JPH0863964A - Semiconductor storage device - Google Patents
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- JPH0863964A JPH0863964A JP6204021A JP20402194A JPH0863964A JP H0863964 A JPH0863964 A JP H0863964A JP 6204021 A JP6204021 A JP 6204021A JP 20402194 A JP20402194 A JP 20402194A JP H0863964 A JPH0863964 A JP H0863964A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明はメモリセルのデータ保
持時間を長くした半導体記憶装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device having a memory cell having a long data retention time.
【０００２】[0002]
【従来の技術】図７は従来のDRAMのブロック図である。
図において30は行列状に配置されたメモリセル及び図示
しないダミー素子からなるメモリセルアレイであって、
１個のメモリセル31をメモリセル図示している。メモリ
セル31を構成するＮ型MOS FET32のドレインはビット線B
L 34 に接続され、ゲートはワード線WLi 35に接続さ
れ、ソースはキャパシタ33の一の電極であるキャパシタ
電極SNi 36に接続されている。このキャパシタ電極SNi
36に電荷が保持され、データとして記憶される。キャパ
シタ33の他の電極は共通電極CP 37 である。2. Description of the Related Art FIG. 7 is a block diagram of a conventional DRAM.
In the figure, 30 is a memory cell array composed of memory cells arranged in a matrix and dummy elements (not shown),
A memory cell diagram is shown for one memory cell 31. The drain of the N-type MOS FET 32 forming the memory cell 31 is the bit line B
The gate is connected to the word line WLi 35, and the source is connected to the capacitor electrode SNi 36 which is one electrode of the capacitor 33. This capacitor electrode SNi
The charge is held in 36 and stored as data. The other electrode of the capacitor 33 is the common electrode CP 37.
【０００３】ビット線BL 34 は、その一端がセンスアン
プ部40のセンスアンプ41に接続され、その他端が入出力
ゲート部42のトランジスタ43及びI/O 線44を解して差動
アンプ45へ接続され、差動アンプ45の出力側は出力端子
Ｄout 45a に接続されている。ダミー素子を接続された
反転ビット線バーBLはその一端がセンスアンプ部40のセ
ンスアンプ41に接続され、その他端が入出力ゲート部42
のトランジスタ46及びバーI/O 線47を介して差動アンプ
45へ接続されている。両トランジスタ43,46 のゲートは
相互に接続され、その接続点は列デコーダの出力Ｙi を
通す出力線48aを介して列デコーダ48に接続されてい
る。そして、ワード線WLi 35は行デコーダ49に接続され
ている。メモリセル31は電源電位及び接地電位を２値の
情報として保持する。One end of the bit line BL 34 is connected to the sense amplifier 41 of the sense amplifier unit 40, and the other end of the bit line BL 34 is connected to the differential amplifier 45 via the transistor 43 and the I / O line 44 of the input / output gate unit 42. The output side of the differential amplifier 45 is connected to the output terminal D out 45a. The inverted bit line bar BL to which the dummy element is connected has one end connected to the sense amplifier 41 of the sense amplifier unit 40 and the other end connected to the input / output gate unit 42.
Differential amplifier via transistor 46 and bar I / O line 47
Connected to 45. The gates of both transistors 43 and 46 are connected to each other, and the connection point is connected to the column decoder 48 via an output line 48a for passing the output Y i of the column decoder. The word line WLi 35 is connected to the row decoder 49. The memory cell 31 holds the power supply potential and the ground potential as binary information.
【０００４】図８は図７に示すメモリセル31の構成図で
ある。図において39a はＰ型基板であって、このＰ型基
板39a 上に形成された両Ｎ型拡散層39b,39c とワード線
WLi35とでMOS FET 32が構成され、キャパシタ電極SNi 3
6と共通電極CP 37 とでキャパシタ33が構成されてい
る。そしてビット線BL 34 はＮ型拡散層39b に接続され
キャパシタ電極SNi 36はＮ型拡散層39c に接続されてい
る。従ってキャパシタ電極SNi 36はPN接合の空乏層によ
りＰ型基板39a 及びビット線BL 34 と分離されている
故、電荷を保持することができる。FIG. 8 is a block diagram of the memory cell 31 shown in FIG. In the figure, 39a is a P-type substrate, and both N-type diffusion layers 39b, 39c and word lines formed on this P-type substrate 39a
MOS FET 32 is composed with WLi35, and capacitor electrode SNi 3
The capacitor 33 is composed of 6 and the common electrode CP 37. The bit line BL 34 is connected to the N type diffusion layer 39b and the capacitor electrode SNi 36 is connected to the N type diffusion layer 39c. Therefore, since the capacitor electrode SNi 36 is separated from the P-type substrate 39a and the bit line BL 34 by the depletion layer of the PN junction, the charge can be held.
【０００５】図９は図７に示す行デコーダ49の一部を示
す回路図である。図においてＶCCは電源電位であり、Ｖ
PPは電流電位ＶCCより高い電位の内部高電位である。電
源電位ＶCCとN6節点50との間に２個のＰ型MOS FET 51,5
2 が並列に介装され、Ｎ6 節点50と接地との間に２個の
Ｎ型MOS FET 53,54 が直列に介装され、アドレス信号Ｘ
i が両MOS FET 51,54 のゲートに与えられ、アドレス信
号Ｘj が両MOS FET 52,53 のゲートに与えられる。N6節
点50とN7節点55との間にＮ型MOS FET 58が介装され、ア
ドレス信号φX がMOS FET 58のゲートに与えられる。内
部高電位ＶPPとN7節点55との間に２個のＰ型MOS FET 5
6,57 が並列に介装され、プリチャージ信号φP がMOS F
ET 56のゲートに与えられ、MOS FET 57のゲートはワー
ド線WLi 35に接続されている。FIG. 9 is a circuit diagram showing a part of row decoder 49 shown in FIG. In the figure, V CC is the power supply potential, and V CC
PP is an internal high potential higher than the current potential V CC . Two P-type MOS FETs 51,5 between the power supply potential V CC and the N6 node 50
2 is interposed in parallel, two N-type MOS FETs 53, 54 are interposed in series between the N6 node 50 and the ground, and the address signal X
i is given to the gates of both MOS FETs 51 and 54, and the address signal Xj is given to the gates of both MOS FETs 52 and 53. An N-type MOS FET 58 is interposed between the N6 node 50 and the N7 node 55, and the address signal φ X is given to the gate of the MOS FET 58. Two P-type MOS FETs 5 between the internal high potential V PP and the N7 node 55
6,57 are connected in parallel, and the precharge signal φ P is MOS F
Given to the gate of ET 56, the gate of MOS FET 57 is connected to word line WLi 35.
【０００６】内部高電位ＶPPと接地との間にＰ型MOS FE
T 59及びＮ型MOS FET 60が直列に介装され、両MOS FET
59,60 のゲートはいずれもN7節点55に接続され、両MOS
FET59,60 の接続点はワード線WLi 35に接続されてい
る。プリチャージ信号φP , アドレス信号φX , Ｘi ,
Ｘj が与えられない場合、各信号線の電位は接地電位で
ある。A P-type MOS FE is connected between the internal high potential V PP and the ground.
T 59 and N-type MOS FET 60 are inserted in series, and both MOS FETs
The gates of 59 and 60 are both connected to N7 node 55,
The connection point of FET59,60 is connected to the word line WLi35. Precharge signal φ P , address signal φ X , X i ,
When X j is not given, the potential of each signal line is the ground potential.
【０００７】次にメモリセル31からデータを読み出す動
作について説明する。図10は図９の行デコーダ49の動作
及び図７の両ビット線BL 34,バーBL 38 の電位を示すタ
イムチャートである。図において(a) はプリチャージ信
号φP の波形を示し、(b) はアドレス信号φX の波形を
示し、(c) はアドレス信号Ｘi 及びアドレス信号Ｘj の
波形を示し、(d) はN7節点55の電位を示し、(e) はワー
ド線WLi 35の電位を示し、(f) はビット線BL 34 及び反
転ビット線バーBL 38 の電位を示す。Next, the operation of reading data from the memory cell 31 will be described. FIG. 10 is a time chart showing the operation of the row decoder 49 of FIG. 9 and the potentials of the bit lines BL 34 and BL 38 of FIG. In the figure, (a) shows the waveform of the precharge signal φ P , (b) shows the waveform of the address signal φ X , (c) shows the waveforms of the address signal X i and the address signal X j , and (d). Shows the potential of the N7 node 55, (e) shows the potential of the word line WLi 35, and (f) shows the potential of the bit line BL 34 and the inverted bit line bar BL 38.
【０００８】プリチャージ信号φP , アドレス信号
φX , Ｘi , Ｘj がいずれも与えられていない時点ｔ0
において、各信号線の電位は接地電位である故、両MOS
FET 51,52 はオン状態で、両MOS FET 53,54 はオフ状態
であり、N6節点50はＶCC電位であり、MOS FET 58はオフ
状態でMOS FET 56はオン状態であり、N7節点55の電位は
高電位ＶPPである。それ故、MOS FET 59はオフ状態でMO
S FET 60はオン状態で、ワード線WLi 35及びMOS FET 57
に接地電位が与えられ、MOS FET 57はオン状態である。
そして両ビット線BL 34,バーBL 38 の両電位はいずれも
ＶCC／２である。行を選択するためのプリチャージ信号
φP が立ち上がる時点ｔ1 においてMOS FET56はオフ状
態となる。Time t 0 when neither the precharge signal φ P nor the address signals φ X , X i and X j are given.
, The potential of each signal line is ground potential, so both MOS
FETs 51 and 52 are on, both MOS FETs 53 and 54 are off, N6 node 50 is at V CC potential, MOS FET 58 is off and MOS FET 56 is on, N7 node 55 Has a high potential V PP . Therefore, MOS FET 59 is in the OFF state and MO
S FET 60 is on, word line WLi 35 and MOS FET 57
The ground potential is applied to and the MOS FET 57 is on.
The potentials on both bit lines BL 34 and BL 38 are both V CC / 2. At the time point t 1 when the precharge signal φ P for selecting a row rises, the MOS FET 56 is turned off.
【０００９】アドレス信号φX が立ち上がる時点ｔ2 に
おいてMOS FET 58はオン状態となる。両アドレス信号Ｘ
i , Ｘj が立ち上がる時点ｔ3 において、両MOS FET 5
1,52はオフ状態、両MOS FET 53,54 はオン状態となり、
N6節点50, N7節点55は接地電位となる。それ故、MOS FE
T 59はオン状態、MOS FET 60はオフ状態となり、ワード
線WLi 35及びMOS FET 57に高電位ＶPPが与えられ、MOS
FET 57はオフ状態となる。ワード線WLi 35がＶPP電位と
なることにより、メモリセル31が選択される。At time t 2 when the address signal φ X rises, the MOS FET 58 is turned on. Both address signals X
At the time t 3 when i and X j rise, both MOS FETs 5
1,52 is off, both MOS FETs 53,54 are on,
N6 node 50 and N7 node 55 are at ground potential. Therefore, MOS FE
T 59 is turned on, MOS FET 60 is turned off, the high potential V PP is applied to the word line WLi 35 and MOS FET 57, and the MOS FET 60 is turned on.
FET 57 is turned off. When the word line WLi 35 becomes the V PP potential, the memory cell 31 is selected.
【００１０】そして、メモリセル31がデータ“Ｈ”を保
持している場合キャパシタ電極SNi36の電位はＶCCであ
り、MOS FET 32がオン状態となり、ビット線BL 34 にデ
ータ“Ｈ”が読み出される。ビット線BL 34 にキャパシ
タ電極SNi 36の電荷が十分流れ出し、ビット線BLの電位
が反転ビット線バーBL 38 の電位より高くなった段階に
おいてセンスアンプ41 (図７参照、以下同じ) を動作さ
せる。When the memory cell 31 holds the data "H", the potential of the capacitor electrode SNi36 is V CC , the MOS FET 32 is turned on, and the data "H" is read to the bit line BL 34. . The sense amplifier 41 (see FIG. 7, hereinafter the same) is operated at the stage when the electric charge of the capacitor electrode SNi 36 flows out sufficiently into the bit line BL 34 and the potential of the bit line BL becomes higher than the potential of the inverted bit line bar BL 38.
【００１１】この時点ｔ4 において、両ビット線BL 34,
バーBL 38 の電位差がセンスアンプ41で増幅され、ビッ
ト線BL 34 の電位は電源電位ＶCC, 反転ビット線バーBL
38の電位は接地電位になる。このビット線BL 34 の電
源電位ＶCCはメモリセル31に再書き込みされる。I/O 線
対44,47 に電荷を奪われてもビット線対34,38 の電位が
反転しない程度になった段階において列デコーダ48の出
力Ｙi を入出力ゲート部42へ入力し、入出力ゲート部42
のMOS FET 43 (又は46) を導通とする。ビット線BL 34
の電源電位ＶCC (又は反転ビット線バーBL 38 の接地電
位) は、I/O 線44 (又はバーI/O 線47) に伝達され、I/
O 線44の電位はバーI/O 線47の電位より高くなる。差動
増幅器45はI/O 線対44,47 の電位差を増幅して出力端子
Ｄout に“Ｈ”を出力する。同様にしてメモリセル31が
データ“Ｌ”を保持している場合、メモリセル31に接地
電位が再書き込みされ、出力端子Ｄout に“Ｌ”が出力
される。At this time t 4 , both bit lines BL 34,
The potential difference of the bar BL 38 is amplified by the sense amplifier 41, and the potential of the bit line BL 34 is the power supply potential V CC and the inverted bit line bar BL.
The potential of 38 becomes the ground potential. The power supply potential V CC of the bit line BL 34 is rewritten in the memory cell 31. The output Y i of the column decoder 48 is input to the input / output gate unit 42 at the stage where the potential of the bit line pair 34, 38 is not inverted even if the charge is deprived of by the I / O line pair 44, 47. Output gate unit 42
The MOS FET 43 (or 46) of is made conductive. Bit line BL 34
The power supply potential V CC (or the ground potential of the inverted bit line bar BL 38) of is transmitted to the I / O line 44 (or bar I / O line 47) and
The potential of the O line 44 becomes higher than that of the bar I / O line 47. Differential amplifier 45 outputs an "H" to the output terminal D out to amplify the potential difference between the I / O line pair 44 and 47. Similarly, when the memory cell 31 holds the data “L”, the ground potential is rewritten in the memory cell 31 and “L” is output to the output terminal D out .
【００１２】図９に戻り説明する。アドレス信号φX が
立ち下がる時点ｔ5 においてMOS FET 58はオフ状態とな
る。プリチャージ信号φP が立ち下がる時点ｔ6 におい
てアドレス信号Ｘi , Ｘj も立ち下がり、両MOS FET 5
3,54 はオフ状態、両MOS FET51,52 はオン状態となり、
N6節点50は電源電位ＶCCとなり、MOS FET 56はオン状態
となり、N7節点55は高電位ＶPPとなり、MOS FET 59はオ
フ状態、MOS FET 60はオン状態となり、ワード線WLi 35
及びMOS FET 57に接地電位が与えられ、MOS FET 57はオ
ン状態となりる。この後センスアンプ41は動作を停止
し、両ビット線BL34,バーBL 38 の電位はいずれもＶCC
／２となる。このようにして読み出し動作が完了する。Returning to FIG. 9, description will be made. At time t 5 when the address signal φ X falls, the MOS FET 58 is turned off. At the time point t 6 when the precharge signal φ P falls, the address signals X i and X j also fall and both MOS FETs 5
3,54 is off, both MOS FET51,52 are on,
N6 node 50 is at power supply potential V CC , MOS FET 56 is on, N7 node 55 is at high potential V PP , MOS FET 59 is off, MOS FET 60 is on, and word line WLi 35
And the ground potential is given to the MOS FET 57 and the MOS FET 57 is turned on. After this, the sense amplifier 41 stops operating and the potentials of both bit lines BL34 and BL38 are both V CC.
/ 2. In this way, the read operation is completed.
【００１３】[0013]
【発明が解決しようとする課題】メモリセル31のMOS FE
T 32は、そのゲート電圧がそのスレッショルド電圧より
高い場合、ドレイン電流の平方根がゲート電圧に比例し
て増大し、そのゲート電圧がそのスレッショルド電圧よ
り低い場合、シリコン表面の伝導型が僅かに反転してい
るために電流が流れる。このときのドレイン電流をサブ
・スレッショルド電流という。[Problems to be Solved by the Invention] MOS FE of memory cell 31
When the gate voltage is higher than the threshold voltage, T 32, the square root of the drain current increases in proportion to the gate voltage, and when the gate voltage is lower than the threshold voltage, the conductivity type of the silicon surface is slightly reversed. Current flows because of the The drain current at this time is called a sub-threshold current.
【００１４】メモリセル31のキャパシタ電極SNi 36に電
荷を保持している場合、MOS FET 33のサブ・スレッショ
ルド電流とPN接合の逆方向リーク電流により、キャパシ
タ電極SNi 36の電位はＶCCから時間の経過に従い低下す
る。それ故、通常の読み出し動作に加えてキャパシタ電
極SNi 36の電位が低下し、電位が“Ｌ”になる以前にメ
モリセル31に定期的にアクセスするリフレッシュ動作が
必要である。このリフレッシュ動作の間は通常の読み出
し動作はできない。従ってメモリセル31のMOSFET 32のP
N接合の逆方向リーク電流及びサブ・スレッショルド電
流を小さくすることが望まれている。サブ・スレッショ
ルド電流を小さくするためＰ型基板39aは通常− 1.5Ｖ
程度の負電位にバイアスされている。これがPN接合の逆
方向リーク電流を大きくする故、Ｐ型基板39a を− 0.5
Ｖ程度の負電位にバイアスした場合、トランジスタ32の
サブ・スレッショルド電流が増加し、メモリセル31のデ
ータ保持時間を長くすることができないという問題があ
った。When the charge is held in the capacitor electrode SNi 36 of the memory cell 31, the potential of the capacitor electrode SNi 36 changes with time from V CC due to the sub-threshold current of the MOS FET 33 and the reverse leakage current of the PN junction. It decreases with the passage of time. Therefore, in addition to the normal read operation, the potential of the capacitor electrode SNi 36 lowers, and the refresh operation of periodically accessing the memory cell 31 before the potential becomes “L” is required. A normal read operation cannot be performed during this refresh operation. Therefore, the P of MOSFET 32 of memory cell 31
It is desired to reduce the reverse leakage current and subthreshold current of the N-junction. The P-type substrate 39a is normally -1.5V to reduce the sub-threshold current.
Biased to a degree of negative potential. Since this increases the reverse leakage current of the PN junction, the P-type substrate 39a has a -0.5.
When biased to a negative potential of about V, the sub-threshold current of the transistor 32 increases, and the data retention time of the memory cell 31 cannot be lengthened.
【００１５】本発明はこのような事情に鑑みてなされた
ものであって、メモリセル31の非選択時においてワード
線電位を負電位となすことにより、Ｐ型基板39a の電位
を浅くしても逆方向リーク電流が増加せず、データ保持
時間が長い半導体記憶装置を提供することを目的とす
る。The present invention has been made in view of the above circumstances. Even when the potential of the P-type substrate 39a is made shallow by setting the word line potential to a negative potential when the memory cell 31 is not selected. It is an object of the present invention to provide a semiconductor memory device in which reverse leakage current does not increase and data retention time is long.
【００１６】[0016]
【課題を解決するための手段】第１発明に係る半導体記
憶装置は、アドレス値をデコードすべくＰチャネルトラ
ンジスタ及びＮチャネルトランジスタを備えたワード線
デコーダと、該ワード線デコーダのデコード結果に基づ
きワード線を駆動すべく高低２種の電位の間にＰチャネ
ルトランジスタ及びＮチャネルトランジスタを直列に接
続した駆動回路とを備え、２値の情報を記憶する半導体
記憶装置において、前記駆動回路の前記Ｎチャネルトラ
ンジスタに負電位に与えるべくなし、前記Ｎチャネルト
ランジスタのしきい値を前記ワード線デコーダのＮチャ
ネルトランジスタのしきい値より大きくなすことによ
り、前記ワード線の非選択時に前記駆動回路が前記負電
位を出力すべく構成してあることを特徴とする。According to a first aspect of the present invention, a semiconductor memory device includes a word line decoder having a P-channel transistor and an N-channel transistor for decoding an address value, and a word based on a decoding result of the word line decoder. A semiconductor memory device for storing binary information, comprising: a drive circuit in which a P-channel transistor and an N-channel transistor are connected in series between two kinds of high and low potentials to drive a line. The threshold voltage of the N-channel transistor is set to be larger than the threshold value of the N-channel transistor of the word line decoder so that the drive circuit can keep the negative potential when the word line is not selected. It is characterized in that it is configured to output.
【００１７】第２発明に係る半導体記憶装置は、アドレ
ス値をデコードすべくＰチャネルトランジスタ及びＮチ
ャネルトランジスタを備えたワード線デコーダと、該ワ
ード線デコーダのデコード結果に基づきワード線を駆動
すべく高低２種の電位の間にＰチャネルトランジスタ及
びＮチャネルトランジスタを直列に接続した駆動回路を
備え、２値の情報を記憶する半導体記憶装置において、
前記駆動回路の前記Ｎチャネルトランジスタに負電位を
与えるべくなし、前記Ｎチャネルトランジスタの基板の
電位を前記ワード線デコーダが備えるＮチャネルトラン
ジスタの基板の電位より低くなすことにより、前記ワー
ド線の非選択時に前記駆動回路が前記負電位を出力すべ
く構成してあることを特徴とする。A semiconductor memory device according to a second aspect of the present invention includes a word line decoder including a P-channel transistor and an N-channel transistor for decoding an address value, and a high and low voltage for driving a word line based on the decoding result of the word line decoder. In a semiconductor memory device that includes a drive circuit in which a P-channel transistor and an N-channel transistor are connected in series between two types of potentials and stores binary information,
Non-selection of the word line is performed by applying a negative potential to the N-channel transistor of the driving circuit and setting the potential of the substrate of the N-channel transistor lower than the potential of the substrate of the N-channel transistor included in the word line decoder. The drive circuit is sometimes configured to output the negative potential.
【００１８】第３発明に係る半導体記憶装置は、アドレ
ス値をデコードすべくＰチャネルトランジスタ及びＮチ
ャネルトランジスタを備えたワード線デコーダと、該ワ
ード線デコーダのデコード結果に基づきワード線を駆動
すべく該ワード線の選択時に高低２種の電位を呈する２
種の電位の間に第１Ｎチャネルトランジスタ及び第２Ｎ
チャネルトランジスタを直列に接続した駆動回路とを備
え、２値の情報を記憶する半導体記憶装置において、前
記駆動回路の前記第２Ｎチャネルトランジスタに負電位
を与えるべくなし、前記Ｎチャネルトランジスタのしき
い値を前記ワード線デコーダのＮチャネルトランジスタ
のしきい値より大きくなすことにより、前記ワード線の
非選択時に前記駆動回路が前記負電位を出力すべく構成
してあることを特徴とする。A semiconductor memory device according to a third aspect of the present invention includes a word line decoder having a P-channel transistor and an N-channel transistor for decoding an address value, and a word line decoder for driving a word line based on a decoding result of the word line decoder. 2 kinds of high and low potentials are presented when selecting a word line 2
A first N-channel transistor and a second N-channel between the seed potentials.
A semiconductor memory device for storing binary information, comprising a drive circuit in which channel transistors are connected in series, wherein a threshold voltage of the N-channel transistor is provided to apply a negative potential to the second N-channel transistor of the drive circuit. Is set to be larger than the threshold value of the N-channel transistor of the word line decoder so that the drive circuit outputs the negative potential when the word line is not selected.
【００１９】第４発明に係る半導体記憶装置は、アドレ
ス値をデコードすべくＰチャネルトランジスタ及びＮチ
ャネルトランジスタを備えたワード線デコーダと、該ワ
ード線デコーダのデコード結果に基づきワード線を駆動
すべく該ワード線の選択時に高低２種の電位を呈する２
種の電位の間に第１Ｎチャネルトランジスタ及び第２Ｎ
チャネルトランジスタを直列に接続した駆動回路とを備
え、２値の情報を記憶する半導体記憶装置において、前
記駆動回路の前記第２Ｎチャネルトランジスタに負電位
を与えるべくなし、前記Ｎチャネルトランジスタの基板
の電位を前記ワード線デコーダが備えるＮチャネルトラ
ンジスタの基板の電位より低くなすことにより、前記ワ
ード線の非選択時に前記駆動回路が前記負電位を出力す
べく構成してあることを特徴とする。A semiconductor memory device according to a fourth aspect of the present invention includes a word line decoder having a P channel transistor and an N channel transistor for decoding an address value, and a word line decoder for driving a word line based on a decoding result of the word line decoder. 2 kinds of high and low potentials are presented when selecting a word line 2
A first N-channel transistor and a second N-channel between the seed potentials.
In a semiconductor memory device for storing binary information, comprising a drive circuit in which channel transistors are connected in series, a negative potential is applied to the second N-channel transistor of the drive circuit, and the potential of the substrate of the N-channel transistor is set. Is set lower than the potential of the substrate of the N-channel transistor included in the word line decoder so that the drive circuit outputs the negative potential when the word line is not selected.
【００２０】第５発明に係る半導体記憶装置は、アドレ
ス値をデコードすべく第１導電型トランジスタ及び第２
導電型トランジスタを備えたワード線デコーダと、該ワ
ード線デコーダのデコード結果に基づきワード線を駆動
する駆動回路とを備え、その絶対値が第１電位の絶対値
より小さい第２電位及び第１電位を２値の情報として記
憶する半導体記憶装置において、前記駆動回路はその絶
対値が第１電位より大きい第３電位及び該第３電位の極
性と異なりその絶対値が第２電位より大きい第４電位の
間に第１導電型トランジスタ及び第２導電型トランジス
タを直列に接続すべくなした回路を備え、前記第２導電
型トランジスタのしきい値の絶対値が前記ワード線デコ
ーダの第２導電型トランジスタのしきい値の絶対値より
大きくなすことにより、前記ワード線の非選択時に前記
駆動回路が前記第４電位を出力すべく構成してあること
を特徴とする。A semiconductor memory device according to a fifth aspect of the present invention includes a first conductivity type transistor and a second conductivity type transistor for decoding an address value.
A second line potential and a first line potential each including a word line decoder including a conductivity type transistor and a drive circuit that drives a word line based on a decoding result of the word line decoder, the absolute value of which is smaller than the absolute value of the first potential. In the semiconductor memory device for storing as a binary information, the drive circuit has a third potential whose absolute value is larger than the first potential and a fourth potential whose absolute value is larger than the second potential, unlike the polarity of the third potential. A circuit for connecting the first conductivity type transistor and the second conductivity type transistor in series between the two, and the absolute value of the threshold value of the second conductivity type transistor is the second conductivity type transistor of the word line decoder. The drive circuit is configured to output the fourth potential when the word line is not selected by setting the threshold value to be larger than the absolute value of the threshold value.
【００２１】第６発明に係る半導体記憶装置は、アドレ
ス値をデコードすべく第１導電型トランジスタ及び第２
導電型トランジスタを備えたワード線デコーダと、該ワ
ード線デコーダのデコード結果に基づきワード線を駆動
する駆動回路とを備え、第１電位より小さい第２電位及
び第１電位を２値の情報として記憶する半導体記憶装置
において、前記駆動回路はその絶対値が第１電位より大
きい第３電位及び該第３電位の極性と異なりその絶対値
が第２電位より大きい第４電位の間に第１導電型トラン
ジスタ及び第２導電型トランジスタを直列に接続すべく
なした回路を備え、前記第２導電型トランジスタの基板
の電位の絶対値を前記ワード線デコーダが備えるＮチャ
ネルトランジスタの基板の電位の絶対値より大きくなす
ことにより、前記ワード線の非選択時に前記駆動回路が
前記負電位を出力すべく構成してあることを特徴とす
る。A semiconductor memory device according to a sixth aspect of the present invention includes a first conductivity type transistor and a second conductivity type transistor for decoding an address value.
A word line decoder having a conductivity type transistor and a drive circuit for driving a word line based on the decoding result of the word line decoder are provided, and the second potential and the first potential smaller than the first potential are stored as binary information. In the semiconductor memory device according to claim 1, the drive circuit has a first conductivity type between a third potential whose absolute value is larger than the first potential and a fourth potential whose absolute value is larger than the second potential, unlike the polarity of the third potential. A circuit for connecting the transistor and the second conductivity type transistor in series, wherein the absolute value of the potential of the substrate of the second conductivity type transistor is greater than the absolute value of the potential of the substrate of the N-channel transistor included in the word line decoder. The drive circuit is configured to output the negative potential when the word line is not selected by making it large.
【００２２】第７発明に係る半導体記憶装置は、アドレ
ス値をデコードすべく第１導電型トランジスタ及び第２
導電型トランジスタを備えたワード線デコーダと、該ワ
ード線デコーダのデコード結果に基づきワード線を駆動
すべく該ワード線の選択時に２種の電位の間に第１の第
２導電型トランジスタ及び第２の第２導電型トランジス
タを直列に接続した駆動回路とを備え、その絶対値が第
１電位より小さい第２電位及び第１電位を２値の情報と
して記憶する半導体記憶装置において、前記駆動回路は
その絶対値が第１電位より大きい第３電位及び該第３電
位の極性と異なりその絶対値が第２電位より大きい第４
電位の間に第１の第２導電型トランジスタ及び第２の第
２導電型トランジスタを直列に接続すべくなした回路を
備え、前記第２の第２導電型トランジスタのしきい値の
絶対値が前記ワード線デコーダの第２導電型型トランジ
スタのしきい値の絶対値より大きくなすことにより、前
記ワード線の非選択時に前記駆動回路が前記第４電位を
出力すべく構成してあることを特徴とする。A semiconductor memory device according to a seventh aspect of the present invention includes a first conductivity type transistor and a second conductivity type transistor for decoding an address value.
A word line decoder including a conductivity type transistor, a first second conductivity type transistor and a second conductivity type transistor between the two potentials when the word line is selected to drive the word line based on the decoding result of the word line decoder. And a drive circuit in which the second conductivity type transistors are connected in series, and a second electric potential whose absolute value is smaller than the first electric potential and a first electric potential are stored as binary information. A fourth potential whose absolute value is larger than the second potential and is different from the third potential whose polarity is greater than the first potential and the polarity of the third potential.
A circuit for connecting the first second conductivity type transistor and the second second conductivity type transistor in series between the potentials is provided, and the absolute value of the threshold value of the second second conductivity type transistor is The driving circuit is configured to output the fourth potential when the word line is not selected by setting the threshold value of the second conductivity type transistor of the word line decoder larger than the absolute value. And
【００２３】第８発明に係る半導体記憶装置は、アドレ
ス値をデコードすべく第１導電型トランジスタ及び第２
導電型トランジスタを備えたワード線デコーダと、該ワ
ード線デコーダのデコード結果に基づきワード線を駆動
すべく該ワード線の選択時に２種の電位の間に第１の第
２導電型トランジスタ及び第２の第２導電型トランジス
タを直列に接続した駆動回路とを備え、その絶対値が第
１電位の絶対値より小さい第２電位及び第１電位を２値
の情報として記憶する半導体記憶装置において、前記駆
動回路はその絶対値が第１電位の絶対値より大きい第３
電位及び該第３電位の極性と異なりその絶対値が第２電
位の絶対値より大きい第４電位の間に第１の第２導電型
トランジスタ及び第２の第２導電型トランジスタを直列
に接続すべくなした回路を備え、前記第２の第２導電型
トランジスタの基板の電位の絶対値を前記ワード線デコ
ーダが備える第２導電型トランジスタの基板の電位の絶
対値より大きくなすことにより、前記ワード線の非選択
時に前記駆動回路が前記負電位を出力すべく構成してあ
ることを特徴とする。A semiconductor memory device according to an eighth aspect of the present invention includes a first conductivity type transistor and a second conductivity type transistor for decoding an address value.
A word line decoder including a conductivity type transistor, a first second conductivity type transistor and a second conductivity type transistor between the two potentials when the word line is selected to drive the word line based on the decoding result of the word line decoder. And a drive circuit in which the second conductivity type transistors are connected in series, and the second electric potential whose absolute value is smaller than the absolute value of the first electric potential and the first electric potential are stored as binary information. The drive circuit has a third absolute value larger than that of the first potential.
A first second conductivity type transistor and a second second conductivity type transistor are connected in series between a potential and a fourth potential whose absolute value is larger than the polarity of the third potential and larger than the absolute value of the second potential. The word circuit is provided with the above-mentioned circuit, and the absolute value of the potential of the substrate of the second second conductivity type transistor is made larger than the absolute value of the potential of the substrate of the second conductivity type transistor included in the word line decoder. The drive circuit is configured to output the negative potential when a line is not selected.
【００２４】[0024]
【作用】第１発明において、駆動回路のＮチャネルトラ
ンジスタのしきい値はワード線デコーダのＮチャネルト
ランジスタのしきい値より大きくなし、駆動回路のＮチ
ャネルトランジスタのソースに負電位を与えている故、
ワード線の非選択時に負電位を出力する。In the first aspect of the invention, the threshold value of the N-channel transistor of the drive circuit is not larger than the threshold value of the N-channel transistor of the word line decoder, and a negative potential is applied to the source of the N-channel transistor of the drive circuit. ,
A negative potential is output when the word line is not selected.
【００２５】第２発明において、駆動回路のＮチャネル
トランジスタの基板電位はワード線デコーダのＮチャネ
ルトランジスタの基板電位より低い電位となし、駆動回
路のＮチャネルトランジスタのソースに負電位を与えて
いる故、ワード線の非選択時に負電位を出力する。In the second invention, the substrate potential of the N-channel transistor of the drive circuit is set lower than the substrate potential of the N-channel transistor of the word line decoder, and a negative potential is applied to the source of the N-channel transistor of the drive circuit. , Outputs a negative potential when the word line is not selected.
【００２６】第３発明において、駆動回路の第２Ｎチャ
ネルトランジスタのしきい値はワード線デコーダのＮチ
ャネルトランジスタのしきい値より大きくなし、駆動回
路の第２Ｎチャネルトランジスタのソースに負電位を与
えている故、ワード線の非選択時に負電位を出力する。In the third invention, the threshold value of the second N-channel transistor of the drive circuit is not larger than the threshold value of the N-channel transistor of the word line decoder, and a negative potential is applied to the source of the second N-channel transistor of the drive circuit. Therefore, a negative potential is output when the word line is not selected.
【００２７】第４発明において、駆動回路の第２Ｎチャ
ネルトランジスタの基板電位はワード線デコーダのＮチ
ャネルトランジスタの基板電位より低い電位となし、駆
動回路の第２Ｎチャネルトランジスタのソースに負電位
を与えている故、ワード線の非選択時に負電位を出力す
る。In the fourth invention, the substrate potential of the second N-channel transistor of the drive circuit is set lower than the substrate potential of the N-channel transistor of the word line decoder, and a negative potential is applied to the source of the second N-channel transistor of the drive circuit. Therefore, a negative potential is output when the word line is not selected.
【００２８】第５発明において、駆動回路の第２導電型
トランジスタのしきい値はワード線デコーダの第２導電
型トランジスタのしきい値より大きくなし、駆動回路の
第２導電型トランジスタのソースにその絶対値が第２電
位の絶対値より大きい第４電位を与えている故、ワード
線の非選択時に第４電位を出力する。In the fifth invention, the threshold value of the second conductivity type transistor of the driving circuit is not larger than the threshold value of the second conductivity type transistor of the word line decoder, and the threshold value of the second conductivity type transistor of the driving circuit is set to the same value. Since the fourth potential whose absolute value is larger than that of the second potential is applied, the fourth potential is output when the word line is not selected.
【００２９】第６発明において、駆動回路の第２導電型
トランジスタの基板電位の絶対値はワード線デコーダの
第２導電型トランジスタの基板電位の絶対値より大きい
電位となし、駆動回路の第２導電型トランジスタのソー
スに第２電位の絶対値より大きい第４電位を与えている
故、ワード線の非選択時に第４電位を出力する。In the sixth aspect of the invention, the absolute value of the substrate potential of the second conductivity type transistor of the drive circuit is larger than the absolute value of the substrate potential of the second conductivity type transistor of the word line decoder, and the second conductivity type transistor of the drive circuit is used. Since the fourth potential larger than the absolute value of the second potential is applied to the source of the type transistor, the fourth potential is output when the word line is not selected.
【００３０】第７発明において、駆動回路の第２の第２
導電型トランジスタのしきい値の絶対値はワード線デコ
ーダの第２導電型トランジスタのしきい値の絶対値より
大きくなし、駆動回路の第２の第２導電型トランジスタ
のソースに第２電位の絶対値より大きい第４電位を与え
ている故、ワード線の非選択時に第４電位を出力する。In the seventh invention, the second second drive circuit
The absolute value of the threshold value of the conductivity type transistor is not larger than the absolute value of the threshold value of the second conductivity type transistor of the word line decoder, and the absolute value of the second potential is applied to the source of the second second conductivity type transistor of the driving circuit. Since the fourth potential larger than the value is applied, the fourth potential is output when the word line is not selected.
【００３１】第８発明において、駆動回路回路の第２の
第２導電型トランジスタの基板電位の絶対値はワード線
デコーダの第２導電型トランジスタの基板電位の絶対値
より大きい電位となし、駆動回路の第２の第２導電型ト
ランジスタのソースに第２電位の絶対値より大きい第４
電位を与えている故、ワード線の非選択時に第４電位を
出力する。In the eighth aspect of the invention, the absolute value of the substrate potential of the second second conductivity type transistor of the drive circuit circuit is larger than the absolute value of the substrate potential of the second conductivity type transistor of the word line decoder. The source of the second transistor of the second conductivity type has a fourth value larger than the absolute value of the second potential.
Since the potential is applied, the fourth potential is output when the word line is not selected.
【００３２】[0032]
【実施例】以下本発明をその実施例を示す図面に基づき
具体的に説明する。図１はDRAMのメモリセルを選択する
第１実施例に係る行デコーダの一部を示す回路図であ
る。図において、ＶCCは電源電位で例えば 3.3Ｖであ
り、ＶPPはＶCCより高い電位の内部高電位であり、ＶW
は内部負電位で例えば− 0.5Ｖである。電源電位ＶCCと
N2節点10との間に２個のＰ型MOS FET １, ２が並列に介
装され、N2節点10と接地との間に２個のＮ型MOS FET
６, ７が直列に介装され、アドレス信号Ｘi が両MOS FE
T １, ７のゲートに与えられ、アドレス信号Ｘj が両MO
S FET ２, ６のゲートに与えられる。N2節点10とN1a 節
点11a との間にＮ型MOS FET8aが介装され、アドレス信
号φXaがMOS FET 8aのゲートに与えられる。内部高電位
ＶPPとN1a 節点11a との間に２個のＰ型MOS FET 3a,4a
が並列に介装され、両MOS FET 3a,4a の基板に内部高電
位ＶPPが与えられ、プリチャージ信号φP がMOS FET 3a
のゲートに与えられ、MOS FET 4aのゲートはワード線WL
a に接続されている。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be specifically described below with reference to the drawings showing the embodiments. FIG. 1 is a circuit diagram showing a part of a row decoder according to the first embodiment for selecting a DRAM memory cell. In the figure, V CC is a power supply potential of, for example, 3.3 V, V PP is an internal high potential higher than V CC , and V W is
Is an internal negative potential of, for example, -0.5V. Power supply potential V CC
Two P-type MOS FETs 1 and 2 are connected in parallel between the N2 node 10 and two N-type MOS FETs between the N2 node 10 and the ground.
6, 7 are connected in series, and the address signal X i is applied to both MOS FEs.
Address signals X j given to the gates of T 1 and 7 are both MO
It is given to the gates of S FETs 2 and 6. An N-type MOS FET 8a is interposed between the N2 node 10 and the N1a node 11a, and an address signal φ Xa is given to the gate of the MOS FET 8a. Two P-type MOS FETs 3a, 4a are provided between the internal high potential V PP and the N1a node 11a.
Are provided in parallel, the internal high potential V PP is applied to the substrates of both MOS FETs 3a and 4a, and the precharge signal φ P is applied to the MOS FET 3a.
The gate of MOS FET 4a is the word line WL.
connected to a.
【００３３】内部高電位ＶPPと内部負電位ＶW との間
に、Ｐ型MOS FET 5a及びＮ型MOS FET9aが並列に介装さ
れ、両MOS FET 5a,9a のゲートはいずれもN1a 節点11a
に接続され、両MOS FET 5a,9a の接続点はWLa ワード線
12a を介して図示しないメモリセルに接続されている。
N2節点10とN1b 節点11b との間にＮ型MOS FET 8bが介装
され、アドレス信号φXbがMOS FET 8bのゲートに与えら
れる。内部高電位ＶPPとN1b 節点11b との間に２個のＰ
型MOS FET 3b,4b が並列に介装され、両MOS FET3b,4b
の基板に内部高電位ＶPPが与えられる。プリチャージ信
号φP がMOS FET3bのゲートに与えられ、MOS FET 4bの
ゲートはWLb ワード線12b に接続されている。A P-type MOS FET 5a and an N-type MOS FET 9a are interposed in parallel between the internal high potential V PP and the internal negative potential V W, and the gates of both the MOS FETs 5a and 9a are N1a node 11a.
The connection point of both MOS FETs 5a and 9a is the WLa word line.
It is connected to a memory cell (not shown) via 12a.
An N-type MOS FET 8b is interposed between the N2 node 10 and the N1b node 11b, and an address signal φ Xb is given to the gate of the MOS FET 8b. Two P's are placed between the internal high potential V PP and the N1b node 11b.
Type MOS FETs 3b, 4b are inserted in parallel, and both MOS FETs 3b, 4b
An internal high potential V PP is applied to the substrate. The precharge signal φ P is given to the gate of the MOS FET 3b, and the gate of the MOS FET 4b is connected to the WLb word line 12b.
【００３４】内部高電位ＶPPと内部負電位ＶW との間に
Ｐ型MOS FET 5b及びＮチャネルトランジスタ9bが直列に
介装され、両MOS FET 5b,9b のゲートはいずれもN1b 節
点11b に接続され、両MOS FET 5b,9b の接続点はWLb ワ
ード線12b を介して、WLa ワード線12a が選択するメモ
リセルに隣接した図示しないメモリセルに接続されてい
る。A P-type MOS FET 5b and an N-channel transistor 9b are interposed in series between the internal high potential V PP and the internal negative potential V W, and the gates of both the MOS FETs 5b and 9b are at the N1b node 11b. The connection points of the two MOS FETs 5b and 9b are connected to the memory cell (not shown) adjacent to the memory cell selected by the WLa word line 12a via the WLb word line 12b.
【００３５】WLa ワード線12a を選択する場合、プリチ
ャージ信号φP , アドレス信号φXa, Ｘi , Ｘj が与え
られ、WLb ワード線を選択する場合プリチャージ信号φ
P ,アドレス信号φXb, Ｘi , Ｘj が与えられる。各信
号が与えられない場合各信号線の電位は接地電位であ
る。そしてＮ型MOS FET ６, ７, 8a, 8bのしきい値は例
えば 0.8Ｖであり、Ｎ型MOS FET 9a,9b のしきい値は例
えば 1.3Ｖである。When the WLa word line 12a is selected, the precharge signal φ P and the address signals φ Xa , X i , and X j are given, and when the WLb word line is selected, the precharge signal φ.
P , address signals φ Xb , X i , X j are given. When each signal is not given, the potential of each signal line is the ground potential. The thresholds of the N-type MOS FETs 6, 7, 8a and 8b are 0.8V, for example, and the thresholds of the N-type MOS FETs 9a and 9b are 1.3V, for example.
【００３６】次に動作について説明する。図２は図１の
行デコーダの動作を示すタイムチャートである。図にお
いて(a)はプリチャージ信号φP の波形を示し、(b) は
アドレス信号φXaの波形を示し、(c) はアドレス信号φ
Xbの波形を示し、(d) はアドレス信号Ｘi の波形を示
し、(e) はアドレス信号Ｘj の波形を示し、(f) はN1a
節点11a の電位を示し、(g)はN1b 節点11b の電位を示
し、(h) はWLa ワード線12a の電位を示し、(j) はWLb
ワード線12b の電位を示す。Next, the operation will be described. FIG. 2 is a time chart showing the operation of the row decoder of FIG. In the figure, (a) shows the waveform of the precharge signal φ P , (b) shows the waveform of the address signal φ Xa , and (c) shows the address signal φ P.
Indicates Xb waveform, (d) shows a waveform of the address signal X i, (e) shows a waveform of the address signal X j, (f) is N1a
The potential of node 11a is shown, (g) shows the potential of N1b node 11b, (h) shows the potential of WLa word line 12a, and (j) shows WLb.
Indicates the potential of the word line 12b.
【００３７】メモリセルの非選択時、即ちプリチャージ
信号φP , アドレス信号φXa, φXb, Ｘi , Ｘj がいず
れも与えられていない時点ｔ10において各信号線の電位
は接地電位であり、両MOS FET １, ２はオン状態で、両
MOS FET ６, ７はオフ状態であり、N2節点10はＶCC電位
であり、両MOS FET 8a,8b はオフ状態で、MOS FET 3a,3
b はオン状態であり、N1a 節点11a,N1b 節点11b の電位
は高電位ＶPPである。それ故、両MOS FET 5a,5b はオフ
状態で、両MOS FET 9a,9b はオン状態で、両ワード線WL
a,WLb 及び両MOS FET 4a,4b に負電位ＶW が与えられ、
MOS FET 4aはオン状態である。従ってメモリセルの非選
択時にワード線WLa は負電位ＶW を出力している。[0037] During the non-selected memory cell, i.e. the precharge signal phi P, the address signal φ Xa, φ Xb, X i , the potential of the signal lines at the time t 10 where X j is not given any at ground potential Yes, both MOS FETs 1 and 2 are on,
MOS FETs 6 and 7 are off, N2 node 10 is at V CC potential, both MOS FETs 8a and 8b are off, and MOS FETs 3a and 3
b is in the ON state, and the potentials of the N1a node 11a and N1b node 11b are the high potential V PP . Therefore, both MOS FETs 5a and 5b are off, both MOS FETs 9a and 9b are on, and both word lines WL are
A negative potential V W is applied to a, WLb and both MOS FETs 4a, 4b,
MOS FET 4a is on. Thus the word line WLa at the time of non-selection of the memory cell is outputting a negative potential V W.
【００３８】メモリアクセスのためプリチャージ信号φ
P が立ち上がり接地電位０から高電位ＶPPになる時点ｔ
11において、MOS FET 3aはオフ状態となる。アドレス信
号φ Xaが立ち上がり接地電位から電源電位ＶCCになる時
点ｔ12において、MOS FET 8aはオン状態となる。両アド
レス信号Ｘi , Ｘj が立ち上がり接地電位から電源電位
ＶCCになる時点ｔ13において、両MOS FET １, ２はオフ
状態、両MOS FET ６,７はオン状態となり、N2節点10, N
1a 節点11a は接地電位となる。それ故MOS FET 5aはオ
ン状態, MOS FET 9aはオフ状態となり、ワード線WLa 及
びMOS FET 4aに高電位ＶPPが与えられ、MOS FET 4aはオ
フ状態となる。この場合、MOS FET 9aのゲート電位は接
地電位の０Ｖであり、ソース電位が− 0.5Ｖである故、
MOS FET9aはそのゲート・ソース電圧が 0.5Ｖであり、
そのしきい値が 1.3Ｖである故、そのゲート電位はしき
い値より 0.8Ｖ低く、そのドレイン電流は非常に小さ
く、無駄な電流消費がない。そしてワード線WLa がＶPP
電位となることによりメモリセルが選択される。Precharge signal φ for memory access
PRises from ground potential 0 to high potential VPPTime point t
11At, the MOS FET 3a is turned off. Address
No. φ XaRises from the ground potential to the power supply potential VCCWhen
Point t12At, the MOS FET 8a is turned on. Both ads
Reply signal Xi, XjRises from ground potential to power supply potential
VCCTime point t13Both MOS FETs 1 and 2 are off
State, both MOS FETs 6, 7 are turned on, and N2 node 10, N
1a Node 11a is at ground potential. Therefore MOS FET 5a is
ON, MOS FET 9a is turned off, and word line WLa and
And MOS FET 4a have high potential VPPIs given, the MOS FET 4a is turned off.
It becomes a dead state. In this case, the gate potential of MOS FET 9a is
Since the ground potential is 0V and the source potential is -0.5V,
The gate-source voltage of MOS FET9a is 0.5V,
Since its threshold is 1.3 V, its gate potential is
0.8V lower than the standard value, and its drain current is very small
And there is no wasted current consumption. And the word line WLa is VPP
A memory cell is selected when the potential is reached.
【００３９】メモリアクセスが終わりアドレス信号φXa
が立ち下がる時点ｔ14において、MOS FET 8aはオフ状態
になる。プリチャージ信号φP が立ち下がる時点ｔ15に
おいて、両アドレス信号Ｘi , Ｘj も立ち下がり、両MO
S FET ６, ７はオフ状態、両MOS FET １, ２はオン状態
となり、N2節点10は電源電位ＶCCとなり、MOS FET 3aは
オン状態となり、N1a 節点11a は高電位ＶPPとなり、MO
S FET 5aはオフ状態、MOS FET 9aはオン状態となり、WL
a ワード線12a 及びMOS FET 4aに負電位ＶW が与えら
れ、MOS FET 4aはオン状態となる。このようにしてWLa
ワード線12a は、その線上にあって電荷をMOS FET 9aを
介して放電させ、再び負電位を出力する。即ちMOS FET
9aは放電トランジスタとして動作する。Memory access is completed and address signal φ Xa
At time t 14 which falls, MOS FET 8a is turned off. At time t 15 when the precharge signal φ P falls, both address signals X i and X j also fall and both MOs
S FETs 6 and 7 are in the OFF state, both MOS FETs 1 and 2 are in the ON state, N2 node 10 is the power supply potential V CC , MOS FET 3a is the ON state, N1a node 11a is the high potential V PP , and MO
S FET 5a is off, MOS FET 9a is on, and WL
The negative potential V W is applied to the word line 12a and the MOS FET 4a, and the MOS FET 4a is turned on. In this way WLa
The word line 12a discharges electric charges on the line through the MOS FET 9a and outputs a negative potential again. That is, MOS FET
9a operates as a discharge transistor.
【００４０】次のメモリアクセスのため、同様にして時
点ｔ16においてプリチャージ信号φ P が立ち上がり時点
ｔ17においてアドレス信号φXbが立ち上がり、時点ｔ18
において両アドレス信号Ｘi ，Ｘj が立ち上がり、N1b
節点11b の電位が立ち下がり、ワード線WLb の電位が立
ち上がり、ＶPP電位となり、WLa ワード線12a が選択し
たメモリセルに隣接したメモリセルがアクセスされる。
時点ｔ19においてアドレス信号φXbが立ち下がり、時点
ｔ20においてプリチャージ信号φP 及び両アドレス信号
Ｘi , Ｘj も立ち下がり、N1b 節点11b の電位が立ち上
がり、WLb ワード線12b の電位が立ち下がり、WLb ワー
ド線12b は、その線上にあった電荷をMOS FET 9aを介し
て放電させ、再び負電位を出力する。即ちMOS FET 9bは
放電トランジスタとして動作する。In the same manner, for the next memory access,
Point t16Precharge signal φ PAt the time of rising
t17At address signal φXbRises at time t18
Both address signals Xi, XjRises, N1b
The potential of node 11b falls and the potential of word line WLb rises.
Climb up, VPPPotential and the WLa word line 12a is selected.
The memory cell adjacent to the memory cell is accessed.
Time t19At address signal φXbAt the time of falling
t20Precharge signal φPAnd both address signals
Xi, XjAlso falls, and the potential of N1b node 11b rises.
Then, the potential of the WLb word line 12b falls and the WLb word line 12b
The line 12b transfers the charge on that line through the MOS FET 9a.
To discharge and output a negative potential again. That is, MOS FET 9b
Operates as a discharge transistor.
【００４１】こうして行デコーダはメモリの非選択時に
ワード線WLa,WLb に負電位−0.5 Ｖを出力する。メモリ
セルのデータ保持時間を長くするため、PN接合の逆方向
リーク電流を小さくすべく、基板39a （図８参照）の負
のバイアス電位を浅くし−0.5 Ｖ程度にした場合MOS FE
T 32のしきい値が低下するが、その差は0.5 Ｖより小さ
く、しきい値の低下以上にワード線電位が負になる故、
サブ・スレッショルド電流も減少する。 従って、DRAM
のデータ保持時間が長くなる。また、この行デコーダの
４個のMOS FET 1,2,6,7 からなる回路部分は、２本のワ
ード線を選択する故、１本のワード線を選択する場合よ
りも素子数が少なくレイアウト面積が小さい。Thus, the row decoder outputs a negative potential of -0.5 V to the word lines WLa and WLb when the memory is not selected. In order to reduce the reverse leakage current of the PN junction in order to increase the data retention time of the memory cell, when the negative bias potential of the substrate 39a (see FIG. 8) is shallowed to about -0.5 V, the MOS FE
Although the threshold value of T 32 decreases, the difference is smaller than 0.5 V, and the word line potential becomes negative more than the decrease of the threshold value.
Sub-threshold current is also reduced. Therefore, DRAM
Data retention time becomes longer. In addition, since the circuit portion consisting of four MOS FETs 1,2,6,7 of this row decoder selects two word lines, the number of elements is smaller than that in the case of selecting one word line, and the layout is reduced. The area is small.
【００４２】このように、両MOS FET 9a，9bのしきい値
をMOS FET 6,7,8a,8b のしきい値より高くすることは、
従来の製造工程にイオン注入工程やトリプルウエル工程
を追加することにより実現できる。図３はイオン注入工
程を示すための基板の断面図である。図において、(a),
(b),(c) の順にイオン注入工程が進行する。図３(a) の
工程において、Ｐ型基板61上に、酸化膜分離領域62で分
離された活性領域63,64,65がある。活性領域とは、後の
工程で基板にバイアス電位を与えるコンタクト部又はMO
SFET となる部分を意味する。In this way, it is necessary to make the thresholds of both MOS FETs 9a and 9b higher than the thresholds of MOS FETs 6,7,8a and 8b.
It can be realized by adding an ion implantation process or a triple well process to the conventional manufacturing process. FIG. 3 is a sectional view of the substrate for showing the ion implantation process. In the figure, (a),
The ion implantation process proceeds in the order of (b) and (c). In the step of FIG. 3A, active regions 63, 64, 65 separated by an oxide film separation region 62 are formed on a P-type substrate 61. The active region is a contact portion or MO that gives a bias potential to the substrate in a later process.
It means the part that becomes the SFET.
【００４３】即ち、活性領域63は基板電位印加端子を、
活性領域64は例えばMOS FET 8a等の通常のMOS FET のし
きい値を有するMOS FET を、活性領域65は通常のMOS FE
T のしきい値より高いしきい値を有するMOS FET 8a又は
MOS FET 8bを、夫々形成する。そして遮蔽材料66で活性
領域63を覆い、活性領域64，65にホウ素などのＰ型不純
イオンを注入してMOS FET のしきい値を0.8 Ｖ程度に設
定する。次に図３(b) の工程において遮蔽材料66で両活
性領域63，64を覆い、活性領域65にホウ素などのＰ型不
純イオンを追加注入してトランジスタのしきい値を上昇
させ、そのしきい値を1.3 Ｖ程度に設定する。That is, the active region 63 has a substrate potential applying terminal,
The active region 64 is a MOS FET having the threshold value of a normal MOS FET such as the MOS FET 8a, and the active region 65 is a normal MOS FE.
MOS FET 8a with a threshold higher than the threshold of T or
MOS FET 8b is formed respectively. Then, the active region 63 is covered with a shielding material 66, P-type impurity ions such as boron are implanted into the active regions 64 and 65, and the threshold value of the MOS FET is set to about 0.8V. Next, in the step of FIG. 3B, the active material 63 and 64 are covered with a shielding material 66, and P-type impurity ions such as boron are additionally implanted into the active area 65 to raise the threshold value of the transistor. Set the threshold value to about 1.3V.
【００４４】更に、図３(c) の工程において、遮蔽材料
66を除去し、活性領域55にＰ型拡散層67を形成し、活性
領域64にゲート68とＮ型拡散層69，70を形成し、活性領
域65にゲート71とＮ型拡散層72，73を形成する。そして
ワード線の負電位ＶW と同じであるか又はより負である
−0.5 Ｖ程度の基板電位Ｖsub １をＰ型拡散層67へ与え
る。このようにして通常のしきい値のトランジスタ8aと
高いしきい値のトランジスタ9aが形成される。Further, in the step of FIG. 3C, the shielding material
66 is removed, a P-type diffusion layer 67 is formed in the active region 55, a gate 68 and N-type diffusion layers 69 and 70 are formed in the active region 64, and a gate 71 and N-type diffusion layers 72 and 73 are formed in the active region 65. To form. Then, the substrate potential V sub 1 of about −0.5 V, which is the same as the negative potential V W of the word line or more negative, is applied to the P-type diffusion layer 67. In this way, the normal threshold transistor 8a and the high threshold transistor 9a are formed.
【００４５】図４は、トリプルウエル工程を示すための
基板の断面図である。図において74はトリプルＮウエル
であり、75はＰウエルである。Ｐ型基板61上に、酸化膜
分離領域62で分離されたMOS FET 8a（ゲート68とＮ形拡
散層69，70によりなる）及び基板電位Ｖsub １（−0.5
Ｖ）を与えられたＰ形拡散層67が形成され、トリプルＮ
ウエル74上に、酸化膜分離領域62で分離され、電源電位
ＶCCを与えられたＮ型拡散層76が形成され、Ｐウエル75
上に酸化膜分離領域62で分離されたMOS FET 9a（ゲート
71とＮ型拡散層72，73よりなる）及び基板電位Ｖsub ２
（−２Ｖ）を与えられたＰ型拡散層77が形成される。FIG. 4 is a sectional view of the substrate showing the triple well process. In the figure, 74 is a triple N well and 75 is a P well. On the P-type substrate 61, the MOS FET 8a (consisting of the gate 68 and the N-type diffusion layers 69 and 70) isolated by the oxide film isolation region 62 and the substrate potential V sub 1 (-0.5).
V) is applied to form a P-type diffusion layer 67, and a triple N
An N-type diffusion layer 76 isolated by the oxide film isolation region 62 and supplied with the power supply potential V CC is formed on the well 74, and the P well 75 is formed.
MOS FET 9a (gate
71 and N-type diffusion layers 72 and 73) and the substrate potential V sub 2
The P type diffusion layer 77 to which (-2V) is applied is formed.
【００４６】従ってMOS FET 9aの基板電位はMOS FET 8a
の基板電位よりも1.5 Ｖ程負電位になっている故、基板
効果によりMOS FET 9aのしきい値はMOS FET 8aのしきい
値より0.5 Ｖ程高い。そしてＮ型拡散層76に電源電位Ｖ
CCが与えられている故、両MOS FET 8a，9aはトリプルＮ
ウエル74により分離されている。図５はDRAMのメモリセ
ルを選択する第２実施例に係る行デコーダの一部を示す
回路図である。図においてＶPPは電源電位（例えば3.3
Ｖ）より高い内部高電位であり、ＶWは内部負電位であ
って、例えば−0.5 Ｖである。Therefore, the substrate potential of MOS FET 9a is MOS FET 8a.
The threshold voltage of the MOS FET 9a is higher than the threshold voltage of the MOS FET 8a by about 0.5 V due to the substrate effect because the negative potential is about 1.5 V higher than the substrate potential of the above. The power source potential V is applied to the N-type diffusion layer 76.
Since CC is given, both MOS FETs 8a and 9a are triple N
Separated by well 74. FIG. 5 is a circuit diagram showing a part of a row decoder according to the second embodiment for selecting a DRAM memory cell. In the figure, V PP is a power supply potential (for example, 3.3
V) is an internal high potential higher than V), V W is an internal negative potential, and is -0.5 V, for example.
【００４７】両アドレス信号Ｘi ，Ｘj がNANDゲート27
を介して３個のＮ型MOS FET 21，25a ，25b へ入力さ
れ、また更にインバータ26を介してＮ型MOS FET 22へ入
力される。このインバータ27の出力端はＮ3 節点16とな
っている。高電位ＶPPと接地との間にＰ型MOS FET 19及
びＮ型MOS FET 22が直列に接続され、その接続点はＰ型
MOS FET 20のゲートに接続され、高電位ＶPPと負電位Ｖ
Wとの間にＰ型MOS FET 20及びＮ型MOS FET 21が直列に
接続され、その接続点はN4節点17となり、Ｐ型MOS FET
19のゲートに接続されている。Both address signals X i and X j are NAND gate 27.
Is input to the three N-type MOS FETs 21, 25a and 25b via the inverter, and further input to the N-type MOS FET 22 via the inverter 26. The output terminal of the inverter 27 is the N 3 node 16. A P-type MOS FET 19 and an N-type MOS FET 22 are connected in series between the high potential V PP and the ground, and the connection point is the P-type.
Connected to the gate of MOS FET 20, high potential V PP and negative potential V
A P-type MOS FET 20 and an N-type MOS FET 21 are connected in series with the W, and the connection point becomes the N4 node 17 and the P-type MOS FET
Connected to 19 gates.
【００４８】Ｎ型MOS FET 24a のゲートはＮ5a節点18a
となり、N4,N5aの両節点17，18a の間にＮ型MOS FET 23
a が介装されている。Ｎ型MOS FET 24b のゲートはN5b
節点18b となり、N4,N5bの両接点17，18b の間にＮ型MO
S FET ２３ｂが介装されている。そして高電位ＶPPが両
MOS FET 23a,23b に与えられている。アドレス信号Ｒxa
を与えられる端子15a と負電位ＶW との間に両Ｎ型MOS
FET24a,25a が直列に接続され、その接続点はワード線W
La 14a を介して図示しないアドレス信号Ｒxbを与えら
れる端子15b と負電位ＶW との間に両Ｎ型MOS FET 24b,
25ｂが直列に接続され、その接続点はワード線WLb 14b
を介して、ワード線WLa 14a が選択するメモリセルに隣
接した図示しないメモリセルに接続されている。The gate of the N-type MOS FET 24a is N5a node 18a.
Therefore, N-type MOS FET 23 is connected between both nodes 17 and 18a of N4 and N5a.
a is installed. The gate of N-type MOS FET 24b is N5b
It becomes a node 18b, and an N-type MO is placed between both contacts 17 and 18b of N4 and N5b.
S FET 23b is interposed. And high potential V PP
It is given to MOS FETs 23a and 23b. Address signal R xa
Both N-type MOS between the terminals 15a provided with a negative potential V W the
FET24a and 25a are connected in series, and the connection point is word line W
Both N-type MOS FETs 24b, between a terminal 15b to which an address signal R xb ( not shown) is applied via La 14a and a negative potential V W.
25b are connected in series, and the connection point is word line WLb 14b
The word line WLa 14a is connected to a memory cell (not shown) adjacent to the selected memory cell via.
【００４９】MOS FET 24a （又は24b ）のゲートソース
間の容量により端子15a （又は15b）の電位はｋ（１＞
ｋ）倍されてゲート側へ伝達される、このＫをカップリ
ング係数という。 WLa ワード線14a を選択する場合、
アドレス信号Ｘi ，Ｘj ，Ｒ xaが与えられ、WLb ワード
線14b を選択する場合、アドレス信号Ｘi ，Ｘj ，Ｒ xb
が与えられ、各信号が与えられない場合、各信号の電位
は接地電位である。そしてＮ型MOS FET 22,23a,23b,24
a,24bのしきい値は、例えば0.8 Ｖである。Ｎ型MOS FET
21,25a,25bのしきい値は、例えば1.3 Ｖであり、Ｎ型M
OS FET 22,23a,23b,24a,24bのしきい値より高い。ま
た、両Ｎ型MOS FET 23a,23b のしきい値をＶthとして表
す。Gate source of MOS FET 24a (or 24b)
The potential of terminal 15a (or 15b) is k (1>
k) This K is multiplied and transmitted to the gate side.
This is called the coefficient. When selecting WLa word line 14a,
Address signal Xi, Xj, R xaGiven, the WLb word
If line 14b is selected, address signal Xi, Xj, R xb
Is given and each signal is not given, the potential of each signal
Is the ground potential. And N-type MOS FET 22,23a, 23b, 24
The threshold values of a and 24b are, for example, 0.8V. N type MOS FET
The threshold of 21,25a and 25b is 1.3 V, for example, and N-type M
It is higher than the threshold of OS FET 22,23a, 23b, 24a, 24b. Well
Also, the threshold of both N-type MOS FETs 23a, 23b is set to VthAs a table
You
【００５０】次に動作について説明する。図６は、図５
のデコーダの動作を示すタイムチャートである。図にお
いて、(a) はアドレス信号Ｘi の波形を示し、(b) はア
ドレス信号Ｘj の波形を示し、(C) はN3節点16の電位を
示し、(d) はN5a （又はN5b ）節点18a （又は18b ）の
電位を示し、(e) はアドレス信号Ｒxaの波形を示し、
(f) はアドレス信号Ｒxbの波形を示し、(g) はWLa ワー
ド線14a の電位を示し、(h) はWLb ワード線14b の電位
を示す。Next, the operation will be described. 6 is shown in FIG.
3 is a time chart showing the operation of the decoder of FIG. In the figure, (a) shows the waveform of the address signal X i , (b) shows the waveform of the address signal X j , (C) shows the potential of the N3 node 16, and (d) shows N5a (or N5b). The potential of the node 18a (or 18b) is shown, (e) shows the waveform of the address signal R xa ,
(f) shows the waveform of the address signal R xb , (g) shows the potential of the WLa word line 14a, and (h) shows the potential of the WLb word line 14b.
【００５１】メモリセルの非選択時即ち、アドレス信号
Ｘi ，Ｘj ，Ｒxa，Ｒxbがいずれも与えられていない時
点ｔ21においてN3節点16の電位は電源電位ＶCCであり、
３個のMOS FET 21,25a,25bはオン状態で、N4節点17及び
WLa,WLb の両ワード線14a ，14b の電位は負電位ＶW で
あり、MOS FET 19はオン状態でインバータ26を介して接
地電位を与えられているMOS FET 22はオフ状態で、MOS
FET 20はオフ状態である。そして両MOS FET 23a,23b は
オン状態であり、N5a,N5b の両節点18a,18b の電位はい
ずれも負電位ＶW であり、両MOS FET 24a,24b はオフ状
態である。At the time of non-selection of the memory cell, that is, at the time t 21 when no address signals X i , X j , R xa and R xb are given, the potential of the N3 node 16 is the power supply potential V CC ,
The three MOS FETs 21,25a, 25b are in the ON state and the N4 node 17 and
The potentials of the word lines 14a and 14b of WLa and WLb are negative potentials V W , the MOS FET 19 is on and the ground potential is given through the inverter 26, the MOS FET 22 is off, and the MOS FET 22 is off.
FET 20 is off. Both MOS FETs 23a and 23b are in the ON state, the potentials of both nodes 18a and 18b of N5a and N5b are both the negative potential V W , and the MOS FETs 24a and 24b are in the OFF state.
【００５２】メモリアクセスのため両アドレス信号
Ｘi ，Ｘj が立ち上がり接地電位０から電源電位ＶCCに
なる時点ｔ22において、N3節点16の電位が立ち上がり、
３個のMOS FET 21,25a,25bはオフ状態となり、インバー
タ26を介して電源電位ＶCCを与えられるMOS FET 22はオ
ン状態となり、MOS FET 20はオン状態となり、N4節点17
の電位は高電位ＶPPとなり、MOS FET 19はオフ状態とな
り、N5a,N5b の両節点18a，18b の電位は、いずれもN4
節点の電位ＶPPより両MOS FET 23a,23b のしきい値Ｖth
だけ低い（ＶPP−Ｖth）となり、両MOS FET 24a,24b は
オン状態となり、両ワード線14a,14b の電位は接地電位
となる。At the time t 22 when both address signals X i and X j rise due to the memory access and the ground potential 0 changes to the power supply potential V CC , the potential of the N3 node 16 rises,
The three MOS FETs 21, 25a, 25b are turned off, the MOS FET 22 to which the power supply potential V CC is applied via the inverter 26 is turned on, the MOS FET 20 is turned on, and the N4 node 17
Becomes a high potential V PP , the MOS FET 19 is turned off, and the potentials at both nodes 18a and 18b of N5a and N5b are N4.
From the node potential V PP , the threshold V th of both MOS FETs 23a, 23b
Becomes low (V PP -V th ), both MOS FETs 24a, 24b are turned on, and the potentials of both word lines 14a, 14b become the ground potential.
【００５３】アドレス信号Ｒxaが立ち上がり接地電位か
ら高電位ＶPPとなる時点ｔ23において、カップリング係
数ｋに基づきN5a 節点18a の電位はｋＶPPだけ上昇し
｛（１＋ｋ）ＶPP−Ｖth｝となり、WLa ワード線14a は
高電位ＶPPを出力し、メモリセルが選択される。メモリ
アクセスが終わり、アドレス信号Ｒxaが立ち上がる時点
ｔ24において、WLa ワード線14a の電位は接地電位とな
り、N5a 節点18a の電位は（ＶPP−Ｖth）となる。At time t 23 when the address signal R xa rises from the ground potential to the high potential V PP , the potential of the N5a node 18a increases by kV PP based on the coupling coefficient k {(1 + k) V PP −V th }. Then, the WLa word line 14a outputs the high potential V PP , and the memory cell is selected. At the time t 24 when the memory access ends and the address signal R xa rises, the potential of the WLa word line 14a becomes the ground potential and the potential of the N5a node 18a becomes (V PP -V th ).
【００５４】両アドレス信号Ｘi ，Ｘj が立ち上がる時
点ｔ25において、N3節点16の電位は電源電位ＶCCとな
り、N5a 節点18a の電位は負電位ＶW となる。このよう
にして両MOS FET 24a,24b はオフ状態、両MOS FET 25a,
25b はオン状態となりWLa,WLbの両ワード線14a,14b の
電位は負電位ＶW を出力する。At time t 25 when both address signals X i and X j rise, the potential of the N3 node 16 becomes the power source potential V CC and the potential of the N5a node 18a becomes the negative potential V W. In this way, both MOS FETs 24a, 24b are off,
25b is WLa turned on, both the word line 14a of WLb, the potential of 14b outputs a negative potential V W.
【００５５】次にメモリアクセスのため同様にして時点
26において両アドレス信号Ｘi ，Ｘ j が立ち上がりN3節
点16の電位は立ち上がりN5a,N5b の両節点18a,18b の電
位は（ＶPP−Ｖth）となる。時点ｔ27においてアドレス
信号Ｒxbが接地電位から高電位ＶPPとなり、N5b 接点18
b の電位は｛（１＋ｋ）ＶPP−Ｖth｝となり、WLb ワー
ド線14b は高電位ＶPPを出力し、WLa ワード線14a が選
択したメモリセルに隣接したメモリセルがアクセスされ
る。Next, in the same way for memory access
Both address signals X at 26i, X jStands up and section N3
The potential at point 16 rises and the potential at both nodes 18a and 18b of N5a and N5b rises.
The rank is (VPP-Vth). Time t27At the address
Signal RxbIs from ground potential to high potential VPPNext, N5b contact 18
The potential of b is {(1 + k) VPP-Vth} And the WLb word
High voltage VPPIs output and the WLa word line 14a is selected.
The memory cell adjacent to the selected memory cell is accessed.
It
【００５６】時点ｔ28においてアドレス信号Ｒ16が立ち
上がり、WLb ワード線14b の電位は接地電位となり、N5
b 節点18b の電位は（ＶPP−Ｖth）となる。時点ｔ29に
おいて、両アドレス信号Ｘi ，Ｘj は立ち上がり、N3節
点16の電位は立ち上がり、N5a,N5b の両節点18a,18b の
電位は負電位ＶW となり、WLa,WLbの両ワード線14a,14b
は再び負電位ＶW を出力する。こうして行デコーダ
は、メモリセルの非選択時にワード線WLa,WLb に負電位
−0.5 Ｖを出力する。メモリセルのデータ保持時間を長
くするため、PN接合の逆方向リーク電流を小さくすべく
基板39a （図８参照）の負のバイアス電位（−1.5Ｖ）
を浅くし、−0.5 Ｖ程度にした場合、MOS FET32 のしき
い値が低下するが、その差は0.5 Ｖより小さく、しきい
値の低下以上にワード線電位が負になる故サブスレッシ
ョルド電流も減少する。従ってDRAMのデータ保持時間が
長くなる。また２本のワード線を選択する故、１本のワ
ード線を選択する場合よりも全体として素子数が少なく
レイアウト面積が小さい。At time t 28 , the address signal R 16 rises, the potential of the WLb word line 14b becomes the ground potential, and N5
The potential of the b node 18b becomes (V PP -V th ). At time t 29 , both address signals X i and X j rise, the potential of N3 node 16 rises, the potential of both nodes 18a and 18b of N5a and N5b becomes negative potential V W , and both word lines 14a of WLa and WLb. , 14b
Outputs the negative potential V W again. In this way, the row decoder outputs a negative potential of -0.5 V to the word lines WLa and WLb when the memory cell is not selected. To increase the data retention time of the memory cell, the negative bias potential (-1.5V) of the substrate 39a (see Fig. 8) is used to reduce the reverse leakage current of the PN junction.
If the threshold voltage is made shallower to about -0.5 V, the threshold of MOS FET32 decreases, but the difference is less than 0.5 V, and the word line potential becomes negative more than the decrease of the threshold, so the subthreshold current is also reduced. Decrease. Therefore, the data retention time of DRAM becomes long. Further, since two word lines are selected, the number of elements is smaller and the layout area is smaller than the case where one word line is selected.
【００５７】このように、両MOS FET 25a,25b のしきい
値をMOS FET 22,23a,23bのしきい値より高くすること
は、従来の製造工程にイオン注入工程やトリプルウエル
工程を追加することにより実現できることは言うまでも
ない。なお、以上の実施例においては、ワード線の非選
択時に負電位を送出することについて述べたが、メモリ
セルのトランジスタがＰチャネルトランジスタである場
合は、ワード線の非選択時に正電位を送出すればよいこ
とは言うまでもない。Thus, making the thresholds of both MOS FETs 25a and 25b higher than the thresholds of MOS FETs 22,23a and 23b adds an ion implantation step and a triple well step to the conventional manufacturing steps. It goes without saying that this can be achieved by doing so. In the above embodiments, the negative potential is sent when the word line is not selected. However, when the memory cell transistor is a P-channel transistor, the positive potential is sent when the word line is not selected. Needless to say.
【００５８】[0058]
【発明の効果】以上に説明した如く、第１発明又は第５
発明に係る半導体記憶装置は、ワード線デコーダの出力
に基づき、ワード線を駆動する駆動回路をＰチャネルト
ランジスタ及びＮチャネルトランジスタで構成し、その
Ｎチャネルトランジスタのしきい値をワード線デコーダ
を構成するＮチャネルトランジスタのしきい値より大き
くなし、ワード線の非選択時に負電位又は第２電位より
低い第４電位をワード線に出力すべく構成した。従って
非選択時におけるメモリセルのサブスレッショルド電流
及び逆方向リーク電流を小さくすることができ、DRAMの
データ保持時間が長くなる。As described above, the first invention or the fifth invention
In the semiconductor memory device according to the present invention, a drive circuit for driving a word line is composed of a P-channel transistor and an N-channel transistor based on the output of the word line decoder, and the threshold value of the N-channel transistor constitutes the word line decoder. It is configured to output a negative potential or a fourth potential lower than the second potential to the word line when the word line is not selected and which is not higher than the threshold value of the N-channel transistor. Therefore, the subthreshold current and the reverse leakage current of the memory cell at the time of non-selection can be reduced, and the data retention time of the DRAM becomes longer.
【００５９】第２発明又は第６発明に係る半導体記憶装
置は、ワード線デコーダの出力に基づきワード線を駆動
する駆動回路をＰチャネルトランジスタ及びＮチャネル
トランジスタで構成し、そのＮチャネルトランジスタの
基板の電位をワード線デコーダを構成するＮチャネルト
ランジスタの基板の電位より低い電位となし、ワード線
の非選択時に負電位又は第２電位より低い第４電位をワ
ード線に出力すべく構成した。従って非選択時における
メモリセルのサブスレッショルド電流及び逆方向リーク
電流を小さくすることができ、DRAMのデータ保持時間が
長くなる。In the semiconductor memory device according to the second invention or the sixth invention, the drive circuit for driving the word line based on the output of the word line decoder is constituted by the P channel transistor and the N channel transistor, and the substrate of the N channel transistor is formed. The potential is set to be lower than the potential of the substrate of the N-channel transistor forming the word line decoder, and the negative potential or the fourth potential lower than the second potential is output to the word line when the word line is not selected. Therefore, the subthreshold current and the reverse leakage current of the memory cell at the time of non-selection can be reduced, and the data retention time of the DRAM becomes longer.
【００６０】第３発明又は第８発明に係る半導体記憶装
置は、ワード線デコーダの出力に基づきワード線を駆動
する駆動回路を第１Ｎチャネルトランジスタ及び第２Ｎ
チャネルトランジスタで構成し、第２Ｎチャネルトラン
ジスタのしきい値をワード線デコーダを構成するＮチャ
ネルトランジスタのしきい値より大きくなし、ワード線
の非選択時に負電位又は第２電位より低い第４電位をワ
ード線に出力すべく構成した。従って非選択時における
メモリセルのサブスレッショルド電流及び逆方向リーク
電流を小さくすることができ、DRAMのデータ保持時間が
長くなる。In the semiconductor memory device according to the third invention or the eighth invention, the drive circuit for driving the word line based on the output of the word line decoder includes a first N-channel transistor and a second N-channel transistor.
A channel transistor is used, and the threshold value of the second N-channel transistor is not set higher than the threshold value of the N-channel transistor that constitutes the word line decoder. When the word line is not selected, a negative potential or a fourth potential lower than the second potential is applied. It is configured to output to the word line. Therefore, the subthreshold current and the reverse leakage current of the memory cell at the time of non-selection can be reduced, and the data retention time of the DRAM becomes longer.
【００６１】第４発明又は第８発明に係る半導体記憶装
置は、ワード線デコーダの出力に基づきワード線を駆動
する駆動回路を第１トランジスタ及び第２トランジスタ
で構成し、第２Ｎチャネルトランジスタの基板の電位を
ワード線デコーダを構成するＮチャネルトランジスタの
基板の電位より低い電位となし、ワード線の非選択時に
負電位又は第２電位より低い第４電位をワード線に出力
すべく構成した。従って非選択時におけるメモリセルの
サブスレッショルド電流及び逆方向リーク電流を小さく
することができ、DRAMのデータ保持時間が長くなる。In the semiconductor memory device according to the fourth invention or the eighth invention, the drive circuit for driving the word line based on the output of the word line decoder is constituted by the first transistor and the second transistor, and the drive circuit of the substrate of the second N-channel transistor is formed. The potential is set to be lower than the potential of the substrate of the N-channel transistor forming the word line decoder, and the negative potential or the fourth potential lower than the second potential is output to the word line when the word line is not selected. Therefore, the subthreshold current and the reverse leakage current of the memory cell at the time of non-selection can be reduced, and the data retention time of the DRAM becomes longer.
【図１】 第１実施例に係る半導体記憶装置の行デコー
ダの回路図である。FIG. 1 is a circuit diagram of a row decoder of a semiconductor memory device according to a first example.
【図２】 図１の行デコーダの動作を示すタイムチャー
トである。FIG. 2 is a time chart showing the operation of the row decoder of FIG.
【図３】 図１の行デコーダの基板の断面図である。3 is a cross-sectional view of a substrate of the row decoder of FIG.
【図４】 図１の行デコーダの基板の他の断面図であ
る。4 is another cross-sectional view of the substrate of the row decoder of FIG.
【図５】 第２実施例に係る半導体記憶装置の行デコー
ダの回路図である。FIG. 5 is a circuit diagram of a row decoder of a semiconductor memory device according to a second example.
【図６】 図５の行デコーダの動作を示すタイムチャー
トである。FIG. 6 is a time chart showing the operation of the row decoder of FIG.
【図７】 従来の半導体記憶装置のブロック図である。FIG. 7 is a block diagram of a conventional semiconductor memory device.
【図８】 図７のメモリセルの構成図である。FIG. 8 is a configuration diagram of the memory cell of FIG. 7.
【図９】 図７の行デコーダの回路図である。9 is a circuit diagram of the row decoder of FIG.
【図１０】 図９の行デコーダの動作を示すタイムチャ
ートである。10 is a time chart showing the operation of the row decoder of FIG.
31 メモリセル、35 ワード線WLi 、49 行デコーダ、
ＶCC 電源電位、ＶPP 内部高電位、ＶW 内部負電
位。31 memory cells, 35 word lines WLi, 49 row decoders,
V CC power supply potential, V PP internal high potential, V W internal negative potential.
Claims (8)
トランジスタ及びＮチャネルトランジスタを備えたワー
ド線デコーダと、該ワード線デコーダのデコード結果に
基づきワード線を駆動すべく高低２種の電位の間にＰチ
ャネルトランジスタ及びＮチャネルトランジスタを直列
に接続した駆動回路とを備え、２値の情報を記憶する半
導体記憶装置において、 前記駆動回路の前記Ｎチャネルトランジスタに負電位を
与えるべくなし、前記Ｎチャネルトランジスタのしきい
値を前記ワード線デコーダのＮチャネルトランジスタの
しきい値より大きくなすことにより、前記ワード線の非
選択時に前記駆動回路が前記負電位を出力すべく構成し
てあることを特徴とする半導体記憶装置。1. A word line decoder including a P-channel transistor and an N-channel transistor for decoding an address value, and a P-level between a high potential and a low potential for driving a word line based on a decoding result of the word line decoder. A semiconductor memory device, comprising a channel transistor and a drive circuit in which N-channel transistors are connected in series, for storing binary information, wherein a negative potential is applied to the N-channel transistor of the drive circuit. The semiconductor is characterized in that the driving circuit is configured to output the negative potential when the word line is not selected by setting the threshold value larger than the threshold value of the N-channel transistor of the word line decoder. Storage device.
トランジスタ及びＮチャネルトランジスタを備えたワー
ド線デコーダと、該ワード線デコーダのデコード結果に
基づきワード線を駆動すべく高低２種の電位の間にＰチ
ャネルトランジスタ及びＮチャネルトランジスタを直列
に接続した駆動回路を備え、２値の情報を記憶する半導
体記憶装置において、 前記駆動回路の前記Ｎチャネルトランジスタに負電位を
与えるべくなし、前記Ｎチャネルトランジスタの基板の
電位を前記ワード線デコーダが備えるＮチャネルトラン
ジスタの基板の電位より低くなすことにより、前記ワー
ド線の非選択時に前記駆動回路が前記負電位を出力すべ
く構成してあることを特徴とする半導体記憶装置。2. A word line decoder provided with a P-channel transistor and an N-channel transistor for decoding an address value, and P between a high potential and a low potential for driving a word line based on a decoding result of the word line decoder. A semiconductor memory device, comprising a drive circuit in which a channel transistor and an N-channel transistor are connected in series, for storing binary information, wherein a negative potential is applied to the N-channel transistor of the drive circuit. Is set lower than the potential of the substrate of the N-channel transistor included in the word line decoder, so that the drive circuit outputs the negative potential when the word line is not selected. Storage device.
トランジスタ及びＮチャネルトランジスタを備えたワー
ド線デコーダと、該ワード線デコーダのデコード結果に
基づきワード線を駆動すべく該ワード線の選択時に高低
２種の電位を呈する２種の電位の間に第１Ｎチャネルト
ランジスタ及び第２Ｎチャネルトランジスタを直列に接
続した駆動回路とを備え、２値の情報を記憶する半導体
記憶装置において、 前記駆動回路の前記第２Ｎチャネルトランジスタに負電
位を与えるべくなし、前記Ｎチャネルトランジスタのし
きい値を前記ワード線デコーダのＮチャネルトランジス
タのしきい値より大きくなすことにより、前記ワード線
の非選択時に前記駆動回路が前記負電位を出力すべく構
成してあることを特徴とする半導体記憶装置。3. A word line decoder including a P-channel transistor and an N-channel transistor for decoding an address value, and two types of high and low when selecting the word line to drive the word line based on the decoding result of the word line decoder. And a drive circuit in which a first N-channel transistor and a second N-channel transistor are connected in series between two types of potentials exhibiting the potential of A negative potential is applied to the channel transistor, and the threshold value of the N-channel transistor is set to be larger than the threshold value of the N-channel transistor of the word line decoder, so that the drive circuit causes the negative voltage when the word line is not selected. A semiconductor memory device characterized by being configured to output a potential.
トランジスタ及びＮチャネルトランジスタを備えたワー
ド線デコーダと、該ワード線デコーダのデコード結果に
基づきワード線を駆動すべく該ワード線の選択時に高低
２種の電位を呈する２種の電位の間に第１Ｎチャネルト
ランジスタ及び第２Ｎチャネルトランジスタを直列に接
続した駆動回路とを備え、２値の情報を記憶する半導体
記憶装置において、 前記駆動回路の前記第２Ｎチャネルトランジスタに負電
位を与えるべくなし、前記Ｎチャネルトランジスタの基
板の電位を前記ワード線デコーダが備えるＮチャネルト
ランジスタの基板の電位より低くなすことにより、前記
ワード線の非選択時に前記駆動回路が前記負電位を出力
すべく構成してあることを特徴とする半導体記憶装置。4. A word line decoder having a P-channel transistor and an N-channel transistor for decoding an address value, and two types of high and low when selecting the word line to drive the word line based on the decoding result of the word line decoder. And a drive circuit in which a first N-channel transistor and a second N-channel transistor are connected in series between two types of potentials exhibiting the potential of A negative potential is applied to the channel transistor, and the potential of the substrate of the N-channel transistor is set lower than the potential of the substrate of the N-channel transistor included in the word line decoder, so that the drive circuit can operate when the word line is not selected. A semiconductor memory device characterized by being configured to output a negative potential
トランジスタ及び第２導電型トランジスタを備えたワー
ド線デコーダと、該ワード線デコーダのデコード結果に
基づきワード線を駆動する駆動回路とを備え、その絶対
値が第１電位の絶対値より小さい第２電位及び第１電位
を２値の情報として記憶する半導体記憶装置において、 前記駆動回路はその絶対値が第１電位より大きい第３電
位及び該第３電位の極性と異なりその絶対値が第２電位
より大きい第４電位の間に第１導電型トランジスタ及び
第２導電型トランジスタを直列に接続すべくなした回路
を備え、前記第２導電型トランジスタのしきい値の絶対
値が前記ワード線デコーダの第２導電型トランジスタの
しきい値の絶対値より大きくなすことにより、前記ワー
ド線の非選択時に前記駆動回路が前記第４電位を出力す
べく構成してあることを特徴とする半導体記憶装置。5. A word line decoder having a first conductivity type transistor and a second conductivity type transistor for decoding an address value, and a drive circuit for driving a word line based on a decoding result of the word line decoder. In a semiconductor memory device that stores a second potential whose absolute value is smaller than the absolute value of the first potential and a first potential as binary information, the drive circuit includes a third potential whose absolute value is larger than the first potential, and Different from the polarity of the third potential, a circuit for connecting the first conductivity type transistor and the second conductivity type transistor in series is provided between the fourth potential whose absolute value is larger than the second potential, and the second conductivity type is provided. When the absolute value of the threshold value of the transistor is made larger than the absolute value of the threshold value of the second conductivity type transistor of the word line decoder, the word line is not selected. The semiconductor memory device characterized by serial driving circuit are constituted so as to output the fourth potential.
トランジスタ及び第２導電型トランジスタを備えたワー
ド線デコーダと、該ワード線デコーダのデコード結果に
基づきワード線を駆動する駆動回路とを備え、第１電位
より小さい第２電位及び第１電位を２値の情報として記
憶する半導体記憶装置において、 前記駆動回路はその絶対値が第１電位より大きい第３電
位及び該第３電位の極性と異なりその絶対値が第２電位
より大きい第４電位の間に第１導電型トランジスタ及び
第２導電型トランジスタを直列に接続すべくなした回路
を備え、前記第２導電型トランジスタの基板の電位の絶
対値を前記ワード線デコーダが備えるＮチャネルトラン
ジスタの基板の電位の絶対値より大きくなすことによ
り、前記ワード線の非選択時に前記駆動回路が前記負電
位を出力すべく構成してあることを特徴とする半導体記
憶装置。6. A word line decoder having a first conductivity type transistor and a second conductivity type transistor for decoding an address value, and a drive circuit for driving a word line based on the decoding result of the word line decoder. In a semiconductor memory device that stores a second potential smaller than the first potential and a first potential as binary information, the drive circuit is different from a third potential whose absolute value is larger than the first potential and a polarity of the third potential. A circuit for connecting the first conductivity type transistor and the second conductivity type transistor in series while the absolute value of the fourth potential is larger than the second potential, and the absolute value of the potential of the substrate of the second conductivity type transistor is provided. By setting the value to be larger than the absolute value of the potential of the substrate of the N-channel transistor included in the word line decoder, the drive circuit is driven when the word line is not selected. There semiconductor memory device, characterized in that are configured so as to output the negative potential.
トランジスタ及び第２導電型トランジスタを備えたワー
ド線デコーダと、該ワード線デコーダのデコード結果に
基づきワード線を駆動すべく該ワード線の選択時に２種
の電位の間に第１の第２導電型トランジスタ及び第２の
第２導電型トランジスタを直列に接続した駆動回路とを
備え、その絶対値が第１電位より小さい第２電位及び第
１電位を２値の情報として記憶する半導体記憶装置にお
いて、 前記駆動回路はその絶対値が第１電位より大きい第３電
位及び該第３電位の極性と異なりその絶対値が第２電位
より大きい第４電位の間に第１の第２導電型トランジス
タ及び第２の第２導電型トランジスタを直列に接続すべ
くなした回路を備え、前記第２の第２導電型トランジス
タのしきい値の絶対値が前記ワード線デコーダの第２導
電型型トランジスタのしきい値の絶対値より大きくなす
ことにより、前記ワード線の非選択時に前記駆動回路が
前記第４電位を出力すべく構成してあることを特徴とす
る半導体記憶装置。7. A word line decoder having a first conductivity type transistor and a second conductivity type transistor for decoding an address value, and selecting the word line for driving the word line based on the decoding result of the word line decoder. A driving circuit in which a first second conductivity type transistor and a second second conductivity type transistor are connected in series between two kinds of potentials, the absolute value of which is smaller than the first potential; In a semiconductor memory device that stores one potential as binary information, the drive circuit has a third potential whose absolute value is larger than a first potential and a polarity whose absolute value is larger than a second potential, unlike the polarity of the third potential. A threshold for the second second conductivity type transistor is provided, which is provided with a circuit configured to connect the first second conductivity type transistor and the second second conductivity type transistor in series between four potentials. Is set to be larger than the absolute value of the threshold value of the second conductivity type transistor of the word line decoder so that the drive circuit outputs the fourth potential when the word line is not selected. A semiconductor memory device characterized by being present.
トランジスタ及び第２導電型トランジスタを備えたワー
ド線デコーダと、該ワード線デコーダのデコード結果に
基づきワード線を駆動すべく該ワード線の選択時に２種
の電位の間に第１の第２導電型トランジスタ及び第２の
第２導電型トランジスタを直列に接続した駆動回路とを
備え、その絶対値が第１電位の絶対値より小さい第２電
位及び第１電位を２値の情報として記憶する半導体記憶
装置において、 前記駆動回路はその絶対値が第１電位の絶対値より大き
い第３電位及び該第３電位の極性と異なりその絶対値が
第２電位の絶対値より大きい第４電位の間に第１の第２
導電型トランジスタ及び第２の第２導電型トランジスタ
を直列に接続すべくなした回路を備え、前記第２の第２
導電型トランジスタの基板の電位の絶対値を前記ワード
線デコーダが備える第２導電型トランジスタの基板の電
位の絶対値より大きくなすことにより、前記ワード線の
非選択時に前記駆動回路が前記負電位を出力すべく構成
してあることを特徴とする半導体記憶装置。8. A word line decoder having a first conductivity type transistor and a second conductivity type transistor for decoding an address value, and selecting the word line for driving the word line based on a decoding result of the word line decoder. And a drive circuit in which a first second conductivity type transistor and a second second conductivity type transistor are connected in series between two kinds of potentials, the absolute value of which is smaller than the absolute value of the first potential. In a semiconductor memory device that stores an electric potential and a first electric potential as binary information, the drive circuit has a third electric potential whose absolute value is larger than an absolute value of the first electric potential and a polarity of the third electric potential, The first, second, and third voltages are held between the fourth potential, which is larger than the absolute value of the second potential.
A circuit for connecting a conductivity type transistor and a second second conductivity type transistor in series;
By making the absolute value of the potential of the substrate of the conductivity type transistor larger than the absolute value of the potential of the substrate of the second conductivity type transistor included in the word line decoder, the drive circuit sets the negative potential when the word line is not selected. A semiconductor memory device characterized by being configured to output.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6204021A JPH0863964A (en) | 1994-08-29 | 1994-08-29 | Semiconductor storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6204021A JPH0863964A (en) | 1994-08-29 | 1994-08-29 | Semiconductor storage device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0863964A true JPH0863964A (en) | 1996-03-08 |
Family
ID=16483454
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6204021A Pending JPH0863964A (en) | 1994-08-29 | 1994-08-29 | Semiconductor storage device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0863964A (en) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
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1994
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Legal Events
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| A02 | Decision of refusal |
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