JP2001093989A - Semiconductor device - Google Patents

Semiconductor device

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JP2001093989A
JP2001093989A JP26938299A JP26938299A JP2001093989A JP 2001093989 A JP2001093989 A JP 2001093989A JP 26938299 A JP26938299 A JP 26938299A JP 26938299 A JP26938299 A JP 26938299A JP 2001093989 A JP2001093989 A JP 2001093989A
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transistor
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JP26938299A
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Inventor
Toshio Terano
登志夫 寺野
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Sony Corp
ソニー株式会社
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Abstract

PROBLEM TO BE SOLVED: To adjust the threshold voltage of a read transistor, without adding special processes in a DRAM gain cell for logic mixed mounting.
SOLUTION: A semiconductor device is provided with a storage node SN for retaining data as a potential change, and a read transistor TR, where a gate is connected to the storage node SN, either a source or a drain is connected to a bit line BL, and the transistor TR is turned on or off according to the potential of the storage node SN, and stored data is read out to the bit line BL. The gate electrode of the read transistor TR is made of a semiconductor material having an opposite conductivity to that of a channel, namely p+ polysilicon, when the read transistor TR is, for example, an nMOSFET.
COPYRIGHT: (C)2001,JPO

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、いわゆるDRAM BACKGROUND OF THE INVENTION The present invention is a so-called DRAM
ゲインセルと称され、内部の記憶ノードに保持されたデータを読み出しトランジスタにより増幅してビット線に読み出すメモリセル構成の半導体装置に関する。 Referred to as gain cell, a semiconductor device of the memory cell structure for reading the bit line is amplified by the transistor reads the data held in the storage node.

【0002】 [0002]

【従来の技術】現在、高密度、大容量の半導体メモリとして最も代表的なDRAM(Dynamic Random Access Mem At present, high-density, most typical DRAM (Dynamic Random Access Mem as a semiconductor memory of a large capacity
ory)では、ビット線と共通電位線との間にワード線の電位によりオン/オフが制御されるトランジスタと、メモリキャパシタとを直列接続させてメモリセルが構成されている。 In ory), a transistor by the potential of the word line is turned on / off is controlled between the common potential line and the bit line, the memory cell and a memory capacitor is connected in series is constituted. この1トランジスタ−1キャパシタ型のメモリセルでは、メモリキャパシタとトランジスタとの接続中点が記憶ノードとなり、この記憶ノードに蓄えられた電荷量の差によりデータの“1”と“0”を判別する。 In this one-transistor -1 capacitor type memory cell, a connection point between the memory capacitor and the transistor is a storage node, to determine the "1" and "0" of the data by the difference in charge amount stored in the storage node . 記憶データの読み出しに際して安定動作を確保するには、 To ensure stable operation when reading stored data,
ビット線に十分な大きさの電位変化を現出させることが必要である。 It is necessary to revealing the potential change of sufficient magnitude to the bit line. したがって、メモリキャパシタの電荷を蓄積可能な容量(キャパシタ容量)を大きくするために、 Therefore, in order to increase the storable capacity (capacitance) charges of the memory capacitor,
特殊形状をしたキャパシタ電極の形成工程あるいは高誘電体材料からなる膜の形成工程などを含む専用プロセスが必須となる。 Dedicated process, including steps of forming the film composed of process or high dielectric material forming a capacitor electrode in which the special shape is indispensable.

【0003】ところが、半導体メモリセルの専有面積の縮小化にともない、キャパシタ容量値そのものが低下しがちな傾向にあるうえ、大容量化によりビット線容量も増大するため、ノイズに埋もれることなく読み出し可能なビット線電位の変化が以前にも増して得にくくなっているということが顕著な問題になってきた。 [0003] However, with the reduction of the area occupied by the semiconductor memory cell, after the capacitance value itself is in and propensity reduction, since the increase bit line capacitance by a large capacity, it can be read without being buried in the noise a change of the bit line potential that has been difficult to obtain than ever have become significant problems. したがって、構造および材料を変更せずにセル面積の縮小を進めるとした場合、DRAMセルの読み出し信号が小さくなり、ついにはメモリセルに記憶されたデータを検出することが困難になることが予想される。 Therefore, when the advancing reduction in cell area without changing the structure and materials, the read signal of the DRAM cell is reduced, eventually it is expected to be difficult to detect the data stored in the memory cell that.

【0004】また、近年、LSIのシステム化が進み、 [0004] In addition, in recent years, the system of the LSI,
様々な種類のメモリ混載ロジックLSIが以前にもまして多く実現されるようになってきた。 Various types of memory embedded LSI has come to be much less often realized before. このため、DRA For this reason, DRA
Mの単位面積当たりのキャパシタ容量を増大させるよりも、むしろキャパシタ専用プロセスを廃止してロジック部と出来るだけ共通化したプロセスにするほうが、コストメリットが出しやすくなってきた。 Than to increase the capacitance per unit area of ​​M, it is better to common the process as possible and logic unit rather abolish the capacitor dedicated process, cost benefits have easily out.

【0005】そこで、書き込み用と読み出し用を含む複数のトランジスタを有し、記憶データを読み出しトランジスタで増幅してビット線に出力する、いわゆるゲインセルが再び注目を集めている。 [0005] Therefore, having a plurality of transistors including a write and read, are amplified by read stored data transistor output to the bit line, a so-called gain cell has attracted attention again. ゲインセルとして、たとえば、2つの読み出しトランジスタと1つの書き込みトランジスタを有する3トランジスタ型、書き込みおよび読み出しトランジスタと記憶ノードの昇圧用キャパシタとを有する2トランジスタ−1キャパシタ型などが知られている。 As gain cell, for example, three-transistor type having two read transistors and one write transistor, such as 2 transistors -1 capacitor type is known which has a write and read transistors and the boost capacitor storage node.

【0006】この従来のDRAMゲインセルのうち、2 [0006] Of the conventional DRAM gain cell, 2
トランジスタ−1キャパシタ型セルの回路図を図11に示す。 The circuit diagram of the transistor -1 capacitor type cell shown in FIG. 11. この従来のDRAMゲインセル100は、書き込みトランジスタTW、読み出しトランジスタTRおよびキャパシタCAPから構成される。 This conventional DRAM gain cell 100, the write transistor TW, composed of read transistor TR and capacitor CAP. 書き込みトランジスタTWは、ゲートが書き込みワード線WWLに接続され、ソース,ドレインの一方が書き込みビット線WBL Write transistor TW has a gate connected to the write word line WWL, the source, while the write bit lines on the drain WBL
に接続されている。 It is connected to the. 読み出しトランジスタTRは、ゲートが書き込みトランジスタTWのソース,ドレインの他方に接続され、ソースが読み出しビット線RBLに接続され、ドレインが電源電圧V DDの供給線VDDに接続されている。 Read transistor TR has a gate connected to the source of the write transistor TW, the other of the drain, a source connected to the read bit line RBL, the drain is connected to the supply line VDD of the power supply voltage V DD. キャパシタCAPは、一方電極が読み出しトランジスタTRと書き込みトランジスタTWの接続中点に接続され、他方電極が読み出しワード線RWLに接続されている。 Capacitor CAP has one electrode connected to a connection midpoint of the read transistor TR and the write transistor TW, and the other electrode is connected to the read word line RWL. このキャパシタCAPの一方電極、および、これに接続された読み出しトランジスタTRと書き込みトランジスタTWの接続中点が、当該メモリセルM One electrode of the capacitor CAP, and is a connection point connected to the read transistor TR and the write transistor TW thereto, the memory cell M
Cの記憶ノードSNをなす。 It forms a C storage node SN.

【0007】このメモリセル100では、記憶ノードS [0007] In the memory cell 100, the storage node S
Nの電荷蓄積量を変えることによって、読み出しトランジスタTRのゲート電極のバイアス値を変化させる。 By varying the amount of electric charge accumulated in N, changing the bias value of the gate electrode of the read transistor TR. たとえば、記憶ノードSNの電荷蓄積量がゼロ、または、 For example, the charge storage amount of the storage node SN is zero, or
読み出し時の所定バイアス条件下で読み出しトランジスタTRがオンしない程度に少ない状態を記憶データの“0”に対応させ、読み出しトランジスタTRがオンするほど電荷の蓄積がある状態を記憶データの“1”に対応させる。 Less state to the extent that the read transistor TR with a predetermined bias condition at the time of reading is not turned on in correspondence to the "0" of the stored data, the state of the read transistor TR is the accumulation of electric charge enough to turn on the "1" of the stored data to correspond.

【0008】書き込み時には、書き込みワード線WWL [0008] At the time of writing, the write word line WWL
を活性化して書き込みトランジスタTWをオンさせて、 And activated to turn on the write transistor TW and,
書き込みビット線WBLの設定電位に応じて、上記した記憶ノードSNの電荷蓄積量を変更する。 Depending on the set potential of the write bit line WBL, changes the charge storage amount of the storage node SN as described above.

【0009】また、読み出し時には、記憶データ“1” [0009] In addition, at the time of reading, the stored data "1"
の場合、上記した記憶ノードSNの電荷蓄積量が相対的に多いので読み出しトランジスタTRがオンして、電荷が電源電圧V DDの供給線から読み出しビット線RBLに供給され、その電位が上昇する。 For, ON read transistor TR is the charge accumulation amount is relatively large storage node SN as described above, electric charge is supplied to the read bit line RBL from the supply line of the power supply voltage V DD, its potential rises. 一方、記憶データ“0”の場合、記憶ノードSNの電荷蓄積量がゼロまたは相対的に少ないので読み出しトランジスタTRはオフのままとなり、ビット線RBLの電圧は初期状態(プリチャージ電圧)を維持する。 On the other hand, if the stored data "0", the read transistor TR since the charge accumulation amount is zero or relatively small storage node SN will remain off, the voltage of the bit line RBL to maintain the initial state (pre-charge voltage) . この記憶データに応じた読み出しビット線RBLの電位変化を、図示しないセンスアンプで検出し、記憶データとして判別する。 The potential change of the read bit line RBL corresponding to the stored data, detected by a sense amplifier (not shown), to determine the stored data.

【0010】このように、キャパシタCAPの電荷蓄積は、記憶データに応じて読み出しトランジスタTRのオン/オフが制御できる程度でよい。 [0010] Thus, the charge storage capacitor CAP may be a degree can be controlled read transistor TR on / off according to the stored data. つまり、このメモリセルでは、1トランジスタ−1キャパシタ型DRAMセルのようにキャパシタの蓄積電荷で直接、大きな容量のビット線を充放電する必要がないため、キャパシタの電荷蓄積容量が小さくて済む。 That is, in this memory cell, one transistor -1 directly capacitor accumulated charge as a capacitor type DRAM cell, it is not necessary to charge or discharge the bit lines of large capacity, be small charge storage capacity of the capacitor. この結果、この構造のメモリセルでは、とくにキャパシタ構造を工夫して単位面積当たりの電荷蓄積量を向上させなくてもよく、高い誘電率のキャパシタ誘電体材料を開発する必要がない。 As a result, in the memory cell of this structure, in particular may not to devise a capacitor structure to improve the charge storage amount per unit area, there is no need to develop a capacitor dielectric material of high dielectric constant. また、構造が複雑でないため作り易いうえ、ロジック配線層と一括してキャパシタ電極を形成するなどプロセスの共通化が容易で、その分、製造コストを低く抑えることができるという利点がある。 Further, after easily made since the structure is not complex, it is easy to standardize the process, such as collectively the logic wiring layer to form the capacitor electrodes, correspondingly, there is the advantage that it is possible to reduce the manufacturing cost.

【0011】 [0011]

【発明が解決しようとする課題】ところが、このような従来のDRAMゲインセルを用いたメモリセルアレイをロジック回路と共に1チップ内に集積化した場合、必要なトランジスタ閾値電圧がメモリ部とロジック部とで異なることが問題となる。 [SUMMARY OF THE INVENTION However, when integrated in one chip together with the memory cell array logic circuit using such a conventional DRAM gain cell, required the transistor threshold voltages are different between the memory portion and the logic portion it becomes a problem.

【0012】ロジック部においては、年々厳しくなる高速化、低電圧化の要求を満たすために、低電圧でも駆動電流が大きくとれるようにトランジスタ閾値電圧を小さくして用いる傾向にある。 [0012] In the logic section, every year-tightening speed, in order to meet the demands of low voltage, there is a tendency to use to reduce the transistor threshold voltage to be driven by a low voltage current is made large.

【0013】その一方、メモリ部ではDRAMゲインセルを構成するトランジスタのうち読み出しトランジスタは、読み出しおよび書き込みワード線がローレベルの電荷保持期間において、記憶ノードの電荷保持量が少ない“0”記憶時、電荷保持量が多い“1”記憶時の双方でオフしていなければならない。 [0013] On the other hand, the read transistor among the transistors constituting the DRAM gain cell in the memory unit, the read and write word lines charge holding period of the low level, when the charge retention amount is small "0" stored in the storage node, the charge amount holding a large "1" must be turned off in both at the time of storage. したがって、読み出しトランジスタのゲート閾値電圧は、“1”記憶時の記憶ノード電位より大きく設定する必要がある。 Thus, the gate threshold voltage of the read transistor "1" has to be set larger than the storage node potential during storage. この電圧関係が満たされないと読み出し時以外でも読み出しトランジスタがオンして、ビット線のラッチデータが破壊されるなど、誤動作さの要因となる。 Read transistor when the voltage relationship is not satisfied at times other than the reading is turned on, and latch data of the bit line is destroyed, which causes malfunction of. また、この電圧関係を満たしながら読み出しトランジスタの閾値電圧を低くすると、データの論理値に応じた記憶ノードの電荷量差が小さくなって動作マージンが低下しノイズに弱くなるため、この点でも誤動作の要因となる。 Furthermore, lowering the threshold voltage of the read transistor while satisfying this voltage relationship, the charge amount difference storage node according to the logic value of data is small is in operation margin becomes weak and noise reduction, also malfunction in this respect It becomes a factor.

【0014】このような理由により、従来のメモリ混載ロジックLSIでは、ロジック部とメモリ部ではトランジスタ閾値電圧差を予め設ける必要がある。 [0014] For this reason, in the conventional memory embedded logic LSI, a logic portion and the memory portion it is necessary to provide in advance a transistor threshold voltage difference. このため、 For this reason,
従来では、製造中に少なくとも一方側に対する選択的なイオン注入などにより閾値電圧調整を行うためのプロセスが付加的に必要となり、その分のコスト増は避けられないという不利益があった。 Conventionally, the process for executing the threshold voltage adjustment due selective ion implantation to at least one side is additionally required, the cost increase in that amount had the disadvantage that unavoidable during manufacture.

【0015】本発明の目的は、DRAMゲインセルなど読み出しトランジスタのゲート電位の大小によってデータが記憶される半導体記憶装置において、読み出しトランジスタのゲート閾値電圧を特別なプロセスの増加なしに調整可能な構造の半導体記憶装置を提供することにある。 An object of the present invention is to provide a semiconductor memory device in which data is stored by the magnitude of the gate potential of the read transistor such as DRAM gain cell, adjustable structure of the gate threshold voltage of the read transistor without increasing the special process semiconductor It is to provide a storage device.

【0016】 [0016]

【課題を解決するための手段】本発明に係る半導体記憶装置は、データを電位変化として保持する記憶ノードと、上記記憶ノードにゲートが接続され、ビット線にソースまたはドレインの一方が接続され、上記記憶ノードの電位に応じてオンまたはオフし当該記憶データを上記ビット線に読み出す読み出しトランジスタとを有し、上記読み出しトランジスタのゲート電極が、チャネルの導電型と逆の導電型を有する半導体材料からなる。 The semiconductor memory device according to the present invention SUMMARY OF THE INVENTION comprises a storage node for holding data as a potential change, a gate in the storage node is connected, one of a source and a drain connected to the bit line, and a read transistor for reading on or off by the memory data in accordance with the potential of the storage node to the bit line, the gate electrode of the read transistor is a semiconductor material having a conductivity type opposite the conductivity type of the channel Become.

【0017】本発明は、2トランジスタ−1キャパシタ型セル、3トランジスタ型セルなどに広く適用可能である。 [0017] The present invention is 2 transistors -1 capacitor type cells, it can be widely applied to a three-transistor type cell. たとえば、2トランジスタ−1キャパシタ型セルを有する場合、上記記憶ノードと上記ビット線または他のビット線との間に接続され、ゲートに接続された書き込みワード線の印加電圧に応じて上記データの記憶ノードへの書き込みを制御する書き込みトランジスタと、上記記憶ノードと読み出しワード線との間に接続され、読み出し時に記憶ノード電位を変化させるキャパシタとをさらに有する。 For example, 2 if having transistors -1 capacitor type cell, is connected between the storage node and the bitline or other bit lines, the storage of the data corresponding to the voltage applied of the connected write word line to the gate further comprising a write transistor which controls writing to the node, it is connected between the storage node and the read word line, and a capacitor for varying the storage node potential during reading.

【0018】また、上記読み出しトランジスタは、ゲート電極にp型ポリシリコンを含むnチャネル型の絶縁ゲート電界効果トランジスタ、或いは、ゲート電極にn型ポリシリコンを含むpチャネル型の絶縁ゲート電界効果トランジスタのどちらでもよい。 Further, the read transistor is an insulated gate field effect transistor of n-channel type including a p-type polysilicon gate electrode, or the p-channel type including a n-type polysilicon gate electrode of the insulated gate field effect transistor either will do.

【0019】上記読み出しトランジスタのチャネル導電型がn型の場合、電荷保持条件として、その閾値電圧は、上記書き込みワード線および上記読み出しワード線がローレベルをとるときに、上記データの論理に応じて異なる値をとる上記記憶ノードの電位より、大きく設定されている。 The channel conductivity type of the read transistor is an n-type case, as the charge retaining condition, the threshold voltage, when the write word line and that the read word line takes a low level, according to the logic of the data than the potential of the storage node varies accordingly, set to be larger. また、この場合の正常な読み出し動作条件として、読み出しトランジスタの閾値電圧は、上記記憶ノードのハイレベルの電位と、読み出し時に上記読み出しワード線に印加される電圧に応じて容量結合により上昇する記憶ノードの電位上昇分との加算値より小さく、 Further, as a normal reading operation conditions in this case, the threshold voltage of the read transistor, the storage node rises and the high-level potential of the storage node by capacitive coupling according to the voltage applied to the read word line in a read smaller than the sum of the potential rise of,
かつ、上記記憶ノードのローレベルの電位と上記記憶ノードの電位上昇分との加算値より大きい値に設定されている。 And it is set to a sum value greater than the potential rise of the low-level potential and the storage node of the storage node. この読み出しトランジスタのチャネル導電型がn Channel conductivity type of the read transistor is n
型の場合、その電荷保持条件と正常な読み出し動作条件を総括すると、その閾値電圧は、上記記憶ノードのハイレベルの電位と、読み出し時に上記読み出しワード線に印加される電圧に応じて容量結合により上昇する記憶ノードの電位上昇分との加算値より小さく、かつ、上記記憶ノードのハイレベルの電位と上記記憶ノードの電位上昇分との何れか大きい電位より大きい値に設定されている。 For a type, To summarize the charge retention conditions and normal read operating conditions, the threshold voltage, a high-level potential of the storage node by capacitive coupling according to the voltage applied to the read word line in a read smaller than the sum of the potential rise of the rising storage node, and is set to one greater potential greater than the potential rise of the high-level potential and the storage node of the storage node.

【0020】好適に、上記ビット線に、ラッチ機能を備えたセンスアンプが接続されている。 [0020] Preferably, to the bit line, the sense amplifier is connected with a latch function.

【0021】本発明に係る他の半導体装置は、データを電位変化として保持する記憶ノードと、上記記憶ノードにゲートが接続され、ビット線にソースまたはドレインの一方が接続され、上記記憶ノードの電位に応じてオンまたはオフし当該記憶データを上記ビット線に読み出す読み出しトランジスタとを備えるメモリセルを複数配列させたメモリセルアレイを含むメモリ部と、pチャネル型絶縁ゲート電界効果トランジスタとnチャネル型絶縁ゲート電界効果トランジスタとを含むCMOSトランジスタ回路部とを有し、上記読み出しトランジスタのゲート電極が、チャネルの導電型と逆の導電型を有する半導体材料からなる。 [0021] Another semiconductor device according to the present invention comprises a storage node for holding data as a potential change, a gate in the storage node is connected, one of a source and a drain connected to the bit line, the potential of the storage node and a memory unit including on or off to the memory cell array in which the memory cell is arrayed and a read transistor for reading the stored data to the bit line, p-channel insulated gate field effect transistor and the n-channel type insulated gate according to and a CMOS transistor circuit including a field effect transistor, the gate electrode of the read transistor is composed of a semiconductor material having a conductivity type opposite the conductivity type of the channel.

【0022】このような構成のメモリセルを行列状に配置させてメモリセルアレイを構成した場合の動作において、書き換えの際には、まず、書き込み動作の前に読み出しを行い元データをセンスアンプにラッチしておく。 [0022] latched in operation when the memory cell array by arranging the memory cell having such a structure in a matrix, when the rewriting is first in the sense amplifier based on data reads before the write operation keep.
書き込みおよび読み出しトランジスタが共にnチャネル型の場合の読み出しでは、たとえば、ビット線をディスチャージした後、書き込みワード線電位をローレベルの状態で、読み出しワード線にハイレベルの電位を設定する。 The reading when the write and read transistors are both n-channel type, for example, after the discharge the bit lines, the write word line potential at the low level, sets the high-level potential to the read word line. キャパシタの容量結合により記憶ノード電位が上昇し、記憶データ(記憶ノードの初期電位)に応じて読み出しトランジスタがオンまたはオフする。 Storage node potential rises due to the capacitive coupling of the capacitor, the read transistor is turned on or off in accordance with the stored data (the initial potential of the storage node). これによりビット線に記憶データに応じて電位差が生じる。 Thus a potential difference is generated according to the data stored in the bit line. この電位差は、センスアンプで増幅されラッチされる。 This potential difference is latched is amplified by the sense amplifier. 書き込みでは、まず、書き換え対象のセル(選択セル)が接続されたビット線のみ新データを設定する。 In writing, firstly, rewritten cell (selected cell) sets a new data only connected bit line. その後、読み出しワード線電位をローレベルにした状態で、書き込みワード線電位をローレベルからハイレベルに変化させる。 Then, in a state where the read word line potential at a low level, and changes the write word line potential from the low level to the high level.
これにより、選択セルに新データが書き込まれ、他の非選択セルは元データが再書き込みされる。 Thus, the new data is written to the selected cell, other non-selected cell source data is rewritten.

【0023】通常、絶縁ゲート電界効果トランジスタは、表面チャネル型とするために、nチャネル型にはn [0023] Normally, insulated gate field effect transistor, to the surface channel type, the n-channel type n
型のゲート電極を用い、pチャネル型にはp型のゲート電極を用いる。 Using the gate electrode of the type, the p-channel type using the gate electrode of the p-type. これに対し、本発明に係る半導体記憶装置では、読み出しトランジスタのゲート電極に、チャネルと逆導電型の不純物が導入されている。 In contrast, in the semiconductor memory device according to the present invention, the gate electrode of the read transistor, channel and opposite conductivity type impurity is introduced. このため、チャネルが形成されるp型半導体領域とp型ゲート電極材料との間(または、チャネルが形成されるn型半導体領域とn型ゲート電極材料との間)で仕事関数差が大きくなって、ロジック部などで通常用いられる絶縁ゲート電界効果トランジスタに比べ、大きな閾値電圧が実現されている。 Therefore, between the p-type semiconductor region and a p-type gate electrode material in which a channel is formed (or, between the n-type semiconductor region and the n-type gate electrode material in which a channel is formed) work function difference is large Te, compared with the normal insulated gate field effect transistor used in such as a logic unit, a large threshold voltage is realized. ゲート電極に対する異なる不純物の導入は、C The introduction of different impurities with respect to the gate electrode, C
MOSトランジスタ回路部では常套的に行われていることから、当該半導体装置内にCMOSトランジスタ回路部を内蔵する場合、本発明の適用によって付加的な工程は発生しない。 Since the MOS transistor circuit portion are routinely performed, if a built-in CMOS transistor circuit portion in the semiconductor device, an additional step by the application of the present invention does not occur.

【0024】 [0024]

【発明の実施の形態】図1は、本発明の実施形態に係る半導体記憶装置のメモリセルアレイおよびその周辺回路の要部を示すブロック図である。 Figure 1 DETAILED DESCRIPTION OF THE INVENTION is a block diagram showing a main part of a memory cell array and its peripheral circuits of a semiconductor memory device according to an embodiment of the present invention. この半導体記憶装置1 The semiconductor memory device 1
において、メモリセルアレイ内にm個×n個(m,n: In, m pieces × n pieces in a memory cell array (m, n:
任意の自然数)のメモリセル(DRAMゲインセル)がマトリックス状に配置されている。 Memory cell of any natural number) (DRAM gain cell) are arranged in a matrix. また、各列に1つずつ、参照セルRC、センスアンプSA、ディスチャージ回路DCHおよび列選択回路が設けられている。 Further, one for each row, the reference cell RC, the sense amplifier SA, the discharge circuit DCH and the column selection circuit is provided.

【0025】図2〜図4は、本発明が適用可能なDRA [0025] Figures 2-4, the present invention which is applicable DRA
Mゲインセルの構成例を示す回路図である。 It is a circuit diagram showing a configuration example of M gain cell. また、図5 In addition, FIG. 5
は、図1の各列の要部構成を示す回路図である。 Is a circuit diagram showing a configuration of a main part of each column of FIG. 図5に示すように、DRAMゲンセルMCij(i=1〜m, As shown in FIG. 5, DRAM Genseru MCij (i = 1~m,
j=1〜n;以下、単にMCと表記)が各ビット線BL j = 1 to n; hereinafter simply MC hereinafter) each bit line BL
に接続され、参照セルRCがビット線BLと対を成すビット補線BL_に接続され、センスアンプSA、ディスチャージ回路DCHおよび列選択回路がビット線BLとビット補線BL_の双方に接続されている。 Is connected to the reference cell RC is connected to the complementary bit line BL_ which forms the bit line BL and pair, sense amplifier SA, the discharge circuit DCH and the column selection circuit is connected to both the bit line BL and complementary bit BL_ .

【0026】図2に示すDRAMゲンセルMCは、2トランジスタ−1キャパシタ型であり、書き込みトランジスタTW、読み出しトランジスタTRおよびキャパシタCAPから構成される。 [0026] DRAM Genseru MC shown in FIG. 2 is a 2 transistor -1 capacitor type, the write transistor TW, composed of read transistor TR and capacitor CAP. 書き込みトランジスタTWは、 Write transistor TW is,
ゲートが書き込みワード線WWLに接続され、ソース, Gate connected to the write word line WWL, a source,
ドレインの一方がビット線BLに接続されている。 One of the drain is connected to the bit line BL. 読み出しトランジスタTRは、ゲートが書き込みトランジスタTWのソース,ドレインの他方に接続され、ソースがビット線BLに接続され、ドレインが電源電圧V DDの供給線VDDに接続されている。 Read transistor TR has a gate connected to the source of the write transistor TW, the other of the drain, a source connected to bit line BL, and a drain connected to the supply line VDD of the power supply voltage V DD. キャパシタCAPは、一方電極が読み出しトランジスタTRと書き込みトランジスタTWの接続中点に接続され、他方電極が読み出しワード線RWLに接続されている。 Capacitor CAP has one electrode connected to a connection midpoint of the read transistor TR and the write transistor TW, and the other electrode is connected to the read word line RWL. このキャパシタCAP The capacitor CAP
の一方電極、および、これに接続された読み出しトランジスタTRと書き込みトランジスタTWの接続中点が、 One electrode, and the connection point of the connected read transistor TR and the write transistor TW thereto,
当該メモリセルMCの記憶ノードSNをなす。 Forming the storage node SN of the memory cell MC.

【0027】これに対応して、図5における参照セルR [0027] Correspondingly, references in FIG cell R
Cは、参照書き込みトランジスタRTW、参照読み出しトランジスタRTRおよび参照キャパシタRCAPから構成される。 C, see the writing transistor RTW, composed of the reference read transistor RTR and the reference capacitor RCAP. 参照書き込みトランジスタRTWは、ゲートが参照書き込みワード線RWWLに接続され、ソース,ドレインの一方がビット補線BL_に接続されている。 Referring write transistor RTW has a gate connected to a reference write word line RWWL, the source, one of the drain is connected to the complementary bit line BL_. 参照読み出しトランジスタRTRは、ゲートが参照書き込みトランジスタRTWのソース,ドレインの他方に接続され、ソースがビット補線BL_に接続され、ドレインが電源電圧V DDの供給線VDDに接続されている。 Referring read transistor RTR, the gate is connected to a source of reference write transistor RTW, the other of the drain, a source connected to the complementary bit line BL_, and the drain is connected to the supply line VDD of the power supply voltage V DD. 参照キャパシタRCAPは、一方電極が参照読み出しトランジスタRTRと参照書き込みトランジスタRT Reference capacitors RCAP has one reference electrode and the reference read transistor RTR write transistor RT
Wの接続中点に接続され、他方電極が参照読み出しワード線RRWLに接続されている。 W is connected to a connection point, the other electrode is connected to a reference read word line RRWL. この参照キャパシタR This reference capacitor R
CAPの一方電極、および、これに接続された参照読み出しトランジスタRTRと参照書き込みトランジスタR One electrode of CAP, and the reference write transistor R and the reference read transistor RTR connected thereto
TWの接続中点が、当該参照セルMCにおける参照電圧の記憶ノードRSNをなす。 Connection point TW is, forms a storage node RSN of the reference voltage at the reference cell MC.

【0028】図3に示すDRAMゲンセルMCは、3トランジスタ型であり、書き込みトランジスタTW、第1 [0028] DRAM Genseru MC shown in FIG. 3 is a three-transistor type, the write transistor TW, first
読み出しトランジスタTR1および第2読み出しトランジスタRT2から構成される。 Composed of read transistor TR1 and the second read transistor RT2. 書き込みトランジスタT Writing transistor T
Wは、ゲートが書き込みワード線WWLに接続され、ソース,ドレインの一方がビット線BLに接続されている。 W has a gate connected to the write word line WWL, a source, one of the drain is connected to the bit line BL. 第1読み出しトランジスタTR1は、ゲートが読み出しワード線RWLに接続され、ドレインがビット線B First read transistor TR1 has a gate connected to a read word line RWL, the drain bit line B
Lに接続され、ソースが第2読み出しトランジスタRT Connected L, and the source is a second reading transistor RT
2のドレインに接続されている。 It is connected to the second drain. 第2読み出しトランジスタTR2は、ゲートが書き込みトランジスタTWのソース,ドレインの他方に接続され、ドレインが第1読み出しトランジスタTR1のソースに接続され、ソースが共通電位線(たとえば接地線)に接続されている。 Second read transistor TR2, the gate is connected to the source of the write transistor TW, the other drain, a drain connected to the source of the first reading transistor TR1, is connected to the source of common potential line (e.g., a ground line) . 第2 The second
読み出しトランジスタTR2のゲートと書き込みトランジスタTWの接続中点が、当該メモリセルMCの記憶ノードSNをなす。 Connection point of the gate and the write transistor TW of the read transistor TR2 forms a storage node SN of the memory cell MC.

【0029】図4に示すDRAMゲインセルMCでは、 [0029] In the DRAM gain cell MC shown in FIG. 4,
書き込みトランジスタTWが接続されたビット線(書き込みビット線WBL)のほかに読み出しビット線RBL In addition to the read bit line RBL of the write transistor TW is connected bit lines (write bit lines WBL)
が設けられ、読み出しビット線RBLに第1読み出しトランジスタTR1のドレインが接続されている。 Is provided, the drain of the first reading transistor TR1 is connected to a read bit line RBL. その他の構成は、図3の場合と同じである。 Other configurations are the same as in FIG.

【0030】センスアンプSAは、図5に示すように、 The sense amplifier SA, as shown in FIG. 5,
pMOSトランジスタPS1とnMOSトランジスタN pMOS transistor PS1 and the nMOS transistor N
S1により構成されたCMOSインバータ、および、p CMOS inverter constituted by S1, and, p
MOSトランジスタPS2とnMOSトランジスタNS MOS transistor PS2 and the nMOS transistor NS
2により構成されたCMOSインバータとにより構成されている。 It is constituted by a CMOS inverter constituted by two. 図示のように、センスアンプSAは、これらのインバータの入力端子と出力端子が互いに交差して接続されたラッチ回路である。 As shown, the sense amplifier SA is a latch circuit having an input terminal and an output terminal of the inverter are connected to cross each other.

【0031】センスアンプSAにおいて、pMOSトランジスタPS1,PS2のソースがともに正側駆動電圧の供給線SPLに接続され、nMOSトランジスタNS [0031] In the sense amplifier SA, the source of the pMOS transistor PS1, PS2 are both connected to the supply line SPL of the positive drive voltage, nMOS transistor NS
1,NS2のソースがともに負側駆動電圧の供給線SN 1, the supply line of the NS2 sources are both negative driving voltage SN
Lに接続されている。 It is connected to the L. pMOSトランジスタPS1とn pMOS transistor PS1 and the n
MOSトランジスタNS1の各ドレイン、およびpMO Each drain of the MOS transistor NS1, and pMO
SトランジスタPS2とnMOSトランジスタNS2の各ゲートがビット線BLに接続されている。 Gates of the S transistor PS2 and nMOS transistor NS2 are connected to the bit line BL. 同様に、p Similarly, p
MOSトランジスタPS2とnMOSトランジスタNS MOS transistor PS2 and the nMOS transistor NS
2の各ドレイン、およびpMOSトランジスタPS1とnMOSトランジスタNS1の各ゲートがビット補線B Drains of 2, and pMOS transistors PS1 and each gate is complementary bit line B of the nMOS transistor NS1
L_に接続されている。 It is connected to the L_.

【0032】ディスチャージ回路DCHは、トランジスタQ1,Q2,Q3により構成されている。 The discharge circuit DCH is constituted by transistors Q1, Q2, Q3. トランジスタQ1は、電位等価(イコライジング)用のnMOSトランジスタであり、ビット線BLとビット補線BL_との間に接続されている。 Transistor Q1 is a nMOS transistor for potential equivalent (equalizing) is connected between the bit line BL and complementary bit line BL_. トランジスタQ2およびQ3 Transistors Q2 and Q3
は、接地電位接続(グランディング)用のnMOSトランジスタであり、ビット線BLとビット補線BL_との間に直列接続され、その接続中点が接地電位GNDの供給線(接地線)に接続されている。 Is a nMOS transistor for connecting the ground potential (grounding), connected in series between the bit line BL and complementary bit BL_, the connection point is connected to the supply line of the ground potential GND (ground line) ing. トランジスタQ1, Transistor Q1,
Q2,Q3は、ともにディスチャージ制御信号EQの供給線に接続されている。 Q2, Q3 are both connected to the supply line of the discharge control signal EQ.

【0033】列選択回路は、ビット線BLとデータ入出力線I/Oとの間に接続されたトランジスタQ4と、ビット補線BL_とデータ入出力補線I/O_との間に接続されたトランジスタQ5とからなる。 The column select circuit includes a transistor Q4 connected between the bit line BL and the data input and output lines I / O, which is connected between the complementary bit line BL_ and a data input-output auxiliary lines I / O_ consisting of transistor Q5 Metropolitan. 両トランジスタQ4,Q5は、たとえばnMOSトランジスタからなり、ゲートが相互接続されて図示しない列デコーダに入力されている。 Both transistors Q4, Q5, for example made of an nMOS transistor, a gate is input to the column decoder (not shown) are interconnected.

【0034】本発明の実施形態に係る2トランジスタ− The second transistor according to an embodiment of the present invention -
1キャパシタ型メモリセルMCの平面パターン例を図6 Figure planar pattern example of one capacitor type memory cells MC 6
に示す。 To show. また、図7に、図6のA−A線の概略断面図を示す。 Further, in FIG. 7 shows a schematic cross-sectional view of line A-A of FIG. なお、図6(A)は第2配線層の形成後を、図6 Note that after the formation shown in FIG. 6 (A) and the second wiring layer, FIG. 6
(B)は完成後を示したものであり、以後、これらの図を用いて当該メモリセルの製造について述べる。 (B) is limited to showing the completed, thereafter, the process for producing of the memory cell with reference to these drawings.

【0035】まず、半導体基板1内にp型のウエル(p [0035] First, p-type well in the semiconductor substrate 1 (p
ウエル)2を形成し、その表面に所定パターンにて素子分離絶縁層を形成する。 Well) 2 is formed, forming an element isolation insulating layer in a predetermined pattern on the surface thereof. つぎに、たとえば酸化シリコンからなるゲート絶縁膜3とポリシリコンからなる第1配線層を順に成膜する。 Then, sequentially forming a first wiring layer formed of the gate insulating film 3 and the polysilicon of silicon oxide for example. このポリシリコンの成膜後のイオン注入により、ポリシリコンにp型不純物とn型不純物を打ち分ける。 By ion implantation after the deposition of the polysilicon, separately implanted a p-type impurity and the n-type impurity into the polysilicon. 本例では、少なくとも読み出しトランジスタTRのゲート電極となるポリシリコン領域はp型とする。 In this example, polysilicon region as a gate electrode of at least the read transistor TR is set to p-type. ポリシリコン上に酸化シリコン膜4および窒化シリコン膜5の積層膜を堆積し、この積層膜4,5とともに下方のポリシリコンおよびゲート絶縁膜3をパターンニングする。 Depositing a stacked film of the silicon oxide film 4 and the silicon nitride film 5 on the polysilicon, patterning the polysilicon and the gate insulating film 3 below together with the laminated films 4 and 5. これにより、図6(A)に示すように、p Thus, as shown in FIG. 6 (A), p
ウエル2と直交しワード線方向(図の横方向)にセル間を貫く書き込みワード線WWLと、pウエル2と直交しセル内で局所的に設けられたp型の第1局所配線層20 Well 2 and perpendicular to the word line direction and the write word line WWL through the inter-cell (lateral direction in FIG.), P-well 2 and perpendicular to the first local wiring layer 20 of p-type which is provided locally within the cell
とが形成される。 Door is formed.

【0036】この第1配線層の側壁にサイドウォール絶縁層6を形成する。 [0036] forming a sidewall insulating layer 6 on the side walls of the first wiring layer. また、その周囲のpウエル2表面に最初は低濃度で、サイドウォール絶縁層6の形成後は高濃度でn型不純物を導入してLDD構造を有するn型不純物領域21を形成する。 Also, at low concentrations initially in the p-well 2 surface of the surrounding, after the formation of the sidewall insulating layer 6 to form an n-type impurity regions 21 having an LDD structure by introducing n-type impurities at a high concentration. n型不純物領域21は、電源電圧V DDの供給線VDDとして、ワード線方向にセル間を貫き、ビット線方向(図の縦方向)に隣接する2セル間で共有される配線部分を有する。 n-type impurity region 21 has a supply line VDD of the power supply voltage V DD, penetrate between cells in the word line direction, the wiring portion to be shared between two cells adjacent in the bit line direction (vertical direction in the drawing). この配線部分(電源電圧供給線VDD)のすぐ脇で第1局所配線層20と直交する部分のpウエル表面領域に、読み出しトランジスタTRが形成される。 The p-well surface area of ​​the portion immediately orthogonal to the first local wiring layer 20 on the side of the wiring portion (the power supply voltage supply line VDD), the read transistor TR is formed. また、書き込みワード線WWLと直交する部分のpウエル表面領域に、書き込みトランジスタTWが形成される。 Further, the p-well surface area of ​​the portion perpendicular to the write word line WWL, write transistor TW is formed.

【0037】第1層間絶縁膜を成膜し、第1層間絶縁膜をパターンニングして、n型不純物領域21上で開口するコンタクト孔22,23および第1局所配線層20上で開口するコンタクト孔24を同時に形成する。 The contacts the first interlayer insulating film is formed, the first interlayer insulating film is patterned to open on the contact holes 22 and 23 and the first local wiring layer 20 that is open on the n-type impurity regions 21 simultaneously forming the hole 24. このうち読み出しトランジスタTRの直ぐ脇でn型不純物領域21上に開口したコンタクト孔22がビットコンタクトBCの一部となる。 Contact hole 22 which is open becomes part of the bit contact BC immediately beside the one read transistor TR on the n-type impurity region 21. 第1層間絶縁膜上に第2局所配線層25およびパッド層26を形成する。 On the first interlayer insulating film to form the second local wiring layer 25 and pad layer 26. 第2局所配線層2 Second local wiring layer 2
5はコンタクト孔23,24間を接続し、パッド層26 5 is connected between the contact holes 23 and 24, pad layer 26
はコンタクト孔22上に重ねられる。 It is superimposed on the contact hole 22.

【0038】第2層間絶縁膜を成膜し、第2層間絶縁膜をパターンニングして、図6(B)に示すように、第1 [0038] The second interlayer insulating film is formed, a second interlayer insulating film is patterned, as shown in FIG. 6 (B), first
ビアホール27,28を形成する。 Forming via holes 27 and 28. 第1ビアホール27 First via holes 27
は、パッド層26上に開口されビットコンタクトBCの一部となる。 Is opened on the pad layer 26 becomes a part of the bit contact BC. 第1ビアホール28は第2局所配線層25 The first via hole 28 and the second local wiring layer 25
上に開口する。 Open to the top. 第2層間絶縁膜上に、第1ビアホール2 On the second interlayer insulating film, the first via hole 2
7上に接するビット線BLと、第1ビアホール28上に接するパッド層29を同時に形成する。 A bit line BL in contact over 7 to form a pad layer 29 in contact on the first via hole 28 at the same time.

【0039】第3層間絶縁膜を成膜し、第3層間絶縁膜をパターンニングして、パッド層29上に第2ビアホール30を形成する。 [0039] The third interlayer insulating film is formed, the third interlayer insulating film is patterned to form a second via hole 30 on the pad layer 29. 第3層間絶縁膜上に、第2ビアホール30に接続する四角形状のキャパシタ下部電極層31 On the third interlayer insulating film, rectangular capacitor lower electrode layer 31 connected to the second via holes 30
を形成する。 To form. キャパシタ誘電体膜を成膜した後、キャパシタ誘電体膜上に、ワード線方向のセル間を貫くキャパシタ上部電極層32を形成する。 After forming the capacitor dielectric film, on the capacitor dielectric film to form a capacitor upper electrode layer 32 through the inter-word-line direction of the cell.

【0040】このセル構造例では、トランジスタTR, [0040] In this cell structure example, the transistor TR,
TWがともにバルク型でありトランジスタ特性および均一性に優れ、配線層でキャパシタ電極を形成するためC C for TW both excellent and transistor characteristics and uniformity bulk type, to form a capacitor electrode wiring layer
MOSトランジスタプロセスとの整合性がよいという利点がある。 Consistency with the MOS transistor process there is an advantage that good.

【0041】なお、このセル構造の形成では、読み出しトランジスタTRのゲート電極20をp型とするために、レジストの形成とイオン注入の工程が必要となる。 [0041] In the formation of the cell structure, to the gate electrode 20 of the read transistor TR and p-type, resist the formation and the ion implantation process is needed.
しかし、この異なる導電型の不純物のゲート電極への注入は、同時形成される他の回路、たとえば図5のCMO However, injection into the gate electrodes of the different conductivity type impurities, other circuits are simultaneously formed, for example, CMO of 5
Sセンスアンプ回路SAの形成では必要なものであり、 Are those required in the formation of S sense amplifier circuit SA,
当該半導体装置の製造全体でみれば何ら工程増とならない。 Not any a step increase when viewed in the entire manufacturing the semiconductor device.

【0042】つぎに、図5に示す回路の動作を、図8のタイミングチャートを用いて説明する。 Next, the operation of the circuit shown in FIG. 5 will be described with reference to the timing chart of FIG. 図8のデータラッチの前に、ディスチャージ回路DCHによりビット線BLが接地電位GNDに保持される。 Before the data latches of FIG. 8, the bit line BL is maintained at the ground potential GND by the discharge circuit DCH. 制御信号EQがローレベルからハイレベルに推移すると、トランジスタQ When the control signal EQ is to transition from a low level to a high level, transistor Q
1がオンしてビット線BLおよびビット補線BL_を電気的に接続するとともに、トランジスタQ2とQ3がオンして、ビット線BLおよびビット補線BL_をともに接地線に接続する。 With 1 to electrically connect the on to the bit lines BL and complementary bit BL_, the transistors Q2 and Q3 are turned on, connected to both the ground line bit line BL and complementary bit line BL_. これにより、ビット線BLおよびビット補線BL_に短時間で接地電位0Vが設定される。 Thus, the ground potential 0V is set in a short time to the bit lines BL and complementary bit line BL_.
また、このディスチャージ期間に、参照書き込みワード線RWWLが活性化されて参照書き込みトランジスタR Further, in the discharge period, the reference write word line RWWL is activated reference write transistor R
TWがオンする。 TW is turned on. このため、参照セルRCの記憶ノードRSNの電荷がビット補線BL_に放出され、この記憶ノードRSNの電位が接地電位0Vに初期設定される。 Therefore, the charge of the reference cell RC of the storage node RSN is released the complementary bit line BL_, the potential of the storage node RSN is initialized to the ground potential 0V.

【0043】データラッチは、書き込まれた記憶データをビット線BLに読み出してセンスアンプSAでラッチする動作である。 The data latch is an operation to latch in the written sense amplifier SA stored data is read out to the bit line BL. この読み出しのとき、図8(A)に示すように、まずローレベルで保持されていた読み出しワード線RWLにハイレベルの読み出し電圧(たとえば、 When this reading, as shown in FIG. 8 (A), the read word line RWL to a high level of the read voltage held first at a low level (e.g.,
電源電圧V DD )が印加される。 Power supply voltage V DD) is applied. これにより、図1の同一ワード線に接続された全てのメモリセルMCにおいて、 Thus, in all the memory cells MC connected to the same word line in FIG. 1,
記憶ノードSN電位Vsn、すなわち読み出しトランジスタTRのゲート電位に応じて読み出しトランジスタTR Storage node SN potential Vsn, i.e. read transistor in accordance with the gate potential of the read transistor TR TR
がオンまたはオフする。 But on or off. たとえば、“1”データ保持の場合のみ読み出しトランジスタTRがオンして、ビット線BLが電源電圧V DDにより充電される。 For example, "1" when the data holding only read transistor TR is turned on, the bit line BL is charged by the power supply voltage V DD. “0”データ保持の場合、読み出しトランジスタTRがオフのままでビット線BLに電位変化はない。 "0" when the data retention, read transistor TR is not a potential change in the bit line BL remains off.

【0044】つぎに書き込みを行うが、書き込みに際しては、図8(A)に示すように読み出しワード線RWL [0044] Then perform writing but, at the time of writing, the read word line RWL as shown in FIG. 8 (A)
をハイレベルからローレベルに推移させた後、図8 After transition to the low level from the high level, as shown in FIG. 8
(C)に示すように書き込みたい新データをビット線B (C) the bit lines of the new data to be written as shown in B
Lにセットする。 It is set to L. つまり、選択セルが接続されたビット線BLのみ列デコーダで選択して、図示しない書き込み用のラッチ回路に保持されていた新データを、強制的に選択ビット線BLに設定する。 That is, by selecting a column decoder only the bit line BL is selected cells are connected, the new data held in the latch circuit for writing, not shown, is set to force the selected bit line BL. 続いて、図8(B)に示すように、書き込みワード線WWLをローレベルからハイレベルに設定して、ビット線BLにラッチされていたデータを選択セルと同一行のセル全てに対し一斉に書き込む。 Subsequently, as shown in FIG. 8 (B), by setting the write word line WWL from the low level to the high level, simultaneously to all cells of the selected cell in the same row of the data latched in the bit line BL writes. これにより、非選択セルでは元データが再書き込みされ、選択セルは新データに書き換えられる。 Thus, in the non-selected cell source data is rewritten, the selected cell is rewritten to the new data. その後、書き込みワード線WWLがローレベルに戻される。 Then, the write word line WWL is returned to low level.

【0045】読み出しは、データラッチと同様にして、 [0045] read, in the same manner as in the data latch,
読み出しワード線RWLをハイレベルにすることにより、記憶ノード内のデータがビット線BLに読み出される。 By the read word line RWL to a high level, data in the storage node is read out to the bit line BL. このとき、読み出しワード線RWLの活性化と同時に、参照読み出しワード線RRWLにもハイレベルの電圧が設定される。 At this time, simultaneously with the activation of the read word line RWL, a high level voltage to the reference read word line RRWL it is set. 参照セルRCは、その参照キャパシタRCAPの容量値および参照読み出しトランジスタRT Reference cell RC, the capacitance value and the reference reading transistor RT of the reference capacitor RCAP
Rのゲート容量の設定値に応じて、参照読み出しワード線RRWLの活性化による電位上昇幅がメモリセル側の半分となるように予め設計されている。 Depending on the set value of the gate capacitance of R, the potential rise by the activation of the reference read word line RRWL are previously designed to be a half of the memory cell side. したがって、ビット補線BL_の電位は、ビット線BLの保持データに応じた変化幅の丁度中間値を維持しながら、ビット線B Thus, complementary bit line BL_ potential while maintaining exactly intermediate value change width corresponding to the data held in the bit line BL, and the bit line B
Lとともに上昇する。 It increases with L.

【0046】この保持データに応じたビット線BLの電位変化がある程度生じた段階で、センスアンプSAが活性化される。 [0046] In step change in potential of the bit line BL corresponding to the held data occurs to some extent, the sense amplifier SA is activated. つまり、正側駆動電圧SPLが正の電圧、 That is, the positive drive voltage SPL positive voltage,
たとえば電源電圧V DDになり、続いて負側駆動電圧SN For example, to the power supply voltage V DD, followed by the negative drive voltage SN
Lがたとえば接地電位0Vに変化する。 L, for example, changes to the ground potential 0V. これにより、ビット補線BL_の中間値の電圧を参照電圧として、ビット線BLの電位差が電源電圧V DDの振幅いっぱいまで急激に開いて信号増幅が行われる。 Thus, as the reference voltage a voltage of the intermediate value of the complementary bit line BL_, potential difference of the bit line BL signal amplification is performed rapidly open until the amplitude full supply voltage V DD. センスアンプSAにより読み出されたデータは、列デコーダにより選択されたものだけが、トランジスタQ4のオンによってデータ入出力線I/Oに送出され、外部に出力される。 Data read by the sense amplifier SA, only those selected by the column decoder, is sent to the data input and output line I / O by the on of the transistors Q4, is output to the outside.

【0047】センスアンプSAはラッチ回路から構成されているので、続いて書き戻し(リフレッシュ)を行うことができる。 [0047] Since the sense amplifier SA is composed of a latch circuit, it can be performed subsequently written back (refresh). すなわち、トランジスタQ4およびQ5 That is, the transistors Q4 and Q5
をオフさせた後、図8(A),(B)に示すように、読み出しワード線RWLをローレベルにし、続いて書き込みワード線WWLをハイレベルにする。 After off, as shown in FIG. 8 (A), (B), the read word line RWL to a low level, followed by a write word line WWL to a high level. すると、センスアンプSAで増幅されビット線BLにラッチされている信号が、そのまま書き込みデータとして、オン状態の書き込みトランジスタTWを介して記憶ノードSNに再書込みされる。 Then, the signal being latched to the amplified bit line BL by the sense amplifier SA, as it writes data, is written back to the storage node SN through the write transistor TW in the ON state.

【0048】なお、前記した読み出しは基本的に非破壊のデータ読み出しである。 [0048] Incidentally, the above-described read is data read basically non-destructively. すなわち、記憶ノードSNの電荷はキャパシタに誘起されて増加するが、読み出し期間中に書き込みトランジスタTWはオフし、読み出しトランジスタTRは絶縁ゲート型なので、電荷の消失は書き込みトランジスタTWのオフリーク電流によるものが主である。 That is, the charge storage node SN increases are induced in the capacitor, but the write transistor TW is turned off during the read period, the read transistor TR is a insulated gate, the loss of charge is due to the off-leak current of the write transistor TW which is the main. したがって、リフレッシュは読み出しのたびに行う必要はなく、比較的に長い時間ごとに定期的に行えば足りる。 Therefore, refresh is not necessary to perform each time of reading, it is sufficient to periodically performed every a relatively long time.

【0049】つぎに、図2のセルにおいて、正常動作のためのトランジスタ閾値電圧の条件を提示する。 Next, in the cell of FIG. 2 presents the condition of the transistor threshold voltage for normal operation. いま、 Now,
書き込みトランジスタTWの閾値電圧をVthW 、読み出しトランジスタTRの閾値電圧をVthR と表記する。 The threshold voltage of the write transistor TW Vthw, the threshold voltage of the read transistor TR is expressed as Vthr. また、書き込み時に所定の印加電圧を加えたときの各共通線の電位は、書き込みワード線WWLの電位がVWWL 、 The potential of the common line when adding a predetermined applied voltage at the time of writing, the potential of the write word line WWL VWWL,
読み出しワード線の電位が0V、“0”書き込み時のビット線BLの電位がVBL0 、“1”書き込み時のビット線BLの電位がVBL1 (>VBL0 )、電源電圧供給線V Potential of the read word line is 0V, "0" potential of the bit line BL at the time of writing VBL0, "1" potential of the bit line BL at the time of writing VBL1 (> VBL0), the power supply voltage supply line V
DDの電位がV DDであるとする。 Potential of DD is assumed to be V DD.

【0050】書き込み時に、ビット線BLに、書き込みデータの論理に応じてVBL0 またはVBL1 が設定される。 [0050] During writing, the bit line BL, VBL0 or VBL1 is set in accordance with the logic of the write data. 読み出しワード線RWLの電位を0Vとした状態で、書き込みトランジスタTWをオンさせる。 The potential of the read word line RWL in a state where the 0V, turning on the write transistor TW. “0”データ書き込みの場合、ビット線BL電位が低い電圧レベルのVBL0 に予め設定されていることから、書き込みトランジスタTWがオンすると、記憶ノードSNから電荷が引き抜かれ、記憶ノードSNの電位Vsn(0) はVBL0 "0" data write, since the bit line BL potential is preset to a low voltage level VBL0, the write transistor TW is turned on, the charge is withdrawn from the storage node SN, the potential Vsn storage node SN ( 0) VBL0
になる。 become.

【0051】一方、“1”データ書き込みの場合、ビット線BL電位が高い電圧レベルのVBL1 に予め設定されていることから、書き込みトランジスタTWがオンすると、記憶ノードSNに電荷が供給される。 Meanwhile, "1" data write, since the bit line BL potential is previously set to a high voltage level VBL1, write transistor TW is turned on, the charge in the storage node SN is supplied. この場合の記憶ノードSNの電位Vsn(1)は、書き込みトランジスタTWにおける、いわゆる“nMOSトランジスタのVt Vsn (1) the potential of the storage node SN in this case, the write transistor TW, Vt so-called "nMOS transistor
h落ち”により、VBL1 と (VWWL-VthW)のうち何れか小さい方の電位、即ち、Vsn(1) =MIN (VBL1,VWW The h drop ", whichever is smaller potential of the VBL1 (VWWL-VthW), i.e., Vsn (1) = MIN (VBL1, VWW
L-VthW)で表される電位となる。 The potential represented by L-VthW).

【0052】このように、書き込み後の記憶ノードSN [0052] In this way, the storage node after writing SN
の電位は、ビット線BLに設定された書き込みデータに応じて、ビット線電位と、書き込みトランジスタTWのゲート印加電圧および閾値電圧とにより決まる。 The potential, in accordance with the write data set in the bit line BL, and the bit line potential, determined by the applied gate voltage and the threshold voltage of the write transistor TW.

【0053】書き込み後のデータ保持時において、書き込みワード線WWLと読み出しワード線RWLをともに0V、電源電圧供給線VDDの電位をV DDとし、ビット線BLの電位は任意の値に設定されているとする。 [0053] At the time of data holding after writing both 0V to the write word line WWL and the read word line RWL, the potential of the power supply voltage supply line VDD and to V DD, the potential of the bit line BL is set to an arbitrary value to. このとき、読み出しワード線RWLの電位0Vで読み出しトランジスタTRがオフしている必要がある。 At this time, the read transistor TR needs to have turned off at a potential of 0V read word line RWL. このため、 For this reason,
読み出しトランジスタTRの閾値電圧VthR が次式(1)を満たすことが、データ保持のための条件となる。 Threshold voltage VthR of the read transistor TR is to satisfy the following equation (1), the condition for data retention.

【0054】 [0054]

【数1】Vsn(0) <Vsn(1) <VthR …(1) [Number 1] Vsn (0) <Vsn (1) <VthR ... (1)

【0055】一方、読み出し時の各共通線における電位に関しては、書き込みワード線WWLの電位,ビット線BLのプリチャージ電位がともに0V、読み出しワード線RWLの電位がVRWL 、電源電圧供給線VDDの電位がV DDに設定されているとする。 On the other hand, with respect to the potential at the common line during reading, the potential of the write word line WWL, the precharge potential is both 0V bit line BL, and the potential of the read word line RWL Vrw1, the potential of the power supply voltage supply line VDD There and is set to V DD.

【0056】すなわち、まず、ビット線BLを0Vの状態に予めプリチャージする。 [0056] That is, first, in advance precharge the bit lines BL to the state of 0V. また、書き込みトランジスタTWをオフしておくため、書き込みワード線WWLの電位を0Vに設定する。 Moreover, to keep off the write transistor TW, it sets the potential of the write word line WWL to 0V. その後、読み出しワード線RW After that, the read word line RW
Lに所定電圧を印加して、その電位をVRWL に設定する。 By applying a predetermined voltage L, and sets the potential to Vrw1. これにより、キャパシタCAPを介して読み出しワード線RWLに容量結合した記憶ノードSNの電位が上昇する。 Thus, the potential of the storage node SN which is capacitively coupled to the read word line RWL through the capacitor CAP is increased. 記憶ノードSNの電位上昇の最終値は、データ保持時の記憶ノードSN電位Vsn(0) またはVsn(1) によって異なり、これにより読み出しトランジスタTRのオン/オフが決まる。 The final value of the potential rise of the storage node SN, depends on the data retention time of the storage node SN potential Vsn (0) or Vsn (1), thereby the read transistor TR on / off is determined. つまり、保持データが“0”の場合に読み出しトランジスタTRはオフ状態のままであり、保持データが“1”の場合に読み出しトランジスタTRはオフ状態からオン状態に移行する。 That is, the read transistor TR when the held data is "0" remains in the off state, the read transistor TR when the held data is "1" is shifted from the OFF state to the ON state. この結果、保持データが“1”の場合に電源電圧供給線VDDから電荷が供給されてビット線BLの電位が上昇する一方で、 As a result, the data held is the charge from the power supply voltage supply line VDD is supplied to the case of "1" while the potential of the bit line BL increases,
保持データが“0”の場合はトランジスタのオフリーク電流程度しか電流の流入はないので、ビット線BLの電位は殆ど変化しない。 Since the case of holding data is "0" is not flowing current only off-leak current of approximately the transistor, the potential of the bit line BL is hardly changed. このようにして、記憶ノードSN In this manner, the storage node SN
に保持されたデータをビット線BLの電位変化に変換して読み出すことができる。 Data held in the can the reading is converted to a potential change of the bit line BL.

【0057】以上のような読み出し動作が行われるためには、読み出しトランジスタTRの閾値電圧VthR が、 For [0057] above-described read operation is performed, the threshold voltage VthR of the read transistor TR is,
“0”データ保持時の記憶ノードSNの電位上昇最終値より大きく、“1”データ保持時の記憶ノードSNの電位上昇最終値より小さくなければならない。 "0" greater than the potential rise final value of the storage node SN of the data holding, "1" must be less than the potential rise final value of the storage node SN of the data holding. つまり、読み出しトランジスタTRの閾値電圧は、次式(2)を満足する必要がある。 That is, the threshold voltage of the read transistor TR, it is necessary to satisfy the following equation (2).

【0058】 [0058]

【数2】 [Number 2]

【0059】ここで、キャパシタCAPの容量をC1, [0059] Here, C1 the capacitance of the capacitor CAP,
読み出しトランジスタTRのゲート容量をC2としたときに、αはC1/(C1+C2)で与えられ予め決められた定数である。 The gate capacitance of the read transistor TR is taken as C2, alpha is a predetermined constant given by C1 / (C1 + C2). 上記した式(1)および式(2)から次式(3)が得られる。 Above formula (1) and the following equation from equation (2) (3) is obtained.

【0060】 [0060]

【数3】 Vsn(0) <MAX(Vsn(1) ,αVRWL )<VthR <Vsn(1) +αVRWL …(3) [Number 3] Vsn (0) <MAX (Vsn (1), αVRWL) <VthR <Vsn (1) + αVRWL ... (3)

【0061】いまキャパシタCAPと読み出しトランジスタTRが、αVRWL =Vsn(1) を満たすように形成されたとする。 [0061] Now the capacitor CAP and the read transistor TR is the formed so as to satisfy the αVRWL = Vsn (1). このとき、上記式(3)は次式(3)'のように簡略化される。 In this case, the equation (3) simplifies to equation (3) '.

【0062】 [0062]

【数4】αVRWL <VthR <2αVRWL …(3)' [Number 4] αVRWL <VthR <2αVRWL ... (3) '

【0063】この式(3)'の場合、読み出しトランジスタTRのオン時とオフ時のゲート電圧の差、すなわちデータ“1”時とデータ“0”時のゲート電圧差はαV [0063] In this equation (3) ', the difference between the on-time of the gate voltage when off the read transistor TR, that is, data "1" gate voltage difference when the time and the data "0" is αV
RWLである。 It is a RWL. セル微細化とともにキャパシタCAP容量が制限され、一般にαは低下傾向にある。 Capacitor CAP capacitance with cell miniaturization is limited, typically α tends to decrease. また、電源電圧の低減の要請からはVRWL も低くするのが望ましい。 Further, it is desirable to lower VRWL is the demand for reduction of power supply voltage.
ところが、このような理由からαVRWL が低下すると、 However, when αVRWL is reduced from this reason,
上記(3)'式から明らかなように、正常読み出し動作の電圧マージンが低くなってノイズに弱くなる。 (3) 'As apparent from the equation, it becomes vulnerable to noise is low voltage margin of normal read operations. したがって、αVRWL には一定の下限値が存在し、その結果として、読み出しトランジスタTRの閾値電圧VthR を余り低くできない。 Accordingly, certain lower limit exists in ArufaVRWL, consequently, can not be lowered too much the threshold voltage VthR of the read transistor TR.

【0064】その一方で、ロジック回路では、低電圧化しても駆動電流を確保して高速動作させるにはトランジスタ閾値を低下させる傾向がある。 [0064] On the other hand, in the logic circuit, the high-speed operation even if a lower voltage to ensure the driving current tends to reduce the transistor threshold. このため、上記したDRAMゲインセルをロジック回路と混載したLSIでは、メモリ部とロジック部における必要なトランジスタ閾値電圧が異なってしまう。 Therefore, the LSI and the DRAM gain cell described above was mixed and the logic circuit becomes different needs transistor threshold voltage in the memory portion and a logic portion. つまり、メモリセル内の読み出しトランジスタTRの閾値電圧VthR を他のトランジスタの閾値電圧より大きくする必要性が生じている。 In other words, it needs to be larger than the threshold voltage of the read transistor other transistor threshold voltage VthR of TR in the memory cell has occurred.

【0065】本実施形態では、少なくとも読み出しトランジスタTRについて、ゲート電極の導電型をチャネルと逆にして、両者の仕事関数差を大きくして閾値電圧の大きく設定している。 [0065] In this embodiment, for at least read transistor TR, the conductivity type of the gate electrode to the channel and opposite, are made larger set of threshold voltage by increasing the work function difference between them. しかも、この閾値電圧差を設けるために、付加的な工程が何ら必要ない。 Moreover, in order to provide the threshold voltage difference, an additional step is not any need. また、VBL0 = In addition, VBL0 =
0V、VBL1 =VWWL =VRWL =V DDとして、上記式(3)を満足するトランジスタ閾値電圧VthW,VthR を設定できれば、当該メモリセルMCを電源電圧V DDと接地電位0V以外を使用せずに動作させることが可能となる。 0V, as VBL1 = VWWL = VRWL = V DD , transistor threshold voltage VthW that satisfies the above formula (3), if set to Vthr, operating the memory cells MC without using the power supply voltage V DD except ground potential 0V it is possible to. したがって、この場合は周辺回路において別の内部電源電圧を発生させたり、高電圧用の特別なトランジスタを形成する必要がない。 Thus, this or to generate another internal power supply voltage in the peripheral circuit if, there is no need to form a special transistors for high voltages. すなわち、電源供給の観点で、または高耐圧トランジスタを不要とするプロセス上の観点で、このメモリ製造プロセスは、ロジック製造プロセスとの整合性がよくなる。 That is, in terms of power supply or a high voltage transistor in terms of the process to eliminate, this memory manufacturing process, consistent with the logic manufacturing process is improved. キャパシタCAPを有しているが、その形状が配線層を電極に用いた平行平板型であることから、この点でもロジック製造プロセスとの整合性が高い。 It has the capacitor CAP, since its shape is parallel-plate type using a wiring layer on the electrode, a high consistency with even logic manufacturing process in this respect. 以上より、メモリ−ロジック混載ICが低コストで容易に実現しやすくなる。 Thus, the memory - logic embedded IC tends to easily realized at low cost.

【0066】なお、本実施形態では、種々の変更が可能である。 [0066] In the present embodiment, and various modifications are possible. 本実施形態では、読み出しトランジスタTR In the present embodiment, the read transistor TR
(またはTR1)のゲート電極をp型としていたが、必要に応じて、書き込みトランジスタTWあるいは他の読み出しトランジスタTR2のゲート電極をp型とすることができる。 The gate electrode (or TR1) had a p-type, if necessary, the gate electrode of the write transistor TW or other read transistor TR2 may be p-type.

【0067】図2では、読み出しトランジスタTRがビット線BLと電源電圧供給線VDDとの間に接続されていた。 [0067] In Figure 2, the read transistor TR has been connected between the bit line BL and the power supply voltage supply line VDD. これは、ビット線BLに読み出した後のデータをラッチして、そのまま論理反転させずにリフレッシュ時のデータまたは書き換え時の非選択セルデータとして用いることができるためである。 This latches the data after reading the bit line BL, and is because it can be used as a non-selected cell data when data or rewriting the refresh without logically inverted. したがって、ラッチデータを強制反転させる機能を有する場合、読み出しトランジスタTRを電源電圧共通線VDDでなく接地線に接続させてもよい。 Accordingly, if having the function of forcibly inverting the latch data, it may be connected to the ground line rather the read transistor TR power supply voltage common line VDD. 逆に、図3および図4では、第2読み出しトランジスタTR2を電源電圧V DDの供給線に接続させてもよい。 Conversely, in FIGS. 3 and 4, it may be connected to the second read transistor TR2 to the supply line of the power supply voltage V DD.

【0068】また、図9に示すように、読み出しトランジスタTRおよび書き込みトランジスタのチャネル導電型をp型としてもよい。 [0068] Further, as shown in FIG. 9, the channel conductivity type of the read transistor TR and the write transistor may be a p-type. この場合、図10に示すように、少なくとも読み出しトランジスタTRのゲート電極41はn型にする。 In this case, as shown in FIG. 10, the gate electrode 41 at least read transistor TR is the n-type. また、ラッチデータの論理反転を不要とする観点から、読み出しトランジスタTRを接地線に接続する構成が望ましい。 From the viewpoint of eliminating the need for logic inversion of the latch data, configuration of connecting the read transistor TR to the ground line is desirable. この場合、図5のディスチャージ回路DCHに代えて、ビット線BLおよびビット補線BL_をハイレベルの電圧に設定するプリチャージ回路を設ける。 In this case, instead of the discharge circuit DCH in FIG 5, it provided a precharge circuit for setting the bit lines BL and the complementary bit line BL_ a high level voltage. プリチャージ回路は、たとえば、図5におけるディスチャージ回路DCHの接地線を電源電圧V Precharge circuit, for example, the power supply voltage V of the ground line of discharge circuit DCH in FIG
DDの供給線VDDに置き換えて構成される。 Constructed by replacing the DD supply line VDD of. トランジスタをpMOSとしたことにともない、信号レベルのハイレベルとローレベルを全て反対に置き換えれば上述した動作説明をそのまま適用できる。 Along with that the transistor and pMOS, Operation All the above is replaced in the opposite signal level of the high level and a low level can be applied as it is.

【0069】さらに、読み出しトランジスタTRおよび書き込みトランジスタTWの一方のチャネル導電型をp [0069] Furthermore, one of the channel conductivity type of the read transistor TR and the write transistor TW p
型、他方をn型とすることもできる。 Type and the other may be a n-type. この場合にも、すくなくとも読み出しトランジスタTRのゲート電極は、 In this case, the gate electrode of at least the read transistor TR,
その導電型をチャネル導電型と逆にする。 To the conductivity type opposite to that channel conductivity type.

【0070】また、動作も上記したモードに限定されない。 [0070] In addition, not limited to the operation was also the mode. たとえば、書き込み時に読み出しワード線RWLの電位をハイレベルにし、読み出し時に読み出しワード線RWLの電位をローレベルにして、αVRWL だけ電位降下させる動作モードも存在する。 For example, the potential of the read word line RWL to a high level at the time of writing, and the potential of the read word line RWL to a low level during reading, there operation mode in which only the potential drop ArufaVRWL. このモードでは、降下後の電位が初期の記憶ノード電位Vsn(0) とVsn(1)の中間値をとることを条件に、正常なデータ読み出しが可能となる。 In this mode, the potential after drop on condition that take intermediate values ​​of the initial storage node potential Vsn (0) and Vsn (1), it is possible to normal data read.

【0071】 [0071]

【発明の効果】本発明に係る半導体記憶装置によれば、 According to the semiconductor memory device according to the present invention,
少なくとも読み出しトランジスタのゲート電極の導電型をチャネルと逆にすることにより、閾値電圧を上げている。 By the channel opposite the conductivity type of the gate electrode of at least the readout transistor, and raising the threshold voltage. このため、他の書き込みトランジスタ、あるいはロジック回路、センスアンプ回路などを構成するトランジスタの閾値電圧を低くして、高速動作させながら、その一方で、メモリセルの動作マージンの低下を防止して誤動作を防いでいる。 Therefore, other write transistor or logic circuit, to lower the threshold voltage of the transistors constituting the sense amplifier or the like circuit, while high-speed operation, on the other hand, a malfunction to prevent a reduction in the operating margin of the memory cell It is prevented. したがって、このメモリセルを有するメモリ部は、低電圧、高速動作が必要な回路との混載に適している。 Therefore, a memory unit having the memory cell is suitable for mixed with the low-voltage, high-speed operation is required circuitry. また、たとえばロジック回路、センスアンプ回路などが元々CMOSトランジスタ回路の場合、 Also, for example a logic circuit, if the originally CMOS transistor circuit such as a sense amplifier circuit,
この一部のゲート電極の逆導電型化は追加工程を伴わず、コスト増の要因とならない。 Opposite conductivity type of the portion of the gate electrode without an additional step, not a factor of cost increase. 以上より、本発明によって、製造プロセスが簡素かつ低コストで動作信頼性が高いシステムICの実現が容易になる。 As described above, the present invention, the manufacturing process is facilitated to realize a higher system IC operational reliability with a simple and low cost.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の実施形態に係る半導体記憶装置のメモリセルアレイおよびその周辺回路を示すブロック図である。 1 is a block diagram showing a memory cell array and its peripheral circuits of a semiconductor memory device according to an embodiment of the present invention.

【図2】本発明が適用可能なDRAMゲインセルの構成例1を示す回路図である。 [2] The present invention is a circuit diagram showing a configuration example 1 of a DRAM gain cell applicable.

【図3】本発明が適用可能なDRAMゲインセルの構成例2を示す回路図である。 3 is a circuit diagram showing a configuration example 2 of the present invention is applicable DRAM gain cell.

【図4】本発明が適用可能なDRAMゲインセルの構成例3を示す回路図である。 [4] The present invention is a circuit diagram showing a configuration example 3 of a DRAM gain cell applicable.

【図5】本発明の実施形態に係るメモリセルアレイの要部(セル1列分)の構成を示す回路図である。 5 is a circuit diagram showing a configuration of a main part of a memory cell array according to an embodiment of the present invention (one column cell).

【図6】構成例1のDRAMゲインセルの構造を示す平面図である。 6 is a plan view showing a structure of a DRAM gain cell configuration example 1.

【図7】読み出しトランジスタの構造を示す断面図である。 7 is a sectional view showing the structure of a read transistor.

【図8】本発明に実施形態に係るDRAMゲインセルの動作時の読み出しワード線、書き込みワード線、ビット線および記憶ノードにおける信号波形を示すタイミングチャートである。 [8] The present invention in embodiments the operation time of read word lines of the DRAM gain cell according a timing chart showing signal waveforms in the write word line, bit line and the storage node.

【図9】構成例1を例として、本発明の実施形態に係るDRAMゲインセルの変形例を示す回路図である。 The 9 Configuration Example 1 as an example, is a circuit diagram showing a modification of the DRAM gain cell according to an embodiment of the present invention.

【図10】図9の変形例における、読み出しトランジスタの断面図である。 In a modification of FIG. 10 FIG. 9 is a cross-sectional view of the read transistor.

【図11】従来の2トランジスタ−1キャパシタ型DR [11] Conventional 2 transistors -1 capacitor type DR
AMセルの回路図である。 It is a circuit diagram of the AM cell.

【符号の説明】 DESCRIPTION OF SYMBOLS

1…半導体基板、2,40…ウエル、3…ゲート絶縁膜、4…酸化シリコン膜、5…窒化シリコン膜、6…サイドウォール絶縁層、20,41…第1配線層(ゲート電極)、21,42…不純物領域、22〜24…コンタクト孔、25,26…第2配線層、27,28…第1ビアホール、29…第3配線層、30…第2ビアホール、 1 ... semiconductor substrate, 2,40 ... well, 3 ... gate insulating film, 4 ... silicon oxide film, 5 ... silicon nitride film, 6 ... sidewall insulating layer, 20,41 ... first wiring layer (gate electrode), 21 , 42 ... impurity regions, 22 to 24 ... contact hole 25 ... second wiring layer, 27 ... first hole, 29 ... third wiring layer, 30 ... second hole,
31…第4配線層、32…第5配線層、MC…DRAM 31 ... fourth wiring layer, 32 ... fifth wiring layers, MC ... DRAM
ゲインセル(メモリセル)、RC…参照セル、SA…センスアンプ、DCH…ディスチャージ回路、TW…書き込みトランジスタ、TR,TR1,TR2…読み出しトランジスタ、CAP…キャパシタ、WWL…書き込みワード線、RWL…読み出しワード線、BL…ビット線、 Gain cell (memory cell), RC ... reference cell, SA ... sense amplifier, DCH ... discharge circuit, TW ... write transistor, TR, TR1, TR2 ... read transistor, CAP ... capacitors, WWL ... write word line, RWL ... read word line , BL ... the bit line,
BL_…ビット補線、RBL…読み出しビット線、BC BL_ ... complementary bit line, RBL ... read bit line, BC
…ビットコンタクト、VDD…電源電圧の供給線、SN ... bit contact, VDD ... the power supply voltage supply line, SN
…記憶ノード。 ... storage node.

Claims (9)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】データを電位変化として保持する記憶ノードと、 上記記憶ノードにゲートが接続され、ビット線にソースまたはドレインの一方が接続され、上記記憶ノードの電位に応じてオンまたはオフし当該記憶データを上記ビット線に読み出す読み出しトランジスタとを有し、 上記読み出しトランジスタのゲート電極が、チャネルの導電型と逆の導電型を有する半導体材料からなる半導体装置。 And 1. A storage node for holding data as a potential change, a gate in the storage node is connected, one of a source and a drain to the bit line is connected, on or off with the in accordance with the potential of the storage node stored data and a read transistor for reading to the bit line, the gate electrode of the read transistor is a semiconductor device comprising a semiconductor material having a conductivity type opposite the conductivity type of the channel.
  2. 【請求項2】上記記憶ノードと上記ビット線または他のビット線との間に接続され、ゲートに接続された書き込みワード線の印加電圧に応じて上記データの記憶ノードへの書き込みを制御する書き込みトランジスタと、 上記記憶ノードと読み出しワード線との間に接続され、 2. A connected between said storage node and said bit line or other bit lines, the write controlling writing to the storage node of the data corresponding to the voltage applied of the connected write word line to the gate a transistor, is connected between the storage node and the read word line,
    読み出し時に記憶ノード電位を変化させるキャパシタとをさらに有する請求項1に記載の半導体装置。 The semiconductor device of claim 1, further comprising a capacitor for varying the storage node potential during reading.
  3. 【請求項3】上記読み出しトランジスタは、ゲート電極にp型ポリシリコンを含むnチャネル型の絶縁ゲート電界効果トランジスタである請求項1に記載の半導体装置。 Wherein said read transistor, the semiconductor device according to claim 1 to the gate electrode is an n-channel insulated gate field effect transistor including a p-type polysilicon.
  4. 【請求項4】上記読み出しトランジスタは、ゲート電極にn型ポリシリコンを含むpチャネル型の絶縁ゲート電界効果トランジスタである請求項1に記載の半導体装置。 Wherein said read transistor, the semiconductor device according to claim 1 to the gate electrode is a p-channel insulated gate field effect transistor including an n-type polysilicon.
  5. 【請求項5】上記読み出しトランジスタのチャネル導電型がn型の場合、そのしきい値は、上記書き込みワード線および上記読み出しワード線がローレベルをとるときに、上記データの論理に応じて異なる値をとる上記記憶ノードの電位より、大きく設定されている請求項2に記載の半導体装置。 5. If the channel conductivity type of the read transistor is an n-type, the threshold, when the write word line and that the read word line takes a low level, different value according to the logic of the data the semiconductor device according to claim 2, than the potential of the storage node is set to be larger to take.
  6. 【請求項6】上記読み出しトランジスタのチャネル導電型がn型の場合、そのしきい値は、上記記憶ノードのハイレベルの電位と、読み出し時に上記読み出しワード線に印加される電圧に応じて容量結合により上昇する記憶ノードの電位上昇分との加算値より小さく、かつ、上記記憶ノードのローレベルの電位と上記記憶ノードの電位上昇分との加算値より大きい値に設定されている請求項2に記載の半導体装置。 6. When the channel conductivity type of the read transistor is an n-type, the threshold is a high-level potential of the storage node, the capacitive coupling in accordance with the voltage applied to the read word line in a read smaller than the sum of the potential rise of the storage node rises by and in claim 2, which is set to an addition value greater than the potential rise of the low-level potential and the storage node of the storage node the semiconductor device according.
  7. 【請求項7】上記読み出しトランジスタのチャネル導電型がn型の場合、そのしきい値は、上記記憶ノードのハイレベルの電位と、読み出し時に上記読み出しワード線に印加される電圧に応じて容量結合により上昇する記憶ノードの電位上昇分との加算値より小さく、かつ、上記記憶ノードのハイレベルの電位と上記記憶ノードの電位上昇分との何れか大きい電位より大きい値に設定されている請求項2に記載の半導体装置。 7. If the channel conductivity type of the read transistor is an n-type, the threshold is a high-level potential of the storage node, the capacitive coupling in accordance with the voltage applied to the read word line in a read smaller than the sum of the potential rise of the storage node rises by and claims are set to either large potential greater than the potential rise of the high-level potential and the storage node of the storage node the semiconductor device according to 2.
  8. 【請求項8】上記ビット線に、ラッチ機能を備えたセンスアンプが接続されている請求項1に記載の半導体装置。 8. A said bit line, the semiconductor device according to claim 1, a sense amplifier having a latch function is connected.
  9. 【請求項9】データを電位変化として保持する記憶ノードと、上記記憶ノードにゲートが接続され、ビット線にソースまたはドレインの一方が接続され、上記記憶ノードの電位に応じてオンまたはオフし当該記憶データを上記ビット線に読み出す読み出しトランジスタとを備えるメモリセルを複数配列させたメモリセルアレイを含むメモリ部と、 pチャネル型絶縁ゲート電界効果トランジスタとnチャネル型絶縁ゲート電界効果トランジスタとを含むCMO A storage node that holds 9. Data as potential changes, the gate to the storage node is connected, one of a source and a drain to the bit line is connected, on or off with the in accordance with the potential of the storage node CMO comprising a stored data memory unit including a memory cell array having a memory cell is arrayed and a read transistor for reading to the bit line, and a p-channel insulated gate field effect transistor and the n-channel insulated gate field effect transistor
    Sトランジスタ回路部とを有し、 上記読み出しトランジスタのゲート電極が、チャネルの導電型と逆の導電型を有する半導体材料からなる半導体装置。 And a S transistor circuit section, the gate electrode of the read transistor is a semiconductor device comprising a semiconductor material having a conductivity type opposite the conductivity type of the channel.
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