JP2001053164A - Semiconductor storage device - Google Patents

Semiconductor storage device

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JP2001053164A
JP2001053164A JP11221776A JP22177699A JP2001053164A JP 2001053164 A JP2001053164 A JP 2001053164A JP 11221776 A JP11221776 A JP 11221776A JP 22177699 A JP22177699 A JP 22177699A JP 2001053164 A JP2001053164 A JP 2001053164A
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read
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capacitor
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JP11221776A
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Inventor
Tadashi Ikeda
直史 池田
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Sony Corp
ソニー株式会社
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Abstract

PROBLEM TO BE SOLVED: To reduce the area of a DRAM gain cell by decreasing the number of interconnection layers. SOLUTION: A semiconductor storage device comprises, in a memory cell, a capacitor CAP, having one electrode connected with a read word line RWL, a first conductivity-type read transistor TR connected between the feeder line VDD of power supply voltage and a bit line BL and having a control electrode connected with the other electrode of the capacitor CAP, and a first conductivity-type write transistor TW connected between the other electrode of the capacitor CAP and the bit line BL and having a control electrode connected with a write word line WWL. At least one of the read transistor TR and the write transistor TW may comprises a thin-film transistor, or each transistor may comprise a bulk-type transistor.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、いわゆるDRAM BACKGROUND OF THE INVENTION The present invention is a so-called DRAM
ゲインセルの一種である2トランジスタ−1キャパシタ型のメモリセルを有し、当該セル内で、キャパシタ電極に保持された記憶データを、読み出しトランジスタにより増幅してビット線に読み出す半導体記憶装置に関する。 Has two transistors -1-capacitor type memory cells which is a kind of gain cell, in the cell, the storage data stored in the capacitor electrode, a semiconductor memory device for reading the bit line is amplified by the read transistor.

【0002】 [0002]

【従来の技術】現在、高密度、大容量の半導体メモリとして最も代表的なDRAM(Dynamic Random Access Mem At present, high-density, most typical DRAM (Dynamic Random Access Mem as a semiconductor memory of a large capacity
ory)では、図16に示すように、ビット線BLと共通電位線SLとの間にワード線WLの電位によりオン/オフが制御されるトランジスタTと、メモリキャパシタMC In ory), as shown in FIG. 16, a transistor T ON / OFF is controlled by the potential of the word line WL between the bit line BL and the common potential line SL, and the memory capacitor MC
APとを直列接続させてメモリセルMCが構成されている。 The AP by serially connected memory cells MC is constituted. この1トランジスタ−1キャパシタ型のメモリセルMCでは、メモリキャパシタMCAPとトランジスタT In the memory cell MC of the one-transistor -1 capacitor type memory capacitor MCAP and transistor T
との接続中点が記憶ノードNDとなり、この記憶ノードに蓄えられた電荷量の差によりデータの“1”と“0” Connection midpoint storage node ND next to the, data by the difference in charge amount stored in the storage node "1" and "0"
を判別する。 To determine. 記憶データの読み出しに際して安定動作を確保するには、ビット線BLに十分な大きさの電位変化を現出させることが必要であり、この観点からメモリキャパシタMCAPについて、電荷を蓄積可能な容量(キャパシタ容量)が決められる。 To ensure stable operation when reading stored data, it is necessary to revealing the potential change of sufficient magnitude to the bit line BL, and the memory capacitor MCAP In this respect, the storage capacity capable charge (capacitors capacity) is determined.

【0003】ところが、半導体メモリセルの専有面積の縮小化にともない、キャパシタ容量値そのものが低下しがちな傾向にあるうえ、大容量化によりビット線容量も増大するため、ノイズに埋もれることなく読み出し可能なビット線電位の変化が以前にも増して得にくくなっているということが顕著な問題になってきた。 [0003] However, with the reduction of the area occupied by the semiconductor memory cell, after the capacitance value itself is in and propensity reduction, since the increase bit line capacitance by a large capacity, it can be read without being buried in the noise a change of the bit line potential that has been difficult to obtain than ever have become significant problems.

【0004】この問題を解決するための一方策として、 [0004] As an approach to solve this problem,
スタック形、フィン形、円筒形など単位面積当たりの表面積を増大させたキャパシタ電極を有するスタックドキャパシタ、さらにはトレンチキャパシタなど、様々なキャパシタ構造が提案されている。 A stacked fins shaped, stacked capacitor having a capacitor electrode having increased surface area per unit area, such as cylindrical, more like a trench capacitor, there have been proposed various capacitor structure. しかしながら、基板に形成されるトレンチのアスペクト比、スタック電極層の高さなど加工技術上の限界、あるいは複雑な構造を形成するためのプロセスステップ数の増加による製造コストの増大などが原因で、単位面積当たりのキャパシタ容量値を増加させることが困難になってきている。 However, the aspect ratio of the trench formed in the substrate, the limit on the height, etc. processing technology stacked electrode layer or the cost increase due like production by process step number increases to form a complex structure, the unit to increase the capacitance value per unit area has been difficult.

【0005】その一方で、キャパシタ容量は電極間に挟むキャパシタ絶縁膜の誘電率に比例することから、誘電率が高いキャパシタ絶縁材料の開発も行われている。 [0005] On the other hand, the capacitance of the capacitor because it is proportional to the dielectric constant of the capacitor insulating film sandwiched between the electrodes, have been under development high dielectric constant capacitor insulating material. ところが、誘電体材料の開発自体の難しさにくわえ、誘電体との相性が良い電極材料の開発、これら新材料の加工技術の開発など、開発テーマが多岐に渡り開発費用や新規に導入すべき製造装置などが負担になって、DRAM However, in addition to the difficulty of the development itself of the dielectric material, compatibility is the development of good electrode material of a dielectric, such as the development of processing technology of these new materials, the development theme is to be introduced into development costs and new wide-ranging such as becomes a burden manufacturing equipment, DRAM
製造コストは増加の一途を辿っている。 Production costs are steadily increasing. したがって、セル面積を縮小しDRAMの大容量化を進めても、ビット当たりのコストがなかなか下がらないのが現状である。 Therefore, even if advancing the capacity of the DRAM to reduce the cell area, the cost per bit is at present, not decrease easily.

【0006】かかる背景のもと、構造および材料を変更せずにセル面積の縮小を進めるとした場合、DRAMセルの読み出し信号が小さくなり、ついにはメモリセルに記憶されたデータを検出することが困難になることが予想される。 [0006] Under such a background, when the advancing reduction in cell area without changing the structure and materials, the read signal of the DRAM cell is reduced, finally to detect the data stored in the memory cell It is expected to be difficult.

【0007】そこで、書き込み用と読み出し用に少なくとも2つ以上のトランジスタを有し、記憶データを読み出しトランジスタで増幅してビット線に出力する、いわゆるゲインセルが再び注目を集めている。 [0007] Therefore, at least two or more transistors for writing and reading, is amplified by reading out the stored data transistor output to the bit line, a so-called gain cell has attracted attention again. このゲインセルの一種として、たとえば、文献“A New SOI DRAM Gai As a kind of this gain cell, for example, the literature "A New SOI DRAM Gai
n Cell for Mbit DRAM's, H.Shichijo et al., Extende n Cell for Mbit DRAM's, H.Shichijo et al., Extende
d Abstracts of the 16th Conference on Solid State d Abstracts of the 16th Conference on Solid State
Device and Materials, A-7-3, 1984, pp.265-268 ”には、2トランジスタ−1キャパシタ型のDRAMセル(以下、従来のDRAMゲインセルという)が記載されている。 Device and Materials, A-7-3, 1984, the pp.265-268 ", 2 transistor -1-capacitor DRAM cell (hereinafter, referred to as conventional DRAM gain cell) is described.

【0008】この従来のDRAMゲインセルについて、 [0008] For this conventional DRAM gain cell,
図17に回路図を、図18(A)にメモリセル2個分の平面図を、図18(B)に図18(A)のA−A'線に沿った断面図をそれぞれ示す。 The circuit diagram in Figure 17 shows a plan view of the two partial memory cells in FIG. 18 (A), FIG. 18 (B) in FIG. 18 is a sectional view taken along the line A-A 'in (A), respectively. 従来のDRAMゲインセル100は、図17に示すように、書き込みトランジスタTW、読み出しトランジスタTRおよびキャパシタC Conventional DRAM gain cell 100, as shown in FIG. 17, the write transistor TW, read transistor TR and capacitor C
APから構成される。 Consisting of AP. 書き込みトランジスタTWは、ゲートが書き込みワード線WWLに接続され、ソース,ドレインの一方が書き込みビット線WBLに接続されている。 Write transistor TW has a gate connected to the write word line WWL, a source, one of the drain is connected to the write bit line WBL. 読み出しトランジスタTRは、ゲートが書き込みトランジスタTWのソース,ドレインの他方に接続され、 Read transistor TR has a gate connected to the source of the write transistor TW, the other drain,
ソースが読み出しビット線RBLに接続され、ドレインが電源電圧V DDの供給線VDDに接続されている。 Source connected to the read bit line RBL, the drain is connected to the supply line VDD of the power supply voltage V DD. キャパシタCAPは、一方電極が読み出しトランジスタTR Capacitor CAP is one electrode read transistor TR
と書き込みトランジスタTWの接続中点に接続され、他方電極が読み出しワード線RWLに接続されている。 The write is connected to the connection point of the transistors TW, and the other electrode is connected to the read word line RWL. このキャパシタCAPの一方電極、および、これに接続された読み出しトランジスタTRと書き込みトランジスタTWの接続中点が、当該メモリセルMCの記憶ノードS One electrode of the capacitor CAP, and a connection point of the connected read transistor TR and the write transistor TW thereto, the storage node S of the memory cell MC
Nをなす。 It forms the N.

【0009】このメモリセルの素子構造において、図1 [0009] In the device structure of the memory cell, Fig. 1
8に示すように、半導体バルクに形成したトランジスタに対し、薄膜トランジスタおよび積層膜構造のキャパシタを集積化させている。 As shown in 8, with respect to the transistors formed in the semiconductor bulk, and the capacitor of the thin film transistor and a stacked film structure is integrated. 半導体基板101の表面に、所定の繰り返しパターンにて形成した素子分離絶縁層10 The surface of the semiconductor substrate 101, the element isolation insulating layer 10 formed at a predetermined repetition pattern
2の周囲に半導体能動領域が形成されている。 The semiconductor active region is formed around the 2. 半導体能動領域のパターンは、ビット線方向(図の横方向)に長く互いに平行な2本の配線部分を有する。 Pattern of the semiconductor active region has a long in two parallel wire portion to each other (the horizontal direction in the figure) bit line direction. これにより、 As a result,
電源電圧V DDの供給線VDDおよび読み出しビット線R Supply line VDD and the read bit line R of the power supply voltage V DD
BLが形成されている。 BL is formed. この能動領域の2本の配線部分は、各セルごとに設けた短い短絡線部103で連結されている。 Two wiring portions of the active regions are connected by a short circuit line 103 which is provided for each cell. この短絡線部103をトランジスタの能動領域として、半導体バルク型のトランジスタ(読み出しトランジスタTR)が設けられている。 The short-circuit line section 103 as the active region of the transistor, the semiconductor bulk transistor (read transistor TR) is provided. すなわち、読み出しトランジスタTRのゲート電極となるポリシリコン層1 That is, the polysilicon layer 1 serving as a gate electrode of the read transistor TR
05が、短絡線部103の能動領域上にゲート絶縁膜1 05, the gate insulating film 1 on the active region of the short-circuit line 103
04を介して積層され、かつ、素子分離絶縁層102上に延びて配線されることで隣接する2つのセル間で共通に設けられている。 04 are laminated via, and is provided in common between adjacent two cells by being wire extends over the element isolation insulating layer 102.

【0010】この第1の導電層であるポリシリコン層1 [0010] polysilicon layer 1 is the first conductive layer
05上に、図18に示すように、所定の膜厚の絶縁膜1 On 05, as shown in FIG. 18, the insulating film 1 having a predetermined thickness
06,107を介してそれぞれ、第2、第3の導電層1 Each through 06,107, second, third conductive layers 1
08,109が形成されている。 08,109 is formed. 第2の導電層108 The second conductive layer 108
は、素子分離絶縁層102上でポリシリコン層105と交差し、ワード線方向(図の縦方向)に配線されている。 Crosses the polysilicon layer 105 on the element isolation insulating layer 102, it is wired in the word line direction (vertical direction in the drawing). この第2の導電層108とポリシリコン層105との交差部に薄膜トランジスタ(書き込みトランジスタT Thin film transistor (write transistor T at the intersection between the second conductive layer 108 and the polysilicon layer 105
W)が形成されている。 W) is formed. 第2の導電層108は、書き込みトランジスタTWのゲート電極を兼ねる書き込みワード線WWLを構成する。 The second conductive layer 108 constituting the write word line WWL also serving as a gate electrode of the write transistor TW. ポリシリコン層105は、この第2の導電層108の直下のみp型不純物が導入され、 Polysilicon layer 105, p-type impurity only immediately below the second conductive layer 108 is introduced,
他はn型不純物が導入されている。 Others are n-type impurity is introduced.

【0011】第3の導電層109は、読み出しトランジスタTR上を覆うほど広い幅を有し、ワード線方向(図の縦方向)に配線されている。 [0011] The third conductive layer 109 has a width enough to cover the read transistor TR, it is wired in the word line direction (vertical direction in the drawing). 第3の導電層109は、 The third conductive layer 109,
ポリシリコン層105に対し薄いキャパシタ絶縁膜10 Thin capacitor insulating film to a polysilicon layer 105 10
7を介して容量結合している。 It is capacitively coupled via a 7. 第3の導電層109は、 The third conductive layer 109,
キャパシタCAPの上部電極を兼ねる読み出しワード線RWLを構成する。 Constituting the read word line RWL serving as the upper electrode of the capacitor CAP.

【0012】このようなトランジスタTR,TWおよびキャパシタCAP上は、比較的厚い層間絶縁膜110で覆われている。 [0012] Such transistors TR, TW and capacitor CAP on is covered with a relatively thick interlayer insulating film 110. 層間絶縁膜110は、その表面が平坦化され、その2セル間の境界部分中央付近には、コンタクト孔が開口されている。 Interlayer insulating film 110, its surface planarized, in the vicinity of the boundary portion center between the two cells, a contact hole is opened. コンタクト孔内はタングステン等の導電材料で埋め込まれ、これによりビットコンタクトBCが形成されている。 Contact downhole are embedded with a conductive material such as tungsten, which bit contact BC is formed by. 図18(A)では図示を省略しているが、ビットコンタクトBC上を通りビット線方向に長い書き込みビット線WBLが、層間絶縁膜110 Figure 18 although not shown in (A), a long write bit line WBL on bit contact BC as the bit line direction, an interlayer insulating film 110
上に配線されている。 It is wired to the top.

【0013】このメモリセル100では、記憶ノードS [0013] In the memory cell 100, the storage node S
Nの電荷蓄積量を変えることによって、読み出しトランジスタTRのゲート電極のバイアス値を変化させる。 By varying the amount of electric charge accumulated in N, changing the bias value of the gate electrode of the read transistor TR. たとえば、記憶ノードSNの電荷蓄積量がゼロ、または、 For example, the charge storage amount of the storage node SN is zero, or
読み出し時の所定バイアス条件下で読み出しトランジスタTRがオンしない程度に少ない状態を記憶データの“0”に対応させ、読み出しトランジスタTRがオンするほど電荷の蓄積がある状態を記憶データの“1”に対応させる。 Less state to the extent that the read transistor TR with a predetermined bias condition at the time of reading is not turned on in correspondence to the "0" of the stored data, the state of the read transistor TR is the accumulation of electric charge enough to turn on the "1" of the stored data to correspond.

【0014】書き込み時には、書き込みワード線WWL [0014] At the time of writing, the write word line WWL
を活性化して書き込みトランジスタTWをオンさせて、 And activated to turn on the write transistor TW and,
書き込みビット線WBLの設定電位に応じて、上記した記憶ノードSNの電荷蓄積量を変更する。 Depending on the set potential of the write bit line WBL, changes the charge storage amount of the storage node SN as described above.

【0015】また、読み出し時には、記憶データ“1” [0015] In addition, at the time of reading, the stored data "1"
の場合、上記した記憶ノードSNの電荷蓄積量が相対的に多いので読み出しトランジスタTRがオンして、電荷が電源電圧V DDの供給線VDDから読み出しビット線R Cases, the read transistor TR is turned on since the charge storage amount of the storage node SN as described above is relatively large, the read bit line charge from the supply line VDD of the power supply voltage V DD R
BLに供給され、その電位が上昇する。 Is supplied to the BL, the potential rises. 一方、記憶データ“0”の場合、記憶ノードSNの電荷蓄積量がゼロまたは相対的に少ないので読み出しトランジスタTRはオフのままとなり、ビット線RBLの電圧は初期状態(プリチャージ電圧)を維持する。 On the other hand, if the stored data "0", the read transistor TR since the charge accumulation amount is zero or relatively small storage node SN will remain off, the voltage of the bit line RBL to maintain the initial state (pre-charge voltage) . この記憶データに応じた読み出しビット線RBLの電位変化を、図示しないセンスアンプで検出し、記憶データとして判別する。 The potential change of the read bit line RBL corresponding to the stored data, detected by a sense amplifier (not shown), to determine the stored data.

【0016】このように、キャパシタCAPの電荷蓄積は、記憶データに応じて読み出しトランジスタTRのオン/オフが制御できる程度でよい。 [0016] Thus, the charge storage capacitor CAP may be a degree can be controlled read transistor TR on / off according to the stored data. つまり、このメモリセルでは、1トランジスタ−1キャパシタ型DRAMセルのようにキャパシタの蓄積電荷で直接、大きな容量のビット線を充放電する必要がないため、キャパシタの電荷蓄積容量が小さくて済む。 That is, in this memory cell, one transistor -1 directly capacitor accumulated charge as a capacitor type DRAM cell, it is not necessary to charge or discharge the bit lines of large capacity, be small charge storage capacity of the capacitor. この結果、この構造のメモリセルでは、とくにキャパシタ構造を工夫して単位面積当たりの電荷蓄積量を向上させなくてもよく、また、高い誘電率のキャパシタ誘電体材料を開発する必要がない。 As a result, in the memory cell of this structure, in particular may not to devise a capacitor structure to improve the charge storage amount per unit area, and there is no need to develop a capacitor dielectric material of high dielectric constant. つまり、構造が複雑でないため作り易いうえ、プロセスの煩雑化に伴う製造コストの上昇がないという利点がある。 That is, after easily made since the structure is not complicated, there is the advantage that there is no increase in manufacturing cost due to complication of the process.

【0017】 [0017]

【発明が解決しようとする課題】ところが、この2トランジスタ−1キャパシタ型のメモリセル100では、書き込み用と読み出し用の2本のワード線にくわえ、書き込み用と読み出し用の2本のビット線が必要であり、配線層が非常に多い。 [SUMMARY OF THE INVENTION However, in the memory cell 100 of the 2 transistors -1 capacitor type, in addition to the two word lines for the for reading and writing, two bit lines for the for reading writing is required, the wiring layer is very high. したがって、この配線層の多さがセル面積の縮小化の制限要因となる可能性が高い。 Therefore, it is likely that abundance of the wiring layer is the limiting factor in the reduction of the cell area.

【0018】とくに、このタイプのメモリセルアレイをロジック回路と同一チップ上に集積化したメモリ−ロジック混載ICでは、ロジックプロセスとの整合をとる必要があるので無闇に配線層の多層化ができず、同じ階層に異なる配線層を並べて設計せざるを得ない。 [0018] In particular, this type of memory cell array memory integrated on a logic circuit in the same chip - can not multi-layered thoughtlessly wiring layer because the logic mixed IC, it is necessary for matching with the logic process, inevitable design side by side different wiring layers in the same hierarchy. 半導体チップのコストは製造コストのほかに材料コストとのトータルで決まることから、セル面積を極力小さくすることは重要であり、なかでも配線層数の低減はメモリ−ロジック混載を視野に入れると、極めて重要な課題である。 Cost of the semiconductor chip from the determined total of the material cost in addition to production costs, it is important to minimize the cell area, among them a reduction in the number of wiring layers is memory - put a logic embedded in the visual field, it is a very important issue.

【0019】本発明の目的は、配線層数を低減してセル面積の縮小が可能な半導体記憶装置を提供することにある。 An object of the present invention is to provide a semiconductor memory device capable of reducing the cell area by reducing the number of wiring layers.

【0020】 [0020]

【課題を解決するための手段】本発明に係る半導体記憶装置は、複数のメモリセルを有し、各メモリセル内に、 The semiconductor memory device according to the present invention SUMMARY OF THE INVENTION comprises a plurality of memory cells, in each memory cell,
一方電極が読み出しワード線に接続されたキャパシタと、電源電圧の供給線とビット線との間に接続され、制御電極が上記キャパシタの他方電極に接続された第1導電型の読み出しトランジスタと、上記キャパシタの他方電極と上記ビット線との間に接続され、制御電極が書き込みワード線に接続された第1導電型の書き込みトランジスタとをメモリセル内に有し、上記読み出しトランジスタおよび上記書き込みトランジスタの少なくとも一方が薄膜トランジスタから構成されている。 Meanwhile a capacitor electrode connected to a read word line, connected between the supply line and the bit line of the power supply voltage, and a read transistor of a first conductivity type control electrode connected to the other electrode of the capacitor, the It is connected between the other electrode and the bit line capacitor, a control electrode and a write transistor of a first conductivity type connected to the write word line in the memory cell, at least the read transistor and the write transistor one is composed of a thin film transistor. あるいは、上記読み出しトランジスタおよび上記書き込みトランジスタの双方がバルク型のトランジスタから構成されている。 Alternatively, both the read transistor and the write transistor is composed of a bulk transistor.

【0021】好適に、上記ビット線に、ラッチ機能を備えたセンスアンプが接続されている。 [0021] Preferably, to the bit line, the sense amplifier is connected with a latch function.

【0022】上記メモリセルの動作モードは2つ存在する。 [0022] The mode of operation of the memory cell there are two. ビット線を単線化したことにともない、上記読み出しトランジスタおよび上記書き込みトランジスタのしきい値は、記憶電荷のリーク防止および読み出しトランジスタの正常動作の観点から、最適範囲が存在する。 Along with that single line the bit line, the read transistor and the threshold value of the write transistor, in view of the normal operation of the leakage prevention and read transistors of the storage charge, there is an optimum range.

【0023】第1の動作モードにとって好適には、たとえばチャネル導電型がn型の場合、上記読み出しトランジスタのしきい値は、記憶データの論理に応じて異なる値をとる記憶ノードの電位より、大きく設定されている。 [0023] Preferably for the first mode of operation, for example if channel conductivity type is n-type, the threshold of the read transistor, than the potential of the storage node take different values ​​depending on the logic of the stored data, large It has been set. データ保持時の電荷リーク防止のためである。 This is because the charge leakage prevention at the time of data retention. この場合、上記読み出しトランジスタのしきい値は、上記記憶ノードのハイレベルの電位と、読み出し時に上記読み出しワード線に印加される電圧に応じて容量結合により上昇する記憶ノードの電位上昇分との加算値より小さく、かつ、上記記憶ノードのローレベルの電位と上記記憶ノードの電位上昇分との加算値より大きい値に設定されている。 In this case, the threshold of the read transistor, the addition of the high-level potential of the storage node, the potential rise of the storage node rises by capacitive coupling according to the voltage applied to the read word line in a read smaller than the value, and is set to a sum value greater than the potential rise of the low-level potential and the storage node of the storage node. 読み出しトランジスタの正常動作のためである。 This is because the normal operation of the read transistor.

【0024】第2の動作モードにとって好適には、たとえばチャネル導電型がn型の場合、上記書き込みトランジスタのしきい値は、書き込み時に読み出しワード線に印加される電圧に応じてキャパシタの容量結合により上昇した上記記憶ノードの電位上昇分から、記憶データの論理に応じて異なる値をとる記憶ノードの電位を引いた値より、大きく設定されている。 [0024] Preferably for the second mode of operation, for example if channel conductivity type is n-type, the threshold value of the write transistor, the capacitive coupling of the capacitor in accordance with a voltage applied to the read word lines during the writing from increased potential rise of the storage node, from the value obtained by subtracting the potential of the storage node that takes different values ​​according to the logic of the stored data is set larger. データ保持時の電荷リーク防止のためである。 This is because the charge leakage prevention at the time of data retention. この場合、上記読み出しトランジスタのしきい値は、上記記憶ノードのハイレベルの電位より小さく、かつ、上記記憶ノードのローレベルの電位より大きい値に設定されている。 In this case, the threshold of the read transistor is smaller than the high level potential of the storage node, and is set to a potential greater than the low level of the storage node. 読み出しトランジスタの正常動作のためである。 This is because the normal operation of the read transistor.

【0025】このような構成の半導体記憶装置では、上述したしきい値の条件のもと正常動作を保証したうえで、ビット線が単線化されている。 [0025] In the semiconductor memory device having such a configuration, after guaranteed original normal operating conditions of the threshold described above, the bit lines are single-wire. したがって、その分、セル面積が小さい。 Thus, correspondingly, a small cell area.

【0026】ビット線を単線化したことにともない、たとえば書き換えの際には、まず、書き込み動作の前に読み出しを行い元データをビット線にラッチしておく。 [0026] Along with that single line the bit line, for example when the rewriting is first kept latched in the bit line of the original data reads before the write operation. 読み出しでは、たとえば、ビット線をディスチャージした後、書き込みワード線電位をローレベルの状態で、読み出しワード線にハイレベルの電位を設定する。 In reading, for example, by discharging the bit lines, the write word line potential at the low level, sets the high-level potential to the read word line. キャパシタの容量結合により記憶ノード電位が上昇し、記憶データ(記憶ノードの初期電位)に応じて読み出しトランジスタがオンまたはオフする。 Storage node potential rises due to the capacitive coupling of the capacitor, the read transistor is turned on or off in accordance with the stored data (the initial potential of the storage node). これによりビット線に記憶データに応じて電位差が生じる。 Thus a potential difference is generated according to the data stored in the bit line. この電位差は、センスアンプで増幅されビット線にラッチされる。 This potential difference is amplified by the sense amplifier is latched to the bit line. 書き込みでは、まず、書き換え対象のセル(選択セル)が接続されたビット線のみ新データを設定する。 In writing, firstly, rewritten cell (selected cell) sets a new data only connected bit line. その後、読み出しワード線電位を第1の動作モードではローレベル、第2 Thereafter, the low level of the read word line potential in the first operating mode, the second
の動作モードではハイレベルにした状態で、書き込みワード線電位をローレベルからハイレベルに変化させる。 In operation mode while a high level, it changes the write word line potential from the low level to the high level.
これにより、選択セルに新データが書き込まれ、他の非選択セルは元データが再書き込みされる。 Thus, the new data is written to the selected cell, other non-selected cell source data is rewritten.

【0027】 [0027]

【発明の実施の形態】 第1実施形態図1は、本発明の実施形態に係る半導体記憶装置のメモリセルアレイおよびその周辺回路の要部を示すブロック図である。 DESCRIPTION OF THE PREFERRED EMBODIMENTS First Embodiment FIG. 1 is a block diagram showing a main part of a memory cell array and its peripheral circuits of a semiconductor memory device according to an embodiment of the present invention. この半導体記憶装置1において、メモリセルアレイ内にm個×n個(m,n:任意の自然数)のメモリセル(DRAMゲインセル)がマトリックス状に配置されている。 In the semiconductor memory device 1, m pieces × n pieces in the memory cell array: memory cells of (m, n arbitrary natural number) (DRAM gain cell) are arranged in a matrix. また、各列に1つずつ、参照セルRC、センスアンプSA、ディスチャージ回路DCHおよび列選択回路が設けられている。 Further, one for each row, the reference cell RC, the sense amplifier SA, the discharge circuit DCH and the column selection circuit is provided.

【0028】図2にDRAMゲインセルを、また図3に図1の各列の要部構成を、それぞれ回路図で示す。 [0028] The DRAM gain cell in FIG. 2, also each column main configuration of FIG. 1 in FIG. 3, each indicated by the circuit diagram. このDRAMゲンセルMCij(i=1〜m,j=1〜n; The DRAM Genseru MCij (i = 1~m, j = 1~n;
以下、単にMCと表記)は、図2に示すように、従来の2トランジスタ−1キャパシタ型のセルにおいて、ビット線BLを書き込み用と読み出し用に分けずに、1本で共用したものである。 Hereinafter simply hereinafter) are MC, as shown in FIG. 2, in the conventional two transistor -1-capacitor type cells, without dividing the bit line BL for a writing and reading is obtained by sharing a single . なお、メモリセルMC以外については、参照セルRCがビット線BLと対を成すビット補線BL_に接続され、センスアンプSA、ディスチャージ回路DCHおよび列選択回路がビット線BLとビット補線BL_の双方に接続されている。 Note that other than the memory cell MC, the reference cell RC is connected to the complementary bit line BL_ which forms the bit line BL and pair, sense amplifier SA, the discharge circuit DCH and the column selection circuit of the bit line BL and complementary bit BL_ both It is connected to the.

【0029】DRAMゲンセルMCは、図2に示すように、書き込みトランジスタTW、読み出しトランジスタTRおよびキャパシタCAPから構成される。 [0029] DRAM Genseru MC, as shown in FIG. 2, the write transistor TW, composed of read transistor TR and capacitor CAP. 書き込みトランジスタTWは、ゲートが書き込みワード線WWL Write transistor TW, the gate is the write word line WWL
に接続され、ソース,ドレインの一方がビット線BLに接続されている。 Is connected to the source, one of the drain is connected to the bit line BL. 読み出しトランジスタTRは、ゲートが書き込みトランジスタTWのソース,ドレインの他方に接続され、ソースがビット線BLに接続され、ドレインが電源電圧V DDの供給線VDDに接続されている。 Read transistor TR has a gate connected to the source of the write transistor TW, the other of the drain, a source connected to bit line BL, and a drain connected to the supply line VDD of the power supply voltage V DD. キャパシタCAPは、一方電極が読み出しトランジスタT Capacitor CAP is one electrode reading transistor T
Rと書き込みトランジスタTWの接続中点に接続され、 Is connected to the connection point R and the write transistor TW,
他方電極が読み出しワード線RWLに接続されている。 And the other electrode is connected to the read word line RWL.
このキャパシタCAPの一方電極、および、これに接続された読み出しトランジスタTRと書き込みトランジスタTWの接続中点が、当該メモリセルMCの記憶ノードSNをなす。 One electrode of the capacitor CAP, and a connection point of the connected read transistor TR and the write transistor TW thereto, form a storage node SN of the memory cell MC.

【0030】参照セルRCは、図3に示すように、参照書き込みトランジスタRTW、参照読み出しトランジスタRTRおよび参照キャパシタRCAPから構成される。 The reference cell RC, as shown in FIG. 3, reference write transistor RTW, composed of the reference read transistor RTR and the reference capacitor RCAP. 参照書き込みトランジスタRTWは、ゲートが参照書き込みワード線RWWLに接続され、ソース,ドレインの一方がビット補線BL_に接続されている。 Referring write transistor RTW has a gate connected to a reference write word line RWWL, the source, one of the drain is connected to the complementary bit line BL_. 参照読み出しトランジスタRTRは、ゲートが参照書き込みトランジスタRTWのソース,ドレインの他方に接続され、ソースがビット補線BL_に接続され、ドレインが電源電圧V DDの供給線VDDに接続されている。 Referring read transistor RTR, the gate is connected to a source of reference write transistor RTW, the other of the drain, a source connected to the complementary bit line BL_, and the drain is connected to the supply line VDD of the power supply voltage V DD. 参照キャパシタRCAPは、一方電極が参照読み出しトランジスタRTRと参照書き込みトランジスタRTWの接続中点に接続され、他方電極が参照読み出しワード線RRW Reference capacitor RCAP has one electrode connected to a connection midpoint of the reference writing transistor RTW and reference read transistor RTR, see the other electrode read word line RRW
Lに接続されている。 It is connected to the L. この参照キャパシタRCAPの一方電極、および、これに接続された参照読み出しトランジスタRTRと参照書き込みトランジスタRTWの接続中点が、当該参照セルMCにおける参照電圧の記憶ノードRSNをなす。 One electrode of the reference capacitor RCAP, and, a connection point of the reference writing transistor RTW and reference read transistor RTR connected thereto, it forms a storage node RSN of the reference voltage at the reference cell MC.

【0031】センスアンプSAは、pMOSトランジスタPS1とnMOSトランジスタNS1により構成されたCMOSインバータ、および、pMOSトランジスタPS2とnMOSトランジスタNS2により構成されたCMOSインバータとにより構成されている。 The sense amplifier SA, a CMOS inverter constituted by pMOS transistors PS1 and nMOS transistors NS1, and is constituted by a CMOS inverter constituted by pMOS transistors PS2 and the nMOS transistor NS2. 図示のように、センスアンプSAは、これらのインバータの入力端子と出力端子が互いに交差して接続されたラッチ回路である。 As shown, the sense amplifier SA is a latch circuit having an input terminal and an output terminal of the inverter are connected to cross each other.

【0032】センスアンプSAにおいて、pMOSトランジスタPS1,PS2のソースがともに正側駆動電圧の供給線SPLに接続され、nMOSトランジスタNS [0032] In the sense amplifier SA, the source of the pMOS transistor PS1, PS2 are both connected to the supply line SPL of the positive drive voltage, nMOS transistor NS
1,NS2のソースがともに負側駆動電圧の供給線SN 1, the supply line of the NS2 sources are both negative driving voltage SN
Lに接続されている。 It is connected to the L. pMOSトランジスタPS1とn pMOS transistor PS1 and the n
MOSトランジスタNS1の各ドレイン、およびpMO Each drain of the MOS transistor NS1, and pMO
SトランジスタPS2とnMOSトランジスタNS2の各ゲートがビット線BLに接続されている。 Gates of the S transistor PS2 and nMOS transistor NS2 are connected to the bit line BL. 同様に、p Similarly, p
MOSトランジスタPS2とnMOSトランジスタNS MOS transistor PS2 and the nMOS transistor NS
2の各ドレイン、およびpMOSトランジスタPS1とnMOSトランジスタNS1の各ゲートがビット補線B Drains of 2, and pMOS transistors PS1 and each gate is complementary bit line B of the nMOS transistor NS1
L_に接続されている。 It is connected to the L_.

【0033】ディスチャージ回路DCHは、トランジスタQ1,Q2,Q3により構成されている。 The discharge circuit DCH is constituted by transistors Q1, Q2, Q3. トランジスタQ1は、電位等価(イコライジイング)用のnMOS Transistor Q1, nMOS for potential equivalent (Ikoraijiingu)
トランジスタであり、ビット線BLとビット補線BL_ Is a transistor, the bit line BL and the complementary bit line BL_
との間に接続されている。 It is connected between the. トランジスタQ2およびQ3 Transistors Q2 and Q3
は、接地電位接続(グランディング)用のnMOSトランジスタであり、ビット線BLとビット補線BL_との間に直列接続され、その接続中点が接地電位GNDの供給線(接地線)に接続されている。 Is a nMOS transistor for connecting the ground potential (grounding), connected in series between the bit line BL and complementary bit BL_, the connection point is connected to the supply line of the ground potential GND (ground line) ing. トランジスタQ1, Transistor Q1,
Q2,Q3は、ともにディスチャージ制御信号EQの供給線に接続されている。 Q2, Q3 are both connected to the supply line of the discharge control signal EQ.

【0034】列選択回路は、ビット線BLとデータ入出力線I/Oとの間に接続されたトランジスタQ4と、ビット補線BL_とデータ入出力補線I/O_との間に接続されたトランジスタQ5とからなる。 The column select circuit includes a transistor Q4 connected between the bit line BL and the data input and output lines I / O, which is connected between the complementary bit line BL_ and a data input-output auxiliary lines I / O_ consisting of transistor Q5 Metropolitan. 両トランジスタQ4,Q5は、たとえばnMOSトランジスタからなり、ゲートが相互接続されて図示しない列デコーダに入力されている。 Both transistors Q4, Q5, for example made of an nMOS transistor, a gate is input to the column decoder (not shown) are interconnected.

【0035】つぎに、本発明の実施形態に係る単一ビット線タイプのメモリセルMCのパターンおよび断面の構造を3例、図4〜図6を参照しながら説明する。 Next, three examples of the structure of a pattern and a cross section of a single bit line type memory cell MC according to an embodiment of the present invention will be described with reference to FIGS.

【0036】図4に示す第1の構造例において、半導体基板10の表面に所定の繰り返しパターンにて形成した素子分離絶縁層11の周囲に、p型の半導体能動領域が形成されている。 [0036] In the first structural example shown in FIG. 4, the periphery of the element isolation insulating layer 11 formed in a predetermined repeating pattern on the surface of the semiconductor substrate 10, p-type semiconductor active region is formed. 半導体能動領域のパターンは、ワード線方向(図の縦方向)に長い配線部分を有し、この配線部分にn型不純物が高濃度に導入されることにより電源電圧V DDの供給線VDDをなす高濃度不純物領域12が形成されている。 Pattern of the semiconductor active region has a long wiring portion in the word line direction (vertical direction in the figure), forms a supply line VDD of the power supply voltage V DD by n-type impurity is introduced at a high concentration in the wiring portion the high concentration impurity regions 12 are formed. この能動領域の配線部分(電源電圧供給線VDD)は、隣接する2セル間で共有されている。 Wiring portion of the active region (source voltage supply line VDD) is shared between two adjacent cells.
つまり、図4でビット線方向(図の横方向)に一列に連なる4個のセルA〜Dにおいて、電源電圧供給線VDD That is, in the four cells A~D continuous in a row in the bit line direction in FIG. 4 (horizontal direction in the figure), the power supply voltage supply line VDD
が、セルAとセルB間、セルCとセルD間でそれぞれ共有されている。 But between cells A and B, and is shared respectively between cells C and the cell D. p型能動領域は、電源電圧供給線VDD p-type active region, the power supply voltage supply line VDD
と直交する左右のそれぞれの方向にセル中央付近まで延びている。 It extends to the vicinity of the cell center in each direction of the right and left perpendicular to the. このp型能動領域の延在部分同士の対向間隔における素子分離絶縁層11の下に、n型不純物が高濃度に導入されることにより、ビット線に接続される高濃度不純物領域(ビット線接続不純物領域)13が形成されている。 Under the element isolation insulating layer 11 in the opposing distance of the extending portion between the p-type active region, by n-type impurity is introduced at a high concentration, the high concentration impurity region (bit line connection connected to the bit line impurity regions) 13 are formed.

【0037】p型能動領域の表面には、たとえば10n [0037] On the surface of the p-type active region, for example, 10n
m程度の酸化シリコンからなる第1ゲート絶縁膜14が成膜されている。 The first gate insulating film 14 made of silicon oxide of approximately m is deposited. 電源電圧供給線VDDより内側の第1 First than the power supply voltage supply line VDD of the inner
ゲート絶縁膜14部分上から素子分離絶縁層11上にかけて、たとえばポリシリコンからなる第1配線層15が形成されている。 Toward the gate insulating film 14 the element isolation insulating layer 11 from the portion, for example, the first wiring layer 15 made of polysilicon is formed. 第1配線層15は、隣接するセルBとセルCで共通に設けられている。 The first wiring layer 15 is provided in common to the adjacent cells B and C. 第1配線層15上に、 On the first wiring layer 15,
たとえば、10nm程度の酸化シリコンからなる第2ゲート絶縁膜16を介してポリシリコンまたは金属からなる第2配線層17が直交している。 For example, the second wiring layer 17 made of polysilicon or metal are perpendicular through the second gate insulating film 16 made of silicon oxide of about 10 nm. 第2配線層17は、 The second wiring layer 17,
ワード線方向(図の縦方向)に配線された書き込みワード線WWLを構成する。 Word line direction constituting the write word line WWL, which are wired in (vertical direction in the drawing).

【0038】第1配線層15の第2配線層17との交差部分にp型不純物が添加され、その他の部分はn型不純物が高濃度に添加され、これにより書き込みトランジスタTWが形成されている。 [0038] is added p-type impurity at the intersection between the second wiring layer 17 of the first wiring layer 15, and the other parts n-type impurity is added at high concentration, thereby the write transistor TW is formed . 書き込みトランジスタTWはTFT(Thin Film Transistor)であり、第1配線層15 Write transistor TW is TFT (Thin Film Transistor), the first wiring layer 15
のp型不純物領域がチャネル形成不純物領域、その両側のn型不純物領域がソース・ドレイン不純物領域、チャネル形成不純物領域上に第2ゲート絶縁膜16を介して交差する第2配線層17(書き込みワード線WWL)がゲート電極として、それぞれ機能する。 p-type impurity region is a channel formation impurity regions, n-type impurity region a source and drain impurity regions on both sides, the second wiring layer 17 (write word crossing through a second gate insulating film 16 on a channel formation impurity region line WWL) as a gate electrode, functions, respectively. 一方、第1配線層15が素子分離絶縁層11周囲まで延在した箇所に読み出しトランジスタTRが形成されている。 On the other hand, the read transistor TR is formed where the first wiring layer 15 extending up to the periphery element isolation insulating layer 11. 読み出しトランジスタTRはバルク型のトランジスタであり、この第1配線層15の延在箇所がゲート電極、その下に第1 Read transistor TR is a bulk transistor, extending portion and a gate electrode of the first wiring layer 15, the first underlying
ゲート絶縁膜14を介して対向する半導体基板10のp p of the semiconductor substrate 10 through the gate insulating film 14
型不純物領域がチャネル形成不純物領域、その両側に位置する電源電圧供給線VDDをなす高濃度不純物領域1 -Type impurity regions channel forming impurity regions, the high concentration impurity regions forming the source voltage supply line VDD which is located on both sides 1
2およびビット線接続不純物領域13がソースおよびドレインとして、それぞれ機能する。 2 and bit line connected to the impurity region 13 as the source and drain, respectively function.

【0039】この読み出しトランジスタTRのゲート電極上に、キャパシタ絶縁膜18を介して第3配線層19 [0039] On the gate electrode of the read transistor TR, the third wiring layer via a capacitor insulating film 18 19
が形成されている。 There has been formed. 第3配線層19は、ワード線方向に配線された読み出しワード線RWLを構成する。 The third wiring layer 19 constitute a read word line RWL which is wired in the word line direction. 第3配線層19は、その配線抵抗を低減するために幅広のパターンにて形成され、比較的厚い絶縁膜を介して第2配線層17(書き込みワード線WWL)上に一部重ねられている。 The third wiring layer 19 is formed in a wide pattern in order to reduce the wiring resistance, are partially overlapping on the second wiring layer 17 through the relatively thick insulating film (write word line WWL) . この結果、第3配線層19の第1配線層15との直交部分に、キャパシタCAPが形成されている。 As a result, the orthogonal section of the first wiring layer 15 of the third wiring layer 19, the capacitor CAP are formed. 第1 First
配線層15がキャパシタ下部電極、第3配線層19がキャパシタ上部電極として、それぞれ機能する。 Wiring layer 15 capacitor lower electrode, the third wiring layer 19 as a capacitor upper electrode, functions, respectively.

【0040】これらキャパシタCAPおよびトランジスタTR,TWは、厚い層間絶縁膜内に埋め込まれ、層間絶縁膜の表面が平坦化されている。 [0040] These capacitors CAP and transistor TR, TW is embedded in a thick interlayer insulating film, the surface of the interlayer insulating film is planarized. 層間絶縁膜,第1配線層15,素子分離絶縁層11を貫いてビット線接続不純物領域13に達するコンタクト孔が開口され、このコンタクト孔内にタングステン等の導電材料が埋め込まれ、これによりビットコンタクトBCが形成されている。 An interlayer insulating film, the first wiring layer 15, a contact hole through the element isolation insulating layer 11 reaches the bit line connected to the impurity region 13 is opened, a conductive material such as tungsten is embedded in the contact hole, thereby the bit contact BC is formed. 層間絶縁膜上には、ビットコンタクトCBに接するビット線BLが配線されている。 On the interlayer insulating film, bit lines BL in contact with the bit contacts CB are wired. ビットコンタクトCB Bit contact CB
は、シャアードコンタクトの一種であり、このビット線BLを第1配線層15,ビット線接続不純物領域13の双方に電気的に接続している。 Is a type of Sha Aad contacts and electrically connecting the bit lines BL first wiring layer 15, both of the bit line connected to the impurity region 13.

【0041】図5に示す第2の構造例が上記第1の構造例(図4)と異なる点は、読み出しワード線RWL(キャパシタCAPの上部電極)が、第3配線層ではなく、 The second structural example shown in FIG. 5 is the first structural example (FIG. 4) differs from the read word line RWL (upper electrode of the capacitor CAP) is not a third wiring layer,
書き込みワード線WWLと同じ第2配線層から同時に形成されていることである。 Is that formed simultaneously from the same second wiring layer and the write word line WWL. これにより、ワード線間の平面上での分離スペース確保のためにビット線方向のセルサイズが多少大きくなり、またキャパシタ面積に制約があるが、その一方で、配線層数が少なくプロセスコストが低減でき、またロジックプロセスとの整合性がよくなるという利点がある。 Thus, cell size in the bit line direction for the separation space reserved on a plane between the word line becomes somewhat larger, also there is a limitation in the capacitor area, on the other hand, reducing the number of wiring layers is small process cost can, also it has the advantage that consistency with the logic process is improved.

【0042】第3の構造例を図6に示す。 [0042] A third structure example is shown in Figure 6. 図6(A)は第2配線層の形成後、図6(B)は完成後の平面パターン図である。 FIG 6 (A) after the formation of the second wiring layer, FIG. 6 (B) is a plan pattern view of the completed.

【0043】まず、半導体基板の表面に所定パターンにて素子分離絶縁層を形成し、これをマスクに周囲の基板表面にp型不純物を添加する。 [0043] First, an element isolation insulating layer in a predetermined pattern on a surface of a semiconductor substrate, which is doped with a p-type impurity around the substrate surface in the mask. つぎに、たとえば酸化シリコンからなるゲート絶縁膜とポリシリコンからなる第1配線層を順に成膜し、パターンニングする。 Then, sequentially deposited, patterned for example the first wiring layer made of the gate insulating film and the polysilicon of silicon oxide a. これにより、図6(A)に示すように、p型不純物領域と直交しワード線方向(図の横方向)にセル間を貫く書き込みワード線WWLと、p型不純物領域と直交しセル内で局所的に設けられた第1局所配線層20とが形成される。 Thus, as shown in FIG. 6 (A), and the write word line WWL in perpendicular to the p-type impurity regions word line direction (lateral direction in the drawing) through the inter-cell, within orthogonal to the p-type impurity regions cell a first local wiring layer 20 provided locally are formed. この第1配線層のパターン周囲のp型不純物領域に高濃度のn型不純物を導入してn型不純物領域21を形成する。 This p-type impurity region of the pattern around the first wiring layer by introducing a high concentration n-type impurity to form an n-type impurity region 21. n型不純物領域21は、電源電圧V DDの供給線VD n-type impurity region 21, the supply line VD of the power supply voltage V DD
Dとして、ワード線方向にセル間を貫き、ビット線方向(図の縦方向)に隣接する2セル間で共有される配線部分を有する。 As D, penetrate between cells in the word line direction, having a wiring portion that is shared between two cells adjacent in the bit line direction (vertical direction in the drawing). この配線部分(電源電圧供給線VDD)のすぐ脇で第1局所配線層20と直交する部分のp型不純物領域に、読み出しトランジスタTRが形成される。 The p-type impurity region of the portion perpendicular to the first local wiring layer 20 immediately beside the wiring portion (the power supply voltage supply line VDD), the read transistor TR is formed. また、書き込みワード線WWLと直交する部分のp型不純物領域に、書き込みトランジスタTWが形成される。 Further, the p-type impurity region of the portion perpendicular to the write word line WWL, write transistor TW is formed.

【0044】第1層間絶縁膜を成膜し、第1層間絶縁膜をパターンニングして、n型不純物領域21上で開口するコンタクト孔22,23および第1局所配線層20上で開口するコンタクト孔24を同時に形成する。 The contacts the first interlayer insulating film is formed, the first interlayer insulating film is patterned to open on the contact holes 22 and 23 and the first local wiring layer 20 that is open on the n-type impurity regions 21 simultaneously forming the hole 24. このうち読み出しトランジスタTRの直ぐ脇でn型不純物領域21上に開口したコンタクト孔22がビットコンタクトBCの一部となる。 Contact hole 22 which is open becomes part of the bit contact BC immediately beside the one read transistor TR on the n-type impurity region 21. 第1層間絶縁膜上に第2局所配線層25およびパッド層26を形成する。 On the first interlayer insulating film to form the second local wiring layer 25 and pad layer 26. 第2局所配線層2 Second local wiring layer 2
5はコンタクト孔23,24間を接続し、パッド層26 5 is connected between the contact holes 23 and 24, pad layer 26
はコンタクト孔22上に重ねられる。 It is superimposed on the contact hole 22.

【0045】第2層間絶縁膜を成膜し、第2層間絶縁膜をパターンニングして、図6(B)に示すように、第1 [0045] The second interlayer insulating film is formed, a second interlayer insulating film is patterned, as shown in FIG. 6 (B), first
ビアホール27,28を形成する。 Forming via holes 27 and 28. 第1ビアホール27 First via holes 27
は、パッド層26上に開口されビットコンタクトBCの一部となる。 Is opened on the pad layer 26 becomes a part of the bit contact BC. 第1ビアホール28は第2局所配線層25 The first via hole 28 and the second local wiring layer 25
上に開口する。 Open to the top. 第2層間絶縁膜上に、第1ビアホール2 On the second interlayer insulating film, the first via hole 2
7上に接するビット線BLと、第1ビアホール28上に接するパッド層29を同時に形成する。 A bit line BL in contact over 7 to form a pad layer 29 in contact on the first via hole 28 at the same time.

【0046】第3層間絶縁膜を成膜し、第3層間絶縁膜をパターンニングして、パッド層29上に第2ビアホール30を形成する。 [0046] The third interlayer insulating film is formed, the third interlayer insulating film is patterned to form a second via hole 30 on the pad layer 29. 第3層間絶縁膜上に、第2ビアホール30に接続する四角形状のキャパシタ下部電極層31 On the third interlayer insulating film, rectangular capacitor lower electrode layer 31 connected to the second via holes 30
を形成する。 To form. キャパシタ誘電体膜を成膜した後、キャパシタ誘電体膜上に、ワード線方向のセル間を貫くキャパシタ上部電極層32を形成する。 After forming the capacitor dielectric film, on the capacitor dielectric film to form a capacitor upper electrode layer 32 through the inter-word-line direction of the cell.

【0047】この第3の構造例では、配線層数が多いが、トランジスタTR,TWがともにバルク型でありトランジスタ特性および均一性に優れ、CMOSロジックプロセスとの整合性がよく、さらに上層配線層でキャパシタを形成するためキャパシタ面積を広くできるという利点がある。 [0047] In the third structural example, although the number of wiring layers is large, the transistor TR, TW are both bulk excellent transistor characteristics and uniformity, good compatibility with the CMOS logic process, an upper layer wiring layer in can be advantageously wider capacitor area for forming the capacitor.

【0048】つぎに、図2のセルにおいて、正常動作のためのトランジスタしきい値の条件を提示する。 Next, in the cell of FIG. 2 presents the condition of the transistor threshold for normal operation. いま、 Now,
書き込みトランジスタTWのしきい値をVthW 、読み出しトランジスタTRのしきい値をVthR と表記する。 The threshold value of the write transistor TW Vthw, the threshold of the read transistor TR is expressed as Vthr. また、書き込み時に所定の印加電圧を加えたときの各共通線の電位は、書き込みワード線WWLの電位がVWWL 、 The potential of the common line when adding a predetermined applied voltage at the time of writing, the potential of the write word line WWL VWWL,
読み出しワード線の電位が0V、“0”書き込み時のビット線BLの電位がVBL0 、“1”書き込み時のビット線BLの電位がVBL1 (>VBL0 )、電源電圧供給線V Potential of the read word line is 0V, "0" potential of the bit line BL at the time of writing VBL0, "1" potential of the bit line BL at the time of writing VBL1 (> VBL0), the power supply voltage supply line V
DDの電位がV DDであるとする。 Potential of DD is assumed to be V DD.

【0049】書き込み時に、ビット線BLに、書き込みデータの論理に応じてVBL0 またはVBL1 が設定される。 [0049] When writing, the bit line BL, VBL0 or VBL1 is set in accordance with the logic of the write data. 読み出しワード線RWLの電位を0Vとした状態で、書き込みトランジスタTWをオンさせる。 The potential of the read word line RWL in a state where the 0V, turning on the write transistor TW. “0”データ書き込みの場合、ビット線BL電位が低い電圧レベルのVBL0 に予め設定されていることから、書き込みトランジスタTWがオンすると、記憶ノードSNから電荷が引き抜かれ、記憶ノードSNの電位はVBL0 になる。 "0" data write, since the bit line BL potential is preset to a low voltage level VBL0, the write transistor TW is turned on, the charge from the storage node SN is withdrawn, the potential of the storage node SN VBL0 become.

【0050】一方、“1”データ書き込みの場合、ビット線BL電位が高い電圧レベルのVBL1 に予め設定されていることから、書き込みトランジスタTWがオンすると、記憶ノードSNに電荷が供給される。 On the other hand, "1" data write, since the bit line BL potential is previously set to a high voltage level VBL1, write transistor TW is turned on, the charge in the storage node SN is supplied. この場合の記憶ノードSNの電位は、書き込みトランジスタTWにおける、いわゆる“nMOSトランジスタのVth落ち” The potential of the storage node SN in this case, the write transistor TW, so-called "Vth drop of the nMOS transistor"
により、VBL1 と (VWWL-VthW)のうち何れか小さい方の電位、即ち、MIN (VBL1,VWWL-VthW)で表される電位となる。 Accordingly, smaller one of the potentials of the VBL1 (VWWL-VthW), i.e., the potential represented by MIN (VBL1, VWWL-VthW).

【0051】このように、書き込み後の記憶ノードSN [0051] In this way, the storage node after writing SN
の電位は、ビット線BLに設定された書き込みデータに応じて、ビット線電位と、書き込みトランジスタTWのゲート印加電圧およびしきい値とにより決まる。 Potential is responsive to the write data set in the bit line BL, and the bit line potential is determined by the applied gate voltage and the threshold of the write transistor TW.

【0052】書き込み後のデータ保持時において、書き込みワード線WWLと読み出しワード線RWLをともに0V、電源電圧供給線VDDの電位をV DDとし、ビット線BLの電位は任意の値に設定されているとする。 [0052] At the time of data holding after writing both 0V to the write word line WWL and the read word line RWL, the potential of the power supply voltage supply line VDD and to V DD, the potential of the bit line BL is set to an arbitrary value to. このとき、読み出しワード線RWLの電位0Vで読み出しトランジスタTRがオフしている必要がある。 At this time, the read transistor TR needs to have turned off at a potential of 0V read word line RWL. このため、 For this reason,
読み出しトランジスタTRのしきい値VthR は、記憶ノードSNの保持データが“0”の場合の式(1-1) と、 Threshold VthR of the read transistor TR includes a formula (1-1) when the data held in the storage node SN is "0",
“1”の場合の式(1-2) を共に満たすことが、データ保持のための条件となる。 "1" when the to meet both formulas (1-2) of the condition for data retention.

【0053】 [0053]

【数1】 VBL0 <VthR …(1-1) MIN (VBL1,VWWL-VthW)<VthR …(1-2) [Number 1] VBL0 <VthR ... (1-1) MIN (VBL1, VWWL-VthW) <VthR ... (1-2)

【0054】一方、読み出し時の各共通線における電位に関しては、書き込みワード線WWLの電位,ビット線BLのプリチャージ電位がともに0V、読み出しワード線RWLの電位がVRWL 、電源電圧供給線VDDの電位がV DDに設定されているとする。 On the other hand, with respect to the potential at the common line during reading, the potential of the write word line WWL, the precharge potential is both 0V bit line BL, and the potential of the read word line RWL Vrw1, the potential of the power supply voltage supply line VDD There and is set to V DD.

【0055】すなわち、まず、ビット線BLを0Vの状態に予めプリチャージする。 [0055] That is, first, in advance precharge the bit lines BL to the state of 0V. また、書き込みトランジスタTWをオフしておくため、書き込みワード線WWLの電位を0Vに設定する。 Moreover, to keep off the write transistor TW, it sets the potential of the write word line WWL to 0V. その後、読み出しワード線RW After that, the read word line RW
Lに所定電圧を印加して、その電位をVRWL に設定する。 By applying a predetermined voltage L, and sets the potential to Vrw1. これにより、キャパシタCAPを介して読み出しワード線RWLに容量結合した記憶ノードSNの電位が上昇する。 Thus, the potential of the storage node SN which is capacitively coupled to the read word line RWL through the capacitor CAP is increased. 記憶ノードSNの電位上昇の最終値は、データ保持時の記憶ノードSN電位によって異なり、これにより読み出しトランジスタTRのオン/オフが決まる。 The final value of the potential rise of the storage node SN, depends storage node SN potential during data retention, thereby the read transistor TR on / off is determined. つまり、保持データが“0”の場合に読み出しトランジスタTRはオフ状態のままであり、保持データが“1”の場合に読み出しトランジスタTRはオフ状態からオン状態に移行する。 That is, the read transistor TR when the held data is "0" remains in the off state, the read transistor TR when the held data is "1" is shifted from the OFF state to the ON state. この結果、保持データが“1”の場合に電源電圧供給線VDDから電荷が供給されてビット線B As a result, electric charges are supplied from the power voltage supply line VDD when the held data is "1" the bit line B
Lの電位が上昇する一方で、保持データが“0”の場合はトランジスタのオフリーク電流程度しか電流の流入はないので、ビット線BLの電位は殆ど変化しない。 While the potential of the L is increased, if the held data is "0" because only the off-leak current of approximately the transistor inflow of current does not, the potential of the bit line BL is hardly changed. このようにして、記憶ノードSNに保持されたデータをビット線BLの電位変化に変換して読み出すことができる。 In this way, it is possible to read the data held in the storage node SN is converted to a potential change of the bit line BL.

【0056】以上のような読み出し動作が行われるためには、読み出しトランジスタTRのしきい値VthR が、 [0056] To read operation is performed as described above, the threshold VthR of the read transistor TR is,
“0”データ保持時の記憶ノードSNの電位上昇最終値より大きく、“1”データ保持時の記憶ノードSNの電位上昇最終値より小さくなければならない。 "0" greater than the potential rise final value of the storage node SN of the data holding, "1" must be less than the potential rise final value of the storage node SN of the data holding. つまり、読み出しトランジスタTRのしきい値は、次式(2)を満足する必要がある。 That is, the threshold of the read transistor TR, it is necessary to satisfy the following equation (2).

【0057】 [0057]

【数2】 VBL0 +αVRWL <VthR <MIN (VBL1,VWWL-VthW)+αVRWL …(2) [Number 2] VBL0 + αVRWL <VthR <MIN (VBL1, VWWL-VthW) + αVRWL ... (2)

【0058】ここで、キャパシタCAPの容量をC1, [0058] Here, C1 the capacitance of the capacitor CAP,
読み出しトランジスタTRのゲート容量をC2としたときに、αはC1/(C1+C2)で与えられ予め決められた定数である。 The gate capacitance of the read transistor TR is taken as C2, alpha is a predetermined constant given by C1 / (C1 + C2).

【0059】上記した式(1-1) ,式(1-2) および式(2)を全て満足するように書き込み用および読み出し用のトランジスタTW,TRのしきい値VthW,VthR を設定し、また、プロセスのバラツキ等を考慮して広いしきい値の最適範囲が得られるように、各共通線への設定電圧を決める。 [0059] The above equation (1-1), and set the formula (1-2) and a transistor TW for writing and reading so as to satisfy all of formulas (2), TR threshold Vthw, the Vthr, Moreover, as the optimum range of the wide threshold in consideration of the variation in process or the like is obtained, determine the set voltage to each common line. ここで、VBL0 =0V、VBL1 =VWWL Here, VBL0 = 0V, VBL1 = VWWL
=VRWL =V DDとして、上記した3つの式を満足するトランジスタしきい値VthW,VthR を設定できれば、当該メモリセルMCを電源電圧V DDと接地電位0V以外を使用せずに動作させることが可能となる。 = As Vrw1 = V DD, transistor threshold VthW satisfying the three equations described above, if setting the Vthr, possible to operate the memory cells MC without using the power supply voltage V DD except ground potential 0V to become. したがって、この場合は周辺回路において別の内部電源電圧を発生させたり、高電圧用の特別なトランジスタを形成する必要がない。 Thus, this or to generate another internal power supply voltage in the peripheral circuit if, there is no need to form a special transistors for high voltages. すなわち、電源供給の観点で、または高耐圧トランジスタを不要とするプロセス上の観点で、このメモリ製造プロセスは、ロジック製造プロセスとの整合性がよくなる。 That is, in terms of power supply or a high voltage transistor in terms of the process to eliminate, this memory manufacturing process, consistent with the logic manufacturing process is improved. したがって、メモリ−ロジック混載ICの製造が容易になる。 Therefore, memory - preparation of mixed logic IC is facilitated.

【0060】最後に、図3に示す回路の動作を、図7および図8のタイミングチャートを用いて説明する。 [0060] Finally, the operation of the circuit shown in FIG. 3 will be described with reference to the timing chart of FIGS. 図7 Figure 7
は読み出しおよびリフレッシュ時、図8は書き換え時に、それぞれ読み出しワード線RWL、書き込みワード線WWLおよびビット線BLにおける信号の波形を示している。 At the time of reading and refreshing, FIG. 8 shows the time of rewriting, the read word line RWL, respectively, the signal waveforms in the write word line WWL and the bit line BL.

【0061】図7の読み出しの前に、ディスチャージ回路DCHによりビット線BLが接地電位GNDに保持される。 [0061] Prior to 7 read, the bit line BL is maintained at the ground potential GND by the discharge circuit DCH. 制御信号EQがローレベルからハイレベルに推移すると、トランジスタQ1がオンしてビット線BLおよびビット補線BL_を電気的に接続するとともに、トランジスタQ2とQ3がオンして、ビット線BLおよびビット補線BL_をともに接地線に接続する。 When the control signal EQ is transitioning from a low level to a high level, the transistor Q1 is electrically connected to the bit line BL and the complementary bit line BL_ on, the transistors Q2 and Q3 are turned on, the bit line BL and bit complement the line BL_ both connected to the ground line. これにより、ビット線BLおよびビット補線BL_に短時間で接地電位0Vが設定される。 Thus, the ground potential 0V is set in a short time to the bit lines BL and complementary bit line BL_. また、このディスチャージ期間に、参照書き込みワード線RWWLが活性化されて参照書き込みトランジスタRTWがオンする。 Further, in the discharge period, the reference writing transistor RTW reference write word line RWWL is activated to turn on. このため、 For this reason,
参照セルRCの記憶ノードRSNの電荷がビット補線B Charge storage node RSN of the reference cell RC is complementary bit line B
L_に放出され、この記憶ノードRSNの電位が接地電位0Vに初期設定される。 Released into L_, the potential of the storage node RSN is initialized to the ground potential 0V.

【0062】読み出しのとき、図7(B)に示すように、まずローレベルで保持されていた読み出しワード線RWLにハイレベルの読み出し電圧(たとえば、電源電圧V DD )が印加される。 [0062] When reading, as shown in FIG. 7 (B), the high level of the read voltage to the read word line RWL which is held first at a low level (e.g., power supply voltage V DD) is applied. これにより、図3のメモリセルMCおよび同一ワード線に接続された全てのメモリセルにおいて、記憶ノードSN電位、すなわち読み出しトランジスタTRのゲート電位に応じて読み出しトランジスタTRがオンまたはオフする。 Thus, in all the memory cells connected to the memory cells MC and the same word line in FIG. 3, the storage node SN potential, that read transistor TR is turned on or off according to the gate potential of the read transistor TR. たとえば、“1”データ保持の場合のみ、読み出しトランジスタTRがオンして、ビット線BLが電源電圧V DDにより充電される。 For example, "1" when the data holding only, read transistor TR is turned on, the bit line BL is charged by the power supply voltage V DD.
“0”データ保持の場合、読み出しトランジスタTRがオフのままでビット線BLに電位変化はない。 "0" when the data retention, read transistor TR is not a potential change in the bit line BL remains off.

【0063】また、この読み出しワード線RWLの活性化と同時に、参照読み出しワード線RRWLにもハイレベルの電圧が設定される。 [0063] Simultaneously with the activation of the read word line RWL, a high level voltage to the reference read word line RRWL it is set. 参照セルRCは、その参照キャパシタRCAPの容量値および参照読み出しトランジスタRTRのゲート容量の設定値に応じて、参照読み出しワード線RRWLの活性化による電位上昇幅がメモリセル側の半分となるように予め設計されている。 Reference cell RC, depending on the set value of the gate capacitance of the capacitance value and the reference read transistor RTR of the reference capacitor RCAP, advance as potential rise due to the activation of the reference read word line RRWL is half of the memory cell side It has been designed. したがって、ビット補線BL_の電位は、ビット線BLの保持データに応じた変化幅の丁度中間値を維持しながら、ビット線BLとともに上昇する。 Therefore, the potential of the complementary bit line BL_, while maintaining the just intermediate value change width corresponding to the data held in the bit line BL, and increases with the bit line BL.

【0064】この保持データに応じたビット線BLの電位変化がある程度生じた段階で、センスアンプSAが活性化される。 [0064] In step change in potential of the bit line BL corresponding to the held data occurs to some extent, the sense amplifier SA is activated. つまり、正側駆動電圧SPLが正の電圧、 That is, the positive drive voltage SPL positive voltage,
たとえば電源電圧V DDになり、続いて負側駆動電圧SN For example, to the power supply voltage V DD, followed by the negative drive voltage SN
Lがたとえば接地電位0Vに変化する。 L, for example, changes to the ground potential 0V. これにより、ビット補線BL_の中間値の電圧を参照電圧として、ビット線BLの電位差が電源電圧V DDの振幅いっぱいまで急激に開いて信号増幅が行われる。 Thus, as the reference voltage a voltage of the intermediate value of the complementary bit line BL_, potential difference of the bit line BL signal amplification is performed rapidly open until the amplitude full supply voltage V DD. センスアンプSAにより読み出されたデータは、列デコーダにより選択されたものだけが、トランジスタQ4のオンによってデータ入出力線I/Oに送出され、外部に出力される。 Data read by the sense amplifier SA, only those selected by the column decoder, is sent to the data input and output line I / O by the on of the transistors Q4, is output to the outside.

【0065】図3の回路のセンスアンプSAはラッチ回路から構成されているので、続いてリフレッシュ動作を行うことができる。 [0065] Since the sense amplifier SA of the circuit of Figure 3 is composed of a latch circuit, it can subsequently perform the refresh operation. すなわち、トランジスタQ4およびQ5をオフさせた後、図7(A),(B)に示すように、読み出しワード線RWLをローレベルにし、続いて書き込みワード線WWLをハイレベルにする。 That is, after off the transistor Q4 and Q5, as shown in FIG. 7 (A), (B), the read word line RWL to a low level, followed by a write word line WWL to a high level. すると、 Then,
センスアンプSAで増幅されビット線BLにラッチされている信号が、そのまま書き込みデータとして、オン状態の書き込みトランジスタTWを介して記憶ノードSN Signals latched by being amplified by the sense amplifier SA bit line BL, as it writes data, the storage node via a write transistor TW ON state SN
に再書込みされる。 It is re-written to. なお、前記した読み出しは基本的に非破壊のデータ読み出しである。 Incidentally, the above-described read is data read basically non-destructively. すなわち、記憶ノードSNの電荷はキャパシタに誘起されて増加するが、読み出し期間中に書き込みトランジスタTWはオフし、読み出しトランジスタTRは絶縁ゲート型なので、電荷の消失は書き込みトランジスタTWのオフリーク電流によるものが主である。 That is, the charge storage node SN increases are induced in the capacitor, but the write transistor TW is turned off during the read period, the read transistor TR is a insulated gate, the loss of charge is due to the off-leak current of the write transistor TW which is the main. したがって、リフレッシュは読み出しのたびに行う必要はなく、比較的に長い時間ごとに定期的に行えば足りる。 Therefore, refresh is not necessary to perform each time of reading, it is sufficient to periodically performed every a relatively long time.

【0066】つぎに、書き換え動作を説明する。 [0066] Next, the rewrite operation. 書き換えのためには、書き込みワード線WWLをハイレベルにして書き込みトランジスタTWをオンさせる必要があるが、このとき選択セルと同一書き込みワード線WWLに接続された全てのセル内で書き込みトランジスタTWがオンしてしまう。 For rewriting, it is necessary to turn on the write transistor TW to the write word line WWL high level, the write transistor TW is turned on this time in all cells connected to the selected cell and the same write word line WWL Resulting in. したがって、これら選択セルと同一行の非選択セルの記憶データを再現するには、新しいデータを選択セルに書き込む前に、まず同一行のセル全てのデータを読み出す必要がある。 Therefore, to reproduce the stored data of the non-selected cells in the same and these selected cell line, before writing to the selected cell a new data, it is necessary to first read the cell all the data in the same row. この読み出しは上述したと同様に行い、ビット線BL1本につき1つずつ接続されているラッチ機能があるセンスアンプSAで、ビット線BL上に元データをラッチする。 This reading is performed in the same manner as described above, the sense amplifier SA is latched functions connected one per bit line BL1 present, to latch the original data on the bit line BL.

【0067】読み出し後、図8(A)に示すように、読み出しワード線RWLをハイレベルからローレベルに推移させる。 [0067] After reading, as shown in FIG. 8 (A), are transitioning the read word line RWL from the high level to the low level. その後、図8(C)に示すように、選択セルが接続されたビット線BLのみ行デコーダで選択して、 Thereafter, as shown in FIG. 8 (C), is selected by the row decoder only the bit line BL is selected cells are connected,
図示しない書き込み用のラッチ回路に保持されていた新データを、強制的に選択ビット線BLに設定してビット線BLにラッチする。 New data held in the latch circuit for writing (not shown), latches the forcibly set to the selected bit line BL to the bit line BL. 続いて、図8(B)に示すように、書き込みワード線WWLをローレベルからハイレベルに設定して、ビット線BLにラッチされていたデータを選択セルと同一行のセル全てに対し一斉に書き込む。 Subsequently, as shown in FIG. 8 (B), by setting the write word line WWL from the low level to the high level, simultaneously to all cells of the selected cell in the same row of the data latched in the bit line BL writes.
これにより、非選択セルでは元データが再書き込みされ、選択セルは新データに書き換えられる。 Thus, in the non-selected cell source data is rewritten, the selected cell is rewritten to the new data.

【0068】なお、本実施形態では、種々の変更が可能である。 [0068] In the present embodiment, and various modifications are possible. たとえば、図2では読み出しトランジスタTR For example, reading in FIG transistor TR
がビット線BLと電源電圧供給線VDDとの間に接続されていた。 There was connected between the bit line BL and the power supply voltage supply line VDD. これは、ビット線BLに読み出した後のデータをラッチして、そのまま論理反転させずにリフレッシュ時のデータまたは書き換え時の非選択セルデータとして用いることができるためである。 This latches the data after reading the bit line BL, and is because it can be used as a non-selected cell data when data or rewriting the refresh without logically inverted. したがって、ラッチデータを強制反転させる機能を有する場合、読み出しトランジスタTRを電源電圧共通線VDDでなく接地線に接続させてもよい。 Accordingly, if having the function of forcibly inverting the latch data, it may be connected to the ground line rather the read transistor TR power supply voltage common line VDD.

【0069】また、図9に示すように、書き込みトランジスタTWおよび読み出しトランジスタTRをともにp [0069] Further, as shown in FIG. 9, both the write transistor TW and the read transistor TR p
チャネルMOSトランジスタに変更してもよい。 It may be changed to channel MOS transistor. この場合、ラッチデータの論理反転を不要とする観点から、読み出しトランジスタTRを接地線に接続する構成が望ましい。 In this case, from the viewpoint of eliminating the need for logic inversion of the latch data, configuration of connecting the read transistor TR to the ground line is desirable. この場合、図3のディスチャージ回路に代えて、 In this case, instead of the discharge circuit of FIG. 3,
ビット線BLおよびビット補線BL_をハイレベルの電圧に設定するプリチャージ回路を設ける。 Providing a pre-charge circuit for setting the bit lines BL and the complementary bit line BL_ a high level voltage. プリチャージ回路は、たとえば、図3におけるディスチャージ回路の接地線を電源電圧V DDの供給線VDDに置き換えて構成される。 The precharge circuit is composed of, for example, by replacing the grounding line of the discharge circuit in FIG. 3 to the supply line VDD of the power supply voltage V DD. トランジスタをPMOSとしたことにともない、信号レベルのハイレベルとローレベルを全て反対に置き換えれば上述した動作説明をそのまま適用できる。 Along with that the transistor and PMOS, Operation All the above is replaced in the opposite signal level of the high level and a low level can be applied as it is.

【0070】図10および図11に、このPMOSタイプのセル動作例をタイミングチャートで示す。 [0070] FIGS. 10 and 11 show a cell operation example of the PMOS type timing chart. 読み出しの前では、図10に示すように、読み出しワード線RW In the previous reading, as shown in FIG. 10, read word line RW
Lが電源電圧V DDに初期設定されている。 L is initially set to the power supply voltage V DD. 読み出しに際し、読み出しワード線RWLをハイレベルからローレベルに変化させると、記憶ノードSN電位が下がり、記憶ノードSNの保持電位に応じて所定のセル内の読み出しトランジスタTRのみがオンし、ビット線BLのプリチャージ電圧が低下し始める。 Upon reading, changing the read word line RWL from the high level to the low level, lower the storage node SN potential, only the read transistor TR in a given cell is turned on in response to the holding potential of the storage node SN, the bit lines BL precharge voltage starts to decrease. 所定時間の経過後に、参照セル電圧を基準としてセンスアンプSAを活性化しビット線BLの電圧差を増幅する。 After the lapse of a predetermined time, the sense amplifier SA amplifies the voltage difference between the activated bit line BL a reference cell voltage as a reference. その後、読み出しワード線RWLを元のハイレベルに戻し、書き込みワード線W Then, returning to the read word line RWL based on the high level, the write word line W
WLをハイレベルからローレベルに設定すると、選択セルと同一行の全てのセルが、ビット線BLに読み出されラッチされていた元のデータにより再書き込みされる。 Setting WL from high level to low level, all cells of the selected cell and the same row is rewritten by the original data latched read out to the bit line BL.

【0071】書き換えでは、図11に示すように、上記と同様に読み出しを行った後、選択セルのビット線BL [0071] In the rewrite, as shown in FIG. 11, after performing the read in the same manner as described above, the bit line of the selected cell BL
にラッチされていたデータのみ、必要に応じて強制反転することにより新データの設定を行う。 Only data which has been latched in, and sets the new data by forcing reversed if desired. その後、書き込みワード線WWLをローレベルに推移させて、新データで選択セル内を書き換えるとともに、同一行の非選択セルのデータを再書込みする。 Thereafter, by changes the write word line WWL to the low level, the rewritten in the selected cell the new data, rewriting the data of the non-selected cells in the same row.

【0072】本実施形態に係る半導体記憶装置では、そのメモリセルが2トランジスタ−1キャパシタ型である。 [0072] In the semiconductor memory device according to this embodiment, the memory cell is 2 transistors -1 capacitor type. 2トランジスタ−1キャパシタ型のメモリセルでは、読み出しトランジスタTRのゲート電極が記憶ノードSNとなる。 The two-transistor -1-capacitor type memory cell, the gate electrode of the read transistor TR becomes the storage node SN. 書き込みの際に、予めビット線BLに設定されたデータが書き込みトランジスタTWを介して記憶ノードSNに伝達され、そのデータに応じて記憶ノードSNの電位が設定される。 During writing, data set in advance the bit line BL is transmitted to the storage node SN through the write transistor TW, the potential of the storage node SN in response to the data is set. 読み出しの際には、読み出しトランジスタTRのオン/オフにより電源電圧供給線VDDにビット線BLが接続されるか否かで、ビット線BLに電位変化が生じる。 During reading, depending on whether the read transistor TR on / off by the power supply voltage supply line VDD to the bit line BL is connected, the potential change occurs in the bit line BL. その際、キャパシタCAP At that time, the capacitor CAP
は、読み出しワード線RWLを記憶ノードSNに容量結合させるために設けてある。 It is provided in order to capacitively couple the read word line RWL to the storage node SN. キャパシタCAPの一方電極が接続された読み出しワード線RWLの活性化により、他方電極側の記憶ノードSNの電位が、読み出しトランジスタTRが記憶データに応じてオン/オフすることができる電位まで嵩上げされる。 Activation of the read word line RWL one electrode of the capacitor CAP is connected, the potential of the storage node SN of the other electrode side is raised to a potential which can turn on / off in response to a read transistor TR is stored data . したがって、現在主流である1トランジスタ−1キャパシタ型DRAMセルのように、キャパシタ容量がビット線の読み出しデータの大きさ(振幅)を決める訳ではなく、比較的小さな容量値ですむ。 Therefore, as in the one-transistor -1 capacitor type DRAM cell is currently mainstream, not the capacitance decide the size of the read data of the bit lines (amplitude), it requires only a relatively small capacitance value. 本実施形態に係るDRAMゲインセルでは、キャパシタの容量値が小さくても、記憶ノードSN In the DRAM gain cell according to the present embodiment, even with a small capacitance value of the capacitor, the storage node SN
の電位差を読み出しトランジスタTRで増幅して電源電圧V DDの振幅で読み出せるため、セル動作が安定しており、ノイズに強く、誤動作が少ない。 Of the potential difference is amplified by the reading transistor TR can be read in the amplitude of the power supply voltage V DD, and the cell operation is stabilized, resistant to noise, malfunction is small. 大容量のキャパシタを必要とせず、キャパシタの単位面積当たりの蓄積電荷量を上げるための複雑な電極構造、電極や誘電体膜の材料を新たに開発する必要がない。 Without requiring a large-capacity capacitor, a new there is no need to develop complex electrode structure, the material of the electrode and the dielectric film to increase the accumulated charge amount per unit area of ​​the capacitor.

【0073】また、本実施形態に係る半導体記憶装置では、メモリセル内のビット線BLが1本であり、このビット線BLに書き込みトランジスタTWと読み出しトランジスタTRがともに接続されている。 [0073] In the semiconductor memory device according to this embodiment, the bit lines BL in the memory cell is the one, the write transistor TW and read transistor TR are both connected to the bit line BL. したがって、従来の2トランジスタ−1キャパシタ型DRAMゲインセルよりセル面積を小さくできる。 Therefore, it is possible to reduce the cell area than conventional two transistor -1 capacitor type DRAM gain cell. たとえば、図4および図5に示す構造のメモリセルでは、図17に示す従来のメモリセル構造より、ビット線が1本少ないぶんセル面積が小さく、高集積化が可能である。 For example, the memory cell of the structure shown in FIGS. 4 and 5, from the conventional memory cell structure shown in FIG. 17, the bit line has one less sentence cell area is small, it is possible to highly integrated. また、図6に示す構造のメモリセルでは、バルク型トランジスタを用いるためCMOSロジックプロセスとの整合性が良く、DR Further, the memory cell of the structure shown in FIG. 6, good compatibility with the CMOS logic process for using a bulk type transistor, DR
AM機能を少ない工程でロジックICチップに追加することが可能となる。 The AM function with fewer steps it is possible to add to the logic IC chip.

【0074】以上より、製造プロセスの簡略化、低コスト化でき動作信頼性が高いメモリ−ロジック混載ICが本発明によって実現可能となる。 [0074] From the above, simplification of the manufacturing process, operation reliability can cost is high memory - is logic hybrid IC can be realized by the present invention.

【0075】 第2実施形態本実施形態では、上記第1実施形態とメモリセル構成は同じで、動作モードが異なる。 [0075] In a second embodiment the present embodiment, the first embodiment and the memory cell structure is the same, the operation modes are different. 以下、NMOSタイプ(図2)を例に動作モードを説明する。 Hereinafter, an operation mode as an example an NMOS type (Figure 2).

【0076】本実施形態では、書き込み時に読み出しワード線RWLの電位をハイレベル、即ちVRWL とする。 [0076] In this embodiment, the high level potential of the read word line RWL during writing, i.e. the Vrw1.
他の共通線の電位は、第1実施形態と同様に、書き込みワード線WWLの電位がVWWL 、“0”書き込み時のビット線BLの電位がVBL0 、“1”書き込み時のビット線BLの電位がVBL1 (>VBL0 )、電源電圧供給線V The potential of the other of the common line, as in the first embodiment, the potential of the write word line WWL VWWL, "0" potential of the bit line BL at the time of writing VBL0, "1" potential of the bit line BL during the write There VBL1 (> VBL0), the power supply voltage supply line V
DDの電位がV DDである。 Potential of DD is a V DD.

【0077】書き込み時に、ビット線BLに、書き込みデータの論理に応じてVBL0 またはVBL1 が設定される。 [0077] During writing, the bit line BL, VBL0 or VBL1 is set in accordance with the logic of the write data. 本実施形態では、読み出しワード線RWLの電位をVRWLとハイレベルにすることにより、キャパシタCA In the present embodiment, the potential of the read word line RWL to VRWL and high level, the capacitor CA
Pを介した容量結合により記憶ノードSNの電位が上昇した状態で、書き込みトランジスタTWをオンさせる。 By capacitive coupling through the P in a state in which the potential of the storage node SN rises to turn on the write transistor TW.

【0078】“0”データ書き込みの場合、ビット線B [0078] case of "0" data writing, bit line B
L電位が低い電圧レベルのVBL0 に予め設定されていることから、書き込みトランジスタTWがオンすると、記憶ノードSNから電荷が引き抜かれ、記憶ノードSNの電位はVBL0 になる。 Since the L potential is preset to a low voltage level VBL0, the write transistor TW is turned on, the charge from the storage node SN is withdrawn, the potential of the storage node SN becomes VBL0. 一方、“1”データ書き込みの場合、ビット線BL電位が高い電圧レベルのVBL1 に予め設定されていることから、書き込みトランジスタTWがオンすると、記憶ノードSNに電荷が供給される。 Meanwhile, "1" data write, since the bit line BL potential is previously set to a high voltage level VBL1, the write transistor TW is turned on, the charge in the storage node SN is supplied. この場合の記憶ノードSNの電位は、書き込みトランジスタTWにおける、いわゆる“nMOSトランジスタのVt The potential of the storage node SN in this case, the write transistor TW, Vt so-called "nMOS transistor
h落ち”により、VBL1 と (VWWL-VthW)のうち何れか小さい方の電位、即ち、MIN (VBL1,VWWL-VthW)で表される電位となる。 The h drop ", whichever is smaller potential of the VBL1 (VWWL-VthW), i.e., the potential represented by MIN (VBL1, VWWL-VthW).

【0079】このように、書き込み後の記憶ノードSN [0079] In this way, the storage node after writing SN
の電位は、ビット線BLに設定された書き込みデータに応じて、ビット線電位と、書き込みトランジスタTWのゲート印加電圧およびしきい値とにより決まる。 Potential is responsive to the write data set in the bit line BL, and the bit line potential is determined by the applied gate voltage and the threshold of the write transistor TW.

【0080】書き込み後のデータ保持時において、書き込みワード線WWLと読み出しワード線RWLをともに0V、電源電圧供給線VDDの電位をV DDとし、ビット線BLの電位は任意の値に設定する。 [0080] At the time of data holding after writing both 0V to the write word line WWL and the read word line RWL, the potential of the power supply voltage supply line VDD and to V DD, the potential of the bit line BL is set to any value. このとき、読み出しワード線RWLの電位が0Vと書き込み時より低いので、記憶ノードSNの電位は書き込み時の電位よりも、 At this time, since the potential of the read word line RWL is lower than at 0V and writing, the potential of the storage node SN than the potential at the time of writing,
容量結合による電位上昇ぶんだけ低下する。 It decreases by the potential rise sentence due to capacitive coupling. すなわち、 That is,
キャパシタCAPの容量をC1、読み出しトランジスタTRのゲート容量をC2とすると、その容量による電圧分配比α=C1/(C1+C2)を読み出しワード線R Capacitor CAP of capacity C1, when the gate capacitance of the read transistor TR and C2, the word line read voltage distribution ratio by the capacitance α = C1 / (C1 + C2) R
WLの電位変化量VRWL に掛けただけの電圧降下がある。 There is a voltage drop of only subjected to WL potential variation Vrw1.

【0081】この電圧降下は、読み出しトランジスタT [0081] This voltage drop, read transistor T
Rにとっては更にオフ状態を強化する方向であることから問題ないが、書き込みトランジスタTWにとってはソース電位を下げるため、書き込みトランジスタTWをオンさせる可能性が出てくる。 No problem since further a direction to strengthen the off state for the R, but to lower the source potential for write transistor TW, possible to turn on the write transistor TW come out. 書き込みトランジスタTW Write transistor TW
がオンすると保持電荷がリークすることから、電荷保持時には書き込みトランジスタTWがオンさせないことが要件となる。 There since the holding charge leaks on, it is a requirement that the write transistor TW is not turned on at the time of charge retention. 書き込みトランジスタTWのゲート電位は0Vであることから、これをオンさせないためには、ソース電位が(0−VthW )Vより常に大きいことが必要となる。 Since the gate potential of the write transistor TW is 0V, the order which does not turn on, the source potential (0-VthW) it is necessary always greater than V. このことを式で表すと“0”データ保持の場合に次の式(3-1) 、“1”データ保持の場合に次の式(3- With that is represented by the formula "0" of the following in the case of data retention formula (3-1), "1" data retention when the next equation (3
2) となり、これらの式を共に満たすことがデータ保持のための条件となる。 2), and to satisfy these equations both the conditions for data retention.

【0082】 [0082]

【数3】 [Number 3]

【0083】一方、読み出し時は、第1実施形態と同様に、書き込みワード線WWLの電位,ビット線BLのプリチャージ電位がともに0V、読み出しワード線RWL [0083] On the other hand, when reading, as in the first embodiment, the potential of the write word line WWL, a bit line BL precharge potential are both 0V, the read word line RWL
の電位がVRWL 、電源電圧供給線VDDの電位がV DDに設定される。 Potential of Vrw1, the potential of the power supply voltage supply line VDD is set to V DD.

【0084】すなわち、まず、ビット線BLを0Vの状態に予めプリチャージする。 [0084] That is, first, in advance precharge the bit lines BL to the state of 0V. また、書き込みトランジスタTWをオフしておくため、書き込みワード線WWLの電位を0Vに設定する。 Moreover, to keep off the write transistor TW, it sets the potential of the write word line WWL to 0V. その後、読み出しワード線RW After that, the read word line RW
Lに所定電圧を印加して、その電位をVRWL に設定する。 By applying a predetermined voltage L, and sets the potential to Vrw1. これにより、キャパシタCAPを介して読み出しワード線RWLに容量結合した記憶ノードSNの電位が上昇する。 Thus, the potential of the storage node SN which is capacitively coupled to the read word line RWL through the capacitor CAP is increased. 記憶ノードSNの電位上昇の最終値は、データ保持時の記憶ノードSN電位によって異なり、これにより読み出しトランジスタTRのオン/オフが決まる。 The final value of the potential rise of the storage node SN, depends storage node SN potential during data retention, thereby the read transistor TR on / off is determined. つまり、保持データが“0”の場合に読み出しトランジスタTRはオフ状態のままであり、保持データが“1”の場合に読み出しトランジスタTRはオフ状態からオン状態に移行する。 That is, the read transistor TR when the held data is "0" remains in the off state, the read transistor TR when the held data is "1" is shifted from the OFF state to the ON state. この結果、保持データが“1”の場合に電源電圧供給線VDDから電荷が供給されてビット線B As a result, electric charges are supplied from the power voltage supply line VDD when the held data is "1" the bit line B
Lの電位が上昇する一方で、保持データが“0”の場合はトランジスタのオフリーク電流程度しか電流の流入はないので、ビット線BLの電位は殆ど変化しない。 While the potential of the L is increased, if the held data is "0" because only the off-leak current of approximately the transistor inflow of current does not, the potential of the bit line BL is hardly changed. このようにして、記憶ノードSNに保持されたデータをビット線BLの電位変化として読み出すことができる。 In this way, it is possible to read the data held in the storage node SN as a potential change of the bit line BL.

【0085】以上のような読み出し動作が行われるためには、読み出しトランジスタTRのしきい値VthR が、 [0085] To read operation is performed as described above, the threshold VthR of the read transistor TR is,
“0”データ保持時の記憶ノードSNの電位上昇最終値より大きく、“1”データ保持時の記憶ノードSNの電位上昇最終値より小さくなければならない。 "0" greater than the potential rise final value of the storage node SN of the data holding, "1" must be less than the potential rise final value of the storage node SN of the data holding. つまり、読み出しトランジスタTRのしきい値は、次式(4)を満足する必要がある。 That is, the threshold of the read transistor TR, it is necessary to satisfy the following equation (4).

【0086】 [0086]

【数4】 [Number 4]

【0087】上記した式(3-1) ,式(3-2) および式(4)を全て満足するように書き込み用および読み出し用のトランジスタTW,TRのしきい値VthW,VthR を設定し、また、プロセスのバラツキ等を考慮して広いしきい値の最適範囲が得られるように、各共通線への設定電圧を決める。 [0087] The above equation (3-1), the formula (3-2) and a transistor TW for writing and reading so as to satisfy all of formula (4), TR threshold Vthw, set the Vthr, Moreover, as the optimum range of the wide threshold in consideration of the variation in process or the like is obtained, determine the set voltage to each common line. ここで、VBL0 =0V、VBL1 =VWWL Here, VBL0 = 0V, VBL1 = VWWL
=VRWL =V DDとして、上記した3つの式を満足するトランジスタしきい値VthW,VthR を設定できれば、当該メモリセルMCを電源電圧V DDと接地電位0V以外を使用せずに動作させることが可能となる。 = As Vrw1 = V DD, transistor threshold VthW satisfying the three equations described above, if setting the Vthr, possible to operate the memory cells MC without using the power supply voltage V DD except ground potential 0V to become. したがって、この場合は周辺回路において別の内部電源電圧を発生させたり、高電圧用の特別なトランジスタを形成する必要がない。 Thus, this or to generate another internal power supply voltage in the peripheral circuit if, there is no need to form a special transistors for high voltages. すなわち、電源供給の観点で、または高耐圧トランジスタを不要とするプロセス上の観点で、このメモリ製造プロセスは、ロジック製造プロセスとの整合性がよくなる。 That is, in terms of power supply or a high voltage transistor in terms of the process to eliminate, this memory manufacturing process, consistent with the logic manufacturing process is improved. したがって、メモリ−ロジック混載ICの製造が容易になる。 Therefore, memory - preparation of mixed logic IC is facilitated.

【0088】図12および図13はNMOSタイプのメモリセルについて、図14および図15はPMOSタイプのメモリセルについて、それぞれ本実施形態に係る動作モードによる読み出し/リフレッシュ時および書き換え時の各信号のタイミングチャートを示す。 [0088] FIGS. 12 and 13 for the NMOS type memory cells, 14 and 15 for PMOS type memory cell, the timing of the respective signals at the time when and rewritten by the operation mode read / refresh of the present embodiment It shows the chart. 読み出し時の読み出しワード線RWLの電位を、書き込み(リフレッシュ)の際にも維持し、書き込み(リフレッシュ)が終了してから元の電位に戻すことで、上記動作モードを実現している。 The potential of the read word line RWL in reading, also maintained during write (refresh), that after the write (refresh) is completed to return to the original potential, thereby realizing the above-described operation mode.

【0089】本実施形態においても、第1実施形態と同様な効果を奏し、製造プロセスの簡略化、低コスト化でき動作信頼性が高いメモリ−ロジック混載ICが実現可能となる。 [0089] Also in the present embodiment, exhibit the same advantages as the first embodiment, simplification of the manufacturing process, operation reliability is high memory can cost - logic embedded IC can be realized.

【0090】 [0090]

【発明の効果】本発明に係る半導体記憶装置によれば、 According to the semiconductor memory device according to the present invention,
トランジスタのしきい値を所定の範囲内に設定することにより正常動作を保証しながら、メモリセル内のビット線を1本化している。 While ensuring normal operation by setting the threshold voltage of the transistor within a predetermined range, and 1 Honka the bit lines in the memory cell. したがって、その分、従来の2トランジスタ−1キャパシタ型メモリセルよりセル面積を小さくできる。 Therefore, correspondingly, it can reduce the cell area than conventional two transistor -1 capacitor type memory cell. このセル面積の縮小は、読み出しトランジスタおよび書き込みトランジスタの少なくとも一方を薄膜トランジスタとした場合、双方ともバルク型とした場合に限らず、メモリ装置の高集積化に貢献する。 This reduction in cell area, when the thin film transistor at least one of the read transistor and the write transistor is not limited to the case of the bulk type both, contribute to the high integration of the memory device. とくに、薄膜トランジスタを用いるとセル面積をより小さくできる一方、双方ともバルク型の場合は、CMOSロジックプロセスとの整合性が良く、DRAM機能を少ない工程でロジックICチップに追加することができるという利点がある。 In particular, while it smaller cell area With TFT, if both of the bulk type, good compatibility with the CMOS logic process, can advantageously be added to the logic IC chip DRAM functions in fewer steps is there. 以上より、製造プロセスの簡略化、低コスト化でき動作信頼性が高いメモリ−ロジック混載IC Thus, simplification of the manufacturing process, high operating reliability can cost memory - logic embedded IC
が実現可能となる。 There can be realized.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の実施形態に係る半導体記憶装置のメモリセルアレイおよびその周辺回路の要部を示すブロック図である。 1 is a block diagram showing a main part of a memory cell array and its peripheral circuits of a semiconductor memory device according to an embodiment of the present invention.

【図2】本発明の実施形態に係るDRAMゲインセルを示す回路図である。 Is a circuit diagram showing a DRAM gain cell according to the embodiment of the present invention; FIG.

【図3】本発明の実施形態に係るメモリセルアレイの要部構成を示す回路図である。 3 is a circuit diagram showing a main configuration of a memory cell array according to an embodiment of the present invention.

【図4】本発明の実施形態に係るDRAMゲインセルの第1構造例を示す平面図および断面図である。 4 is a plan view and a sectional view showing a first structural example of a DRAM gain cell according to an embodiment of the present invention.

【図5】本発明の実施形態に係るDRAMゲインセルの第2構造例を示す平面図および断面図である。 5 is a plan view and a sectional view showing a second structural example of the DRAM gain cell according to an embodiment of the present invention.

【図6】本発明の実施形態に係るDRAMゲインセルの第3構造例を示す平面図である。 6 is a plan view showing a third structural example of a DRAM gain cell according to an embodiment of the present invention.

【図7】本発明の第1実施形態に係る第1動作モードを用いたDRAMゲインセルの読み出しおよびリフレッシュ時に、読み出しワード線、書き込みワード線およびビット線における信号の波形を示すタイミングチャートである。 [7] at the time of reading and refreshing the DRAM gain cell using the first operation mode according to the first embodiment of the present invention, the read word line, a timing chart showing signal waveforms in the write word lines and bit lines.

【図8】本発明の実施形態に係る第1動作モードを用いたDRAMゲインセルの書き換え時に、読み出しワード線、書き込みワード線およびビット線における信号の波形を示すタイミングチャートである。 When rewriting the DRAM gain cell using the first operation mode according to the embodiment of the invention; FIG, read word line, a timing chart showing signal waveforms in the write word lines and bit lines.

【図9】本発明の実施形態に係るDRAMゲインセルの変形例を示す回路図である。 9 is a circuit diagram showing a modification of the DRAM gain cell according to an embodiment of the present invention.

【図10】図9のDRAMゲインセルの第1動作モードを用いた読み出しおよびリフレッシュ時に、読み出しワード線、書き込みワード線およびビット線における信号の波形を示すタイミングチャートである。 In [10] read and refresh using the first operation mode of the DRAM gain cell of Figure 9, the read word line, a timing chart showing signal waveforms in the write word lines and bit lines.

【図11】図9のDRAMゲインセルの第1動作モードを用いた書き換え時に、読み出しワード線、書き込みワード線およびビット線における信号の波形を示すタイミングチャートである。 [Figure 11] when rewriting using the first operation mode of the DRAM gain cell of Figure 9, the read word line, a timing chart showing signal waveforms in the write word lines and bit lines.

【図12】NMOSタイプのDRAMゲインセルについて、本発明の第2実施形態に係る第2動作モードを用いた読み出しおよびリフレッシュ時に、読み出しワード線、書き込みワード線およびビット線における信号のタイミングチャートである。 [12] For NMOS type DRAM gain cell, the second embodiment when read and refresh using the second operation mode according to the embodiment of the present invention, the read word line, a timing chart of signals in the write word lines and bit lines.

【図13】NMOSタイプのDRAMゲインセルについて、本発明の第2実施形態に係る第2動作モードを用いた書き換え時に、読み出しワード線、書き込みワード線およびビット線における信号のタイミングチャートである。 [13] For NMOS type DRAM gain cell, during rewriting using the second operation mode according to a second embodiment of the present invention, the read word line, a timing chart of signals in the write word lines and bit lines.

【図14】PMOSタイプのDRAMゲインセルについて、本発明の第2実施形態に係る第2動作モードを用いた読み出しおよびリフレッシュ時に、読み出しワード線、書き込みワード線およびビット線における信号のタイミングチャートである。 [14] For PMOS type DRAM gain cell, the second embodiment when read and refresh using the second operation mode according to the embodiment of the present invention, the read word line, a timing chart of signals in the write word lines and bit lines.

【図15】PMOSタイプのDRAMゲインセルについて、本発明の第2実施形態に係る第2動作モードを用いた書き換え時に、読み出しワード線、書き込みワード線およびビット線における信号のタイミングチャートである。 [15] For PMOS type DRAM gain cell, during rewriting using the second operation mode according to a second embodiment of the present invention, the read word line, a timing chart of signals in the write word lines and bit lines.

【図16】従来の1トランジスタ−1キャパシタ型DR [16] Conventional 1 transistor -1 capacitor type DR
AMセルの回路図である。 It is a circuit diagram of the AM cell.

【図17】従来の2トランジスタ−1キャパシタ型DR [17] Conventional 2 transistors -1 capacitor type DR
AMセルの回路図である。 It is a circuit diagram of the AM cell.

【図18】図17に示す従来のDRAMセルの平面図および断面図である。 18 is a plan view and a cross-sectional view of a conventional DRAM cell shown in FIG. 17.

【符号の説明】 DESCRIPTION OF SYMBOLS

10…半導体基板、11…素子分離絶縁層、12…電源電圧供給線となる不純物領域、13…ビット線接続不純物領域、14…第1ゲート絶縁膜、15,20…第1配線層、16…第2ゲート絶縁膜、17,25,26…第2配線層、18…誘電体膜、19,29…第3配線層、 10 ... semiconductor substrate, 11 ... the element isolation insulating layer, 12 ... power supply voltage supply line to become impurity regions, 13 ... bit line connected to the impurity region, 14 ... first gate insulating film, 15, 20 ... first wiring layer, 16 ... the second gate insulating film, 17,25,26 ... second wiring layer, 18 ... dielectric film 19, 29 ... third wiring layer,
21…不純物領域、22〜24…コンタクト孔、27, 21 ... impurity regions, 22 to 24 ... contact hole 27,
28…第1ビアホール、30…第2ビアホール、31… 28 ... the first hole, 30 ... the second hole, 31 ...
第4配線層、32…第5配線層、MC…DRAMゲインセル(メモリセル)、RC…参照セル、SA…センスアンプ、DCH…ディスチャージ回路、TW…書き込みトランジスタ、TR…読み出しトランジスタ、CAP…キャパシタ、WWL…書き込みワード線、RWL…読み出しワード線、BL…ビット線、BL_…ビット補線、B The fourth wiring layer, 32 ... fifth wiring layers, MC ... DRAM gain cell (memory cell), RC ... reference cell, SA ... sense amplifier, DCH ... discharge circuit, TW ... write transistor, TR ... read transistor, CAP ... capacitors, WWL ... write word line, RWL ... read word line, BL ... bit lines, BL_ ... complementary bit line, B
C…ビットコンタクト、VDD…電源電圧の供給線、S C ... bit contact, VDD ... power supply voltage supply line, S
N…記憶ノード。 N ... storage node.

Claims (17)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】一方電極が読み出しワード線に接続されたキャパシタと、 電源電圧の供給線とビット線との間に接続され、制御電極が上記キャパシタの他方電極に接続された第1導電型の読み出しトランジスタと、 上記キャパシタの他方電極と上記ビット線との間に接続され、制御電極が書き込みワード線に接続された第1導電型の書き込みトランジスタとをメモリセル内に有し、 上記読み出しトランジスタおよび上記書き込みトランジスタの少なくとも一方は、チャネル導電型と逆の導電型を有するシリコン薄膜と、当該シリコン薄膜上にゲート絶縁膜を介して形成されているゲート電極と、当該ゲート電極両側のシリコン薄膜部分に形成されチャネル導電型と同じ導電型を有するソース・ドレイン不純物領域とを有する薄膜トランジスタ And 1. A capacitor having electrodes connected to a read word line, connected between the supply line and the bit line of the power supply voltage, the control electrode of the first conductivity type connected to the other electrode of the capacitor and read transistor, it is connected between the other electrode and the bit line of the capacitor, a control electrode and a write transistor of a first conductivity type connected to the write word line in the memory cell, the read transistor and at least one of the write transistor, a silicon thin film having a channel conductivity type opposite conductivity type, a gate electrode is formed via a gate insulating film on the silicon film, the silicon thin film portions on both sides the gate electrode formed thin film transistor having a source and drain impurity regions having the same conductivity type as the channel conductivity type ら構成されている半導体記憶装置。 The semiconductor memory device that is al configured.
  2. 【請求項2】一方電極が読み出しワード線に接続されたキャパシタと、 電源電圧の供給線とビット線との間に接続され、制御電極が上記キャパシタの他方電極に接続された第1導電型の読み出しトランジスタと、 上記キャパシタの他方電極と上記ビット線との間に接続され、制御電極が書き込みワード線に接続された第1導電型の書き込みトランジスタとをメモリセル内に有し、 上記読み出しトランジスタおよび上記書き込みトランジスタは、双方とも、半導体基板内の不純物領域上にゲート絶縁膜を介して形成されたゲート電極と、当該ゲート電極両側の上記不純物領域内の表面に形成され、上記不純物領域とは逆導電型のソース・ドレイン不純物領域とを有するバルク型の絶縁ゲート電界効果トランジスタから構成されている半導体記 Wherein a capacitor having electrodes connected to a read word line, connected between the supply line and the bit line of the power supply voltage, the control electrode of the first conductivity type connected to the other electrode of the capacitor and read transistor, it is connected between the other electrode and the bit line of the capacitor, a control electrode and a write transistor of a first conductivity type connected to the write word line in the memory cell, the read transistor and said write transistor, both, a gate electrode formed through a gate insulating film on the impurity region in the semiconductor substrate, formed on a surface of the gate electrode on both sides of the impurity region, contrary to the above impurity regions semiconductor's rating which is composed of a bulk-type insulated gate field effect transistor having a conductivity type source and drain impurity regions of 装置。 Apparatus.
  3. 【請求項3】上記ビット線に、ラッチ機能を備えたセンスアンプが接続されている請求項1に記載の半導体記憶装置。 To wherein said bit line, the semiconductor memory device according to claim 1, a sense amplifier having a latch function is connected.
  4. 【請求項4】上記書き込みトランジスタが上記薄膜トランジスタから構成され、 上記書き込みトランジスタのソース・ドレイン不純物領域の一方が、ビットコンタクトを介して上層のビット配線層に接続され、他方が上記読み出しトランジスタのゲート電極と上記キャパシタの他方電極を兼用する請求項1に記載の半導体記憶装置。 Wherein said write transistor is composed of the thin film transistor, one of a source and drain impurity regions of the write transistor is connected to the upper bit wiring layer via the bit contact and the other gate electrode of the read transistor a semiconductor memory device according to claim 1 which also serves as the other electrode of the capacitor.
  5. 【請求項5】上記読み出しトランジスタのゲート電極は、ゲート絶縁膜を介して半導体基板内の不純物領域上に形成され、 当該不純物領域内表面の上記ゲート電極の両側部分に、 5. The gate electrode of the read transistor is formed on the impurity region in the semiconductor substrate via a gate insulating film, on both side portions of the gate electrode of the impurity region surface,
    一方が上記ビットコンタクトに接続され他方が電源電圧の供給線をなすソース不純物領域とドレイン不純物領域とが形成されている請求項4に記載の半導体記憶装置。 One semiconductor memory device according to claim 4 where the source impurity region and a drain impurity regions forming the supply line of the other power supply voltage is connected to the bit contact is formed.
  6. 【請求項6】上記書き込みトランジスタのゲート電極と異なる階層の導電層から形成され読み出しワード線を兼ねる上記キャパシタの一方電極が、上記キャパシタの他方電極上に誘電体膜を介して形成されている請求項5に記載の半導体記憶装置。 6. A first electrode of the capacitor serving as the read word line are formed from the conductive layer with a different hierarchy gate electrode of the write transistor is formed via a dielectric film on the other electrode of the capacitor according the semiconductor memory device according to claim 5.
  7. 【請求項7】上記書き込みトランジスタのゲート電極と同じ導電層から形成され読み出しワード線を兼ねる上記キャパシタの一方電極が、上記キャパシタの他方電極上に誘電体膜を介して形成されている請求項5に記載の半導体記憶装置。 7. A first electrode of the capacitor serving as the read word line is formed from the same conductive layer as the gate electrode of the writing transistor, claim is formed via a dielectric film on the other electrode of the capacitor 5 the semiconductor memory device according to.
  8. 【請求項8】上記読み出しトランジスタおよび上記書き込みトランジスタのチャネル導電型はn型である請求項1に記載の半導体記憶装置。 8. The read transistor and the channel conductivity type of said write transistor is a semiconductor memory device according to claim 1 is an n-type.
  9. 【請求項9】上記キャパシタの他方電極および上記読み出しトランジスタの制御電極をなす導電層により上記メモリセルの記憶ノードが構成され、 上記読み出しトランジスタのしきい値は、記憶データの論理に応じて異なる値をとる上記記憶ノードの電位より、大きく設定されている請求項8に記載の半導体記憶装置。 9. The storage node of the memory cell with a conductive layer constituting the control electrode of the other electrode and the read transistor of the capacitor is formed, the threshold of the read transistor, a different value according to the logic of the stored data the semiconductor memory device according to claim 8, than the potential of the storage node is set to be larger to take.
  10. 【請求項10】上記読み出しトランジスタのしきい値は、上記記憶ノードのハイレベルの電位と、読み出し時に上記読み出しワード線に印加される電圧に応じて容量結合により上昇する記憶ノードの電位上昇分との加算値より小さく、かつ、上記記憶ノードのローレベルの電位と上記記憶ノードの電位上昇分との加算値より大きい値に設定されている請求項9に記載の半導体記憶装置。 10. the read transistor threshold, a high-level potential of the storage node, the potential increase in the storage node rises by capacitive coupling according to the voltage applied to the read word line in a read smaller than the addition value, and a semiconductor memory device according to claim 9 which is set to an addition value greater than the potential rise of the low-level potential and the storage node of the storage node.
  11. 【請求項11】上記キャパシタの他方電極および上記読み出しトランジスタの制御電極をなす導電層により上記メモリセルの記憶ノードが構成され、 上記書き込みトランジスタのしきい値は、書き込み時に読み出しワード線に印加される電圧に応じてキャパシタの容量結合により上昇した上記記憶ノードの電位上昇分から、記憶データの論理に応じて異なる値をとる記憶ノードの電位を引いた値より、大きく設定されている請求項8に記載の半導体記憶装置。 11. The storage node of the memory cell with a conductive layer constituting the control electrode of the other electrode and the read transistor of the capacitor is formed, the threshold value of the write transistor is applied to the read word lines during the writing wherein the potential increase in the elevated above the storage node by capacitive coupling of the capacitor according to the voltage, to claim 8, than the value obtained by subtracting the potential of the storage node that takes different values ​​according to the logic of the stored data is set larger the semiconductor memory device.
  12. 【請求項12】上記読み出しトランジスタのしきい値は、上記記憶ノードのハイレベルの電位より小さく、かつ、上記記憶ノードのローレベルの電位より大きい値に設定されている請求項11に記載の半導体記憶装置。 12. the read transistor threshold is less than the high level potential of the storage node and a semiconductor according to claim 11 which is set to a potential greater than the low level of the storage node Storage device.
  13. 【請求項13】上記読み出しトランジスタおよび上記書き込みトランジスタのチャネル導電型はp型である請求項1に記載の半導体記憶装置。 13. The read transistor and the channel conductivity type of said write transistor is a semiconductor memory device according to claim 1 which is p-type.
  14. 【請求項14】上記キャパシタの他方電極および上記読み出しトランジスタの制御電極をなす導電層により上記メモリセルの記憶ノードが構成され、 上記読み出しトランジスタのしきい値の絶対値は、記憶データの論理に応じて異なる値をとる上記記憶ノードの電位より、小さく設定されている請求項13に記載の半導体記憶装置。 14. The storage node of the memory cell with a conductive layer constituting the control electrode of the other electrode and the read transistor of the capacitor is formed, the absolute value of the threshold of the read transistor, according to the logic of the stored data the semiconductor memory device of claim 13, than the potential of the storage node varies accordingly, it is set smaller Te.
  15. 【請求項15】上記読み出しトランジスタのしきい値の絶対値は、上記記憶ノードのハイレベルの電位と、読み出し時に上記読み出しワード線に印加される電圧に応じて容量結合により上昇する記憶ノードの電位上昇分との加算値より大きく、かつ、上記記憶ノードのローレベルの電位と上記記憶ノードの電位上昇分との加算値より小さい値に設定されている請求項14に記載の半導体記憶装置。 15. absolute value of the threshold of the read transistor, the potential of storage node rises and the high-level potential of the storage node by capacitive coupling according to the voltage applied to the read word line in a read greater than the sum of the rise, and a semiconductor memory device according to claim 14 which is set to an addition value less than the potential rise of the low-level potential and the storage node of the storage node.
  16. 【請求項16】上記キャパシタの他方電極および上記読み出しトランジスタの制御電極をなす導電層により上記メモリセルの記憶ノードが構成され、 上記書き込みトランジスタのしきい値の絶対値は、書き込み時に読み出しワード線に印加される電圧に応じてキャパシタの容量結合により上昇した上記記憶ノードの電位上昇分から、記憶データの論理に応じて異なる値をとる記憶ノードの電位を引いた値より、小さく設定されている請求項13に記載の半導体記憶装置。 16. The storage node of the memory cell with a conductive layer constituting the control electrode of the other electrode and the read transistor of the capacitor is formed, the absolute value of the threshold value of the write transistor, the read word lines during the writing from the potential increase in the elevated above the storage node by capacitive coupling of the capacitor in accordance with an applied voltage, the claims than a value obtained by subtracting the potential of the storage node that takes different values ​​according to the logic of the stored data is set to be smaller the semiconductor memory device according to 13.
  17. 【請求項17】上記読み出しトランジスタのしきい値の絶対値は、上記記憶ノードのハイレベルの電位より大きく、かつ、上記記憶ノードのローレベルの電位より小さい値に設定されている請求項16に記載の半導体記憶装置。 17. absolute value of the threshold of the read transistor is larger than the high level potential of the storage node, and to claim 16 which is set to a potential less than the value of the low level of the storage node the semiconductor memory device according.
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