JP2001053167A - Semiconductor storage device - Google Patents

Semiconductor storage device

Info

Publication number
JP2001053167A
JP2001053167A JP11221777A JP22177799A JP2001053167A JP 2001053167 A JP2001053167 A JP 2001053167A JP 11221777 A JP11221777 A JP 11221777A JP 22177799 A JP22177799 A JP 22177799A JP 2001053167 A JP2001053167 A JP 2001053167A
Authority
JP
Japan
Prior art keywords
potential
transistor
read
storage node
word line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP11221777A
Other languages
Japanese (ja)
Inventor
Tadashi Ikeda
直史 池田
Original Assignee
Sony Corp
ソニー株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp, ソニー株式会社 filed Critical Sony Corp
Priority to JP11221777A priority Critical patent/JP2001053167A/en
Publication of JP2001053167A publication Critical patent/JP2001053167A/en
Application status is Pending legal-status Critical

Links

Abstract

PROBLEM TO BE SOLVED: To prevent misoperations of a DRAM gain cell. SOLUTION: A semiconductor storage device comprises, in a memory cell MC, a capacitor CAP having one electrode connected with a read word line RWL, a first conductivity-type read transistor TR connected between the feeder line VDD of power supply voltage and a bit line BL and having a control electrode connected with the other electrode of the capacitor CAP, and a second conductivity-type write transistor TW connected between the other electrode of the capacitor CAP and the bit line BL and having a control electrode connected with a write word line WWL. The word line is provided for each transistor, and the operational margin of each transistor is enlarged with respect to the word line applying voltage.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、いわゆるDRAM BACKGROUND OF THE INVENTION The present invention is a so-called DRAM
ゲインセルの一種である2トランジスタ−1キャパシタ型のメモリセルを有し、当該セル内で、キャパシタ電極に保持された記憶データを、読み出しトランジスタにより増幅してビット線に読み出す半導体記憶装置に関する。 Has two transistors -1-capacitor type memory cells which is a kind of gain cell, in the cell, the storage data stored in the capacitor electrode, a semiconductor memory device for reading the bit line is amplified by the read transistor.

【0002】 [0002]

【従来の技術】現在、高密度、大容量の半導体メモリとして最も代表的なDRAM(Dynamic Random Access Mem At present, high-density, most typical DRAM (Dynamic Random Access Mem as a semiconductor memory of a large capacity
ory)では、図15に示すように、ビット線BLと共通電位線SLとの間にワード線WLの電位によりオン/オフが制御されるトランジスタTと、メモリキャパシタMC In ory), as shown in FIG. 15, a transistor T ON / OFF is controlled by the potential of the word line WL between the bit line BL and the common potential line SL, and the memory capacitor MC
APとを直列接続させてメモリセルMCが構成されている。 The AP by serially connected memory cells MC is constituted. この1トランジスタ−1キャパシタ型のメモリセルMCでは、メモリキャパシタMCAPとトランジスタT In the memory cell MC of the one-transistor -1 capacitor type memory capacitor MCAP and transistor T
との接続中点が記憶ノードNDとなり、この記憶ノードに蓄えられた電荷量の差によりデータの“1”と“0” Connection midpoint storage node ND next to the, data by the difference in charge amount stored in the storage node "1" and "0"
を判別する。 To determine. 記憶データの読み出しに際して安定動作を確保するには、ビット線BLに十分な大きさの電位変化を現出させることが必要であり、この観点からメモリキャパシタMCAPについて、電荷を蓄積可能な容量(キャパシタ容量)が決められる。 To ensure stable operation when reading stored data, it is necessary to revealing the potential change of sufficient magnitude to the bit line BL, and the memory capacitor MCAP In this respect, the storage capacity capable charge (capacitors capacity) is determined.

【0003】ところが、半導体メモリセルの専有面積の縮小化にともない、キャパシタ容量値そのものが低下しがちな傾向にあるうえ、大容量化によりビット線容量も増大するため、ノイズに埋もれることなく読み出し可能なビット線電位の変化が以前にも増して得にくくなっているということが顕著な問題になってきた。 [0003] However, with the reduction of the area occupied by the semiconductor memory cell, after the capacitance value itself is in and propensity reduction, since the increase bit line capacitance by a large capacity, it can be read without being buried in the noise a change of the bit line potential that has been difficult to obtain than ever have become significant problems.

【0004】この問題を解決するための一方策として、 [0004] As an approach to solve this problem,
スタック形、フィン形、円筒形など単位面積当たりの表面積を増大させたキャパシタ電極を有するスタックドキャパシタ、さらにはトレンチキャパシタなど、様々なキャパシタ構造が提案されている。 A stacked fins shaped, stacked capacitor having a capacitor electrode having increased surface area per unit area, such as cylindrical, more like a trench capacitor, there have been proposed various capacitor structure. しかしながら、基板に形成されるトレンチのアスペクト比、スタック電極層の高さなど加工技術上の限界、あるいは複雑な構造を形成するためのプロセスステップ数の増加による製造コストの増大などが原因で、単位面積当たりのキャパシタ容量値を増加させることが困難になってきている。 However, the aspect ratio of the trench formed in the substrate, the limit on the height, etc. processing technology stacked electrode layer or the cost increase due like production by process step number increases to form a complex structure, the unit to increase the capacitance value per unit area has been difficult.

【0005】その一方で、キャパシタ容量は電極間に挟むキャパシタ絶縁膜の誘電率に比例することから、誘電率が高いキャパシタ絶縁材料の開発も行われている。 [0005] On the other hand, the capacitance of the capacitor because it is proportional to the dielectric constant of the capacitor insulating film sandwiched between the electrodes, have been under development high dielectric constant capacitor insulating material. ところが、誘電体材料の開発自体の難しさにくわえ、誘電体との相性が良い電極材料の開発、これら新材料の加工技術の開発など、開発テーマが多岐に渡り開発費用や新規に導入すべき製造装置などが負担になって、DRAM However, in addition to the difficulty of the development itself of the dielectric material, compatibility is the development of good electrode material of a dielectric, such as the development of processing technology of these new materials, the development theme is to be introduced into development costs and new wide-ranging such as becomes a burden manufacturing equipment, DRAM
製造コストは増加の一途を辿っている。 Production costs are steadily increasing. したがって、セル面積を縮小しDRAMの大容量化を進めても、ビット当たりのコストがなかなか下がらないのが現状である。 Therefore, even if advancing the capacity of the DRAM to reduce the cell area, the cost per bit is at present, not decrease easily.

【0006】かかる背景のもと、構造および材料を変更せずにセル面積の縮小を進めるとした場合、DRAMセルの読み出し信号が小さくなり、ついにはメモリセルに記憶されたデータを検出することが困難になることが予想される。 [0006] Under such a background, when the advancing reduction in cell area without changing the structure and materials, the read signal of the DRAM cell is reduced, finally to detect the data stored in the memory cell It is expected to be difficult.

【0007】そこで、書き込み用と読み出し用に少なくとも2つ以上のトランジスタを有し、記憶データを読み出しトランジスタで増幅してビット線に出力する、いわゆるゲインセルが再び注目を集めている。 [0007] Therefore, at least two or more transistors for writing and reading, is amplified by reading out the stored data transistor output to the bit line, a so-called gain cell has attracted attention again. このゲインセルの一種として、たとえば、文献“A Complementary Ga As a kind of this gain cell, for example, the literature "A Complementary Ga
in CellTechnology for Sub-1V Supply DRAMs, S.Shuku in CellTechnology for Sub-1V Supply DRAMs, S.Shuku
ri et al., IEDM Tech.Dig., 32.8.1, 1992, pp.1006-1 ri et al., IEDM Tech.Dig., 32.8.1, 1992, pp.1006-1
008”には、キャパシタに、書き込みトランジスタおよび読み出しトランジスタを組み合わせたDRAMセル(以下、従来のDRAMゲインセルという)が記載されている。 008 The "capacitor, DRAM cell that combines the write transistor and the read transistor (hereinafter, referred to as conventional DRAM gain cell) is described.

【0008】この従来のDRAMゲインセルについて、 [0008] For this conventional DRAM gain cell,
図16に等価回路図を、図17にメモリセル2個分の平面図を、図18に図17のA−B線に沿った断面図をそれぞれ示す。 The equivalent circuit diagram in FIG. 16, a plan view of the two partial memory cells in FIG. 17, respectively a sectional view taken along line A-B of FIG. 17 in FIG. 18. 従来のDRAMゲインセル100は、図1 Conventional DRAM gain cell 100, FIG. 1
6に示すように、書き込みトランジスタTW、読み出しトランジスタTRおよびキャパシタCAPから構成される。 As shown in 6, the write transistor TW, composed of read transistor TR and capacitor CAP. 書き込みトランジスタTWは、ゲートがワード線W Write transistor TW, the gate is the word line W
Lに接続され、ソース,ドレインの一方がビット線BL Connected L, and the source, while the bit line of the drain BL
に接続されている。 It is connected to the. 読み出しトランジスタTRは、ゲートが書き込みトランジスタTWのソース,ドレインの他方に接続され、ソースがビット線BLに接続され、ドレインが基準電位(たとえば、接地電位GND)の供給線に接続されている。 Read transistor TR has a gate connected to the source of the write transistor TW, the other of the drain, a source connected to bit line BL, and the drain is the reference potential (e.g., ground potential GND) is connected to the supply line of the. キャパシタCAPは、一方電極が読み出しトランジスタTRと書き込みトランジスタTWの接続中点に接続され、他方電極がワード線WLに接続されている。 Capacitor CAP has one electrode connected to a connection midpoint of the read transistor TR and the write transistor TW, and the other electrode is connected to the word line WL. このキャパシタCAPの一方電極、および、 One electrode of the capacitor CAP and,
これに接続された読み出しトランジスタTRと書き込みトランジスタTWの接続中点が、当該メモリセルMCの記憶ノードSNをなす。 Connection point of the connected read transistor TR and the write transistor TW thereto, form a storage node SN of the memory cell MC. 実際には、この記憶ノードSN In fact, the storage node SN
をなす導電層は、ワード線WLを兼ねる読み出しトランジスタTRのゲート電極と、読み出しトランジスタTR Conductive layer constituting the includes a gate electrode of the read transistor TR serving as a word line WL, and the read transistor TR
のチャネル形成領域との間に、絶縁分離状態で挿入された一枚の層からなる。 Between the channel formation region of the consists of a single layer interposed with an insulating separation state.

【0009】このメモリセルの素子構造において、図1 [0009] In the device structure of the memory cell, Fig. 1
8に示すように、読み出しトランジスタTRは、そのゲート面積を大きくして大きなキャパシタ容量値を確保するために、半導体基板101内に形成したトレンチ10 As shown in 8, read transistor TR in order to secure a large capacitance value by increasing the gate area trench 10 formed in the semiconductor substrate 101
1a内に形成されている。 It is formed in the 1a. すなわち、トレンチ101a In other words, the trench 101a
内に、読み出しトランジスタTRの能動領域となるシリコン薄膜102、第1ゲート絶縁膜103、記憶ノード層104が埋め込まれ、記憶ノード層104上には絶縁膜を介してワード線WLが配線されている。 Within, the silicon thin film 102 serving as an active region of the read transistor TR, a first gate insulating film 103, the storage node layer 104 is embedded, on the storage node layer 104 is wired word lines WL via the insulating film .

【0010】半導体基板101内の表面側に、埋め込みp型不純物領域105およびnウエル106が形成され、nウエル106の表面は素子分離絶縁層107が形成され、その周囲にp型活性領域108が形成されている。 [0010] surface of the semiconductor substrate 101, a p-type impurity regions 105 and n-well 106 embedding formation, the surface of the n-well 106 is formed an element isolation insulating layer 107, a p-type active region 108 in the surrounding It is formed. p型活性領域108に、書き込みトランジスタTW The p-type active region 108, the write transistor TW
が形成されている。 There has been formed. すなわち、p型活性領域108上に第2ゲート絶縁膜109を介して上記ワード線WLが配線され、その両側のp型活性領域108内にソース・ドレイン不純物領域が形成されている。 That is, the word line WL through the second gate insulating film 109 are wired on the p-type active region 108, the source and drain impurity regions in the p-type active region 108 on both sides thereof are formed. 一方のソース・ドレイン不純物領域上に、第1コンタクトホール110を介して上記記憶ノード層104から延びた内部接続配線層111が接続され、他方のソース・ドレイン不純物領域上に、第2コンタクトホール112を介してパッド層113が配置されている。 The one of the source and drain impurity regions on the internal connection wiring layer 111 through the first contact hole 110 extending from the storage node layer 104 is connected to the other of the source and drain impurity regions on the second contact hole 112 pad layer 113 is disposed through. パッド層1130上の層間絶縁膜にビットコンタクトBCが開口され、このビットコンタクトBCを介してビット線BLがパッド層113上に接続されている。 Bit contact BC in the interlayer insulating film on the pad layer 1130 is opened, the bit line BL is connected on the pad layer 113 through the bit contact BC. パッド層113、ビットコンタクトBCは隣接する2セル間で共通に設けられている。 Pad layer 113, the bit contact BC is provided in common between two adjacent cells.

【0011】 [0011]

【発明が解決しようとする課題】ところが、このDRA The object of the invention is to be Solved However, the DRA
Mゲインセル100では、書き込み用と読み出し用のワード線が1本に共通化されているため、読み出しトランジスタTRと書き込みトランジスタTWを独立して制御することができず、ワード線印加電圧設定の自由度が低いという課題がある。 In M gain cell 100, since the word line for the readout writing is common to one, it is impossible to independently control the read transistor TR and the write transistor TW, the degree of freedom of the word line voltage setting there is a problem is low.

【0012】このメモリセル100では、ワード線WL [0012] In the memory cell 100, the word line WL
は書き換え時に少なくとも3段階の電位設定が必要となる。 It is required at least three stages of potential set at the time of rewriting. つまり、記憶ノードSN(記憶ノード層104および内部接続配線層111)の電荷蓄積量の大小に対応する記憶データの論理値とは無関係に読み出しトランジスタTRを常時オフとし、pチャネル型の書き込みトランジスタTWのみオンさせる書き込み時の低い電位と、書き込みトランジスタTWおよび読み出しトランジスタT That is, the storage node SN and (storage node layer 104 and the internal connection wiring layer 111) normally off independently of the read transistor TR is the logical value of the memory data corresponding to the magnitude of the charge accumulation amount, p-channel write transistor TW and low potential at the time of writing to be turned on only, write transistor TW and read transistor T
Rをともにオンさせないデータ保持時の中間電位と、書き込みトランジスタTWを常時オフ状態で記憶データに応じて読み出しトランジスタTRがオン/オフ可能な読み出し時の高い電圧とが、ワード線WLの設定電位として必要になる。 An intermediate potential both at the ON time is allowed not data holding the R, read transistor TR according to the storage data write transistor TW in normally off state and a high voltage when the ON / OFF can be read, as set potential of the word line WL be required.

【0013】このように、従来のDRAMゲインセル1 [0013] In this way, the conventional DRAM gain cell 1
00は、ワード線WLの電位が3段階以上に設定する必要があることから、トランジスタTR,TWのしきい値のバラツキも考慮すると、ワード線印加電圧に対するトランジスタの動作マージンが狭く、誤動作する可能性が高いという不利益がある。 00, it is necessary to the potential of the word line WL is set to three or more stages, the transistor TR, when also considering the threshold variation of TW, narrow transistors operating margin of for the word line voltage, possible malfunction there is the disadvantage that a high sex.

【0014】本発明の目的は、従来の1トランジスタ− [0014] It is an object of the present invention, the conventional one-transistor -
1キャパシタ型のメモリセルのように大容量のキャパシタを必要としない2トランジスタ−1キャパシタ型のメモリセルにおいて、ワード線印加電圧に対するトランジスタの動作マージンを広くして、誤動作を防止した半導体記憶装置を提供することにある。 In 2 transistor -1-capacitor type memory cell that does not require a large capacity capacitor as one-capacitor type memory cells, and a wide operation margin of the transistor for the word line voltage, the semiconductor memory device which prevents erroneous operation It is to provide.

【0015】 [0015]

【課題を解決するための手段】本発明に係る半導体記憶装置は、一方電極が読み出しワード線に接続されたキャパシタと、電源電圧の供給線とビット線との間に接続され、制御電極が上記キャパシタの他方電極に接続された第1導電型の読み出しトランジスタと、上記キャパシタの他方電極と上記ビット線との間に接続され、制御電極が書き込みワード線に接続された第2導電型の書き込みトランジスタとをメモリセル内に有する。 The semiconductor memory device according to the present invention SUMMARY OF THE INVENTION may, one electrode is connected between a capacitor connected to a read word line, the supply line and the bit line of the power supply voltage, the control electrode is the a first conductivity type readout transistor connected to the other electrode of the capacitor, is connected between the other electrode and the bit line of the capacitor, the second conductivity type writing transistor of which a control electrode is connected to the write word line with the door in the memory cell. 好適に、上記ビット線に、ラッチ機能を備えたセンスアンプが接続されている。 Preferably, to the bit line, the sense amplifier is connected with a latch function.

【0016】上記読み出しトランジスタおよび上記書き込みトランジスタの少なくとも一方を薄膜トランジスタから構成させるとよい。 [0016] may be constituted at least one of the read transistor and the write transistor from the thin film transistor.

【0017】上記メモリセルの動作モードは2つ存在する。 [0017] The mode of operation of the memory cell there are two. それぞれの動作モードについて、上記読み出しトランジスタおよび上記書き込みトランジスタのしきい値は、記憶電荷のリーク防止および読み出しトランジスタの正常動作の観点から最適範囲が存在する。 For each operating mode, the read transistor and the threshold value of the write transistor, the optimal range exists in terms of normal operation of the leakage prevention and read transistors of the storage charge.

【0018】第1の動作モードにとって好適には、たとえば読み出しトランジスタのチャネル導電型がn型で、 [0018] Preferably for the first mode of operation, for example in channel conductivity type n-type readout transistor,
書き込みトランジスタのチャネル導電型がp型の場合、 If the channel conductivity type of the writing transistor is p-type,
上記読み出しトランジスタのしきい値は、記憶データの論理に応じて異なる値をとる記憶ノードの電位より、大きく設定されている。 Threshold of the read transistor, than the potential of the storage node that takes different values ​​according to the logic of the stored data is set larger. データ保持時の電荷リーク防止のためである。 This is because the charge leakage prevention at the time of data retention. この場合、上記読み出しトランジスタのしきい値は、上記記憶ノードのハイレベルの電位と、読み出し時に上記読み出しワード線に印加される電圧に応じて容量結合により上昇する記憶ノードの電位上昇分との加算値より小さく、かつ、上記記憶ノードのローレベルの電位と上記記憶ノードの電位上昇分との加算値より大きい値に設定されている。 In this case, the threshold of the read transistor, the addition of the high-level potential of the storage node, the potential rise of the storage node rises by capacitive coupling according to the voltage applied to the read word line in a read smaller than the value, and is set to a sum value greater than the potential rise of the low-level potential and the storage node of the storage node. 読み出しトランジスタの正常動作のためである。 This is because the normal operation of the read transistor.

【0019】第2の動作モードにとって好適には、たとえば読み出しトランジスタのチャネル導電型がn型で、 [0019] Preferably for the second mode of operation, for example in channel conductivity type n-type readout transistor,
書き込みトランジスタのチャネル導電型がp型の場合、 If the channel conductivity type of the writing transistor is p-type,
上記書き込みトランジスタのしきい値の絶対値は、書き込みワード線のハイレベルの電位に対し、記憶データの論理に応じて異なる値をとる記憶ノードの電位を引き、 The absolute value of the threshold of the writing transistor, compared high-level potential of the write word line, pulling the potential of the storage node take different values ​​depending on the logic of the stored data,
読み出しワード線に印加される電圧に応じてキャパシタの容量結合により上昇した上記記憶ノードの電位上昇分を加えた値より、大きな値に設定されている。 Than a value obtained by adding the potential rise of the storage node rises due to the capacitive coupling of the capacitor in accordance with a voltage applied to the read word line is set to a large value. データ保持時の電荷リーク防止のためである。 This is because the charge leakage prevention at the time of data retention. この場合、上記読み出しトランジスタのしきい値は、上記記憶ノードのハイレベルの電位より小さく、かつ、上記記憶ノードのローレベルの電位より大きい値に設定されている。 In this case, the threshold of the read transistor is smaller than the high level potential of the storage node, and is set to a potential greater than the low level of the storage node. 読み出しトランジスタの正常動作のためである。 This is because the normal operation of the read transistor.

【0020】このような値をとるトランジスタのしきい値の範囲は、本発明でワード線を複線化したことにともない、最適範囲が従来より拡大している。 The range of the threshold of a transistor having such a value, due to the word lines in the present invention is a double track, the optimal range is expanded from prior art.

【0021】書き換えの際には、まず、書き込み動作の前に読み出しを行い元データをビット線にラッチしておく。 [0021] When the rewriting is first kept latched in the bit line of the original data reads before the write operation. 読み出しトランジスタのチャネル導電型がn型で、 Channel conductivity type of the read transistor is an n-type,
書き込みトランジスタのチャネル導電型がp型の場合、 If the channel conductivity type of the writing transistor is p-type,
読み出しでは、たとえば、ビット線をディスチャージした後、書き込みワード線電位をハイレベルの状態で、読み出しワード線にハイレベルの電位を設定する。 In reading, for example, by discharging the bit lines, the write word line potential at a high level, sets a high-level potential to the read word line. キャパシタの容量結合により記憶ノード電位が上昇し、記憶データ(記憶ノードの初期電位)に応じて読み出しトランジスタがオンまたはオフする。 Storage node potential rises due to the capacitive coupling of the capacitor, the read transistor is turned on or off in accordance with the stored data (the initial potential of the storage node). これによりビット線に記憶データに応じて電位差が生じる。 Thus a potential difference is generated according to the data stored in the bit line. この電位差は、センスアンプで増幅されビット線にラッチされる。 This potential difference is amplified by the sense amplifier is latched to the bit line. 書き込みでは、まず、書き換え対象のセル(選択セル)が接続されたビット線のみ新データを設定する。 In writing, firstly, rewritten cell (selected cell) sets a new data only connected bit line. その後、読み出しワード線電位を第1の動作モードではローレベル、第2の動作モードではハイレベルにした状態で、書き込みワード線電位をハイレベルからローレベルに変化させる。 Thereafter, the low level of the read word line potential in the first operating mode, while in the second mode of operation to a high level, changes the write word line potential from the high level to the low level. これにより、選択セルに新データが書き込まれ、他の非選択セルは元データが再書き込みされる。 Thus, the new data is written to the selected cell, other non-selected cell source data is rewritten.

【0022】 [0022]

【発明の実施の形態】 第1実施形態図1は、本発明の実施形態に係る半導体記憶装置のメモリセルアレイおよびその周辺回路の要部を示すブロック図である。 DESCRIPTION OF THE PREFERRED EMBODIMENTS First Embodiment FIG. 1 is a block diagram showing a main part of a memory cell array and its peripheral circuits of a semiconductor memory device according to an embodiment of the present invention. この半導体記憶装置1において、メモリセルアレイ内にm個×n個(m,n:任意の自然数)のメモリセル(DRAMゲインセル)がマトリックス状に配置されている。 In the semiconductor memory device 1, m pieces × n pieces in the memory cell array: memory cells of (m, n arbitrary natural number) (DRAM gain cell) are arranged in a matrix. また、各列に1つずつ、参照セルRC、センスアンプSA、ディスチャージ回路DCHおよび列選択回路が設けられている。 Further, one for each row, the reference cell RC, the sense amplifier SA, the discharge circuit DCH and the column selection circuit is provided.

【0023】図2にDRAMゲインセルを、また図3に図1の各列の要部構成を、それぞれ回路図で示す。 [0023] The DRAM gain cell in FIG. 2, also each column main configuration of FIG. 1 in FIG. 3, each indicated by the circuit diagram. このDRAMゲンセルMCij(i=1〜m,j=1〜n; The DRAM Genseru MCij (i = 1~m, j = 1~n;
以下、単にMCと表記)は、図2に示すように、従来の2トランジスタ−1キャパシタ型のセルにおいて、ワード線を1本で共用せずに、書き込み用と読み出し用に分けたものである。 Hereinafter simply hereinafter) are MC, as shown in FIG. 2, in the conventional two transistor -1-capacitor type cells, without sharing the word lines in one, in which divided for write and read . なお、メモリセルMC以外については、参照セルRCがビット線BLと対を成すビット補線BL_に接続され、センスアンプSA、ディスチャージ回路DCHおよび列選択回路がビット線BLとビット補線BL_の双方に接続されている。 Note that other than the memory cell MC, the reference cell RC is connected to the complementary bit line BL_ which forms the bit line BL and pair, sense amplifier SA, the discharge circuit DCH and the column selection circuit of the bit line BL and complementary bit BL_ both It is connected to the.

【0024】DRAMゲンセルMCは、図2に示すように、チャネル導電型がp型の書き込みトランジスタT [0024] DRAM Genseru MC, as shown in FIG. 2, the write channel conductivity type is p-type transistor T
W、n型の読み出しトランジスタTRおよびキャパシタCAPから構成される。 W, composed of n-type readout transistor TR and capacitor CAP. 書き込みトランジスタTWは、 Write transistor TW is,
ゲートが書き込みワード線WWLに接続され、ソース, Gate connected to the write word line WWL, a source,
ドレインの一方がビット線BLに接続されている。 One of the drain is connected to the bit line BL. 読み出しトランジスタTRは、ゲートが書き込みトランジスタTWのソース,ドレインの他方に接続され、ソースがビット線BLに接続され、ドレインが電源電圧V DDの供給線VDDに接続されている。 Read transistor TR has a gate connected to the source of the write transistor TW, the other of the drain, a source connected to bit line BL, and a drain connected to the supply line VDD of the power supply voltage V DD. キャパシタCAPは、一方電極が読み出しトランジスタTRと書き込みトランジスタTWの接続中点に接続され、他方電極が読み出しワード線RWLに接続されている。 Capacitor CAP has one electrode connected to a connection midpoint of the read transistor TR and the write transistor TW, and the other electrode is connected to the read word line RWL. このキャパシタCAP The capacitor CAP
の一方電極、および、これに接続された読み出しトランジスタTRと書き込みトランジスタTWの接続中点が、 One electrode, and the connection point of the connected read transistor TR and the write transistor TW thereto,
当該メモリセルMCの記憶ノードSNをなす。 Forming the storage node SN of the memory cell MC.

【0025】参照セルRCは、図3に示すように、チャネル導電型がp型の参照書き込みトランジスタRTW、 The reference cell RC, as shown in FIG. 3, the channel conductivity type p-type reference writing transistor RTW,
n型の参照読み出しトランジスタRTRおよび参照キャパシタRCAPから構成される。 n-type reference composed read transistor RTR and the reference capacitor RCAP. 参照書き込みトランジスタRTWは、ゲートが参照書き込みワード線RWWL See the writing transistor RTW, the reference gate write word line RWWL
に接続され、ソース,ドレインの一方がビット補線BL Is connected to the source, while the complementary bit line BL of the drain
_に接続されている。 _It is connected to the. 参照読み出しトランジスタRTR Reference read transistor RTR
は、ゲートが参照書き込みトランジスタRTWのソース,ドレインの他方に接続され、ソースがビット補線B It has a gate connected to the source of the reference write transistor RTW, the other of the drain, source complementary bit line B
L_に接続され、ドレインが電源電圧V DDの供給線VD Connected to L_, supply line VD of the drain supply voltage V DD
Dに接続されている。 It is connected to the D. 参照キャパシタRCAPは、一方電極が参照読み出しトランジスタRTRと参照書き込みトランジスタRTWの接続中点に接続され、他方電極が参照読み出しワード線RRWLに接続されている。 Reference capacitor RCAP has one electrode connected to a connection midpoint of the reference writing transistor RTW and reference read transistor RTR, and the other electrode is connected to a reference read word line RRWL. この参照キャパシタRCAPの一方電極、および、これに接続された参照読み出しトランジスタRTRと参照書き込みトランジスタRTWの接続中点が、当該参照セルMC One electrode of the reference capacitor RCAP, and connection point between the reference read transistor RTR reference write transistor RTW is connected thereto, the reference cell MC
における参照電圧の記憶ノードRSNをなす。 Forming a storage node RSN of the reference voltage at the.

【0026】センスアンプSAは、pMOSトランジスタPS1とnMOSトランジスタNS1により構成されたCMOSインバータ、および、pMOSトランジスタPS2とnMOSトランジスタNS2により構成されたCMOSインバータとにより構成されている。 The sense amplifier SA, a CMOS inverter constituted by pMOS transistors PS1 and nMOS transistors NS1, and is constituted by a CMOS inverter constituted by pMOS transistors PS2 and the nMOS transistor NS2. 図示のように、センスアンプSAは、これらのインバータの入力端子と出力端子が互いに交差して接続されたラッチ回路である。 As shown, the sense amplifier SA is a latch circuit having an input terminal and an output terminal of the inverter are connected to cross each other.

【0027】センスアンプSAにおいて、pMOSトランジスタPS1,PS2のソースがともに正側駆動電圧の供給線SPLに接続され、nMOSトランジスタNS [0027] In the sense amplifier SA, the source of the pMOS transistor PS1, PS2 are both connected to the supply line SPL of the positive drive voltage, nMOS transistor NS
1,NS2のソースがともに負側駆動電圧の供給線SN 1, the supply line of the NS2 sources are both negative driving voltage SN
Lに接続されている。 It is connected to the L. pMOSトランジスタPS1とn pMOS transistor PS1 and the n
MOSトランジスタNS1の各ドレイン、およびpMO Each drain of the MOS transistor NS1, and pMO
SトランジスタPS2とnMOSトランジスタNS2の各ゲートがビット線BLに接続されている。 Gates of the S transistor PS2 and nMOS transistor NS2 are connected to the bit line BL. 同様に、p Similarly, p
MOSトランジスタPS2とnMOSトランジスタNS MOS transistor PS2 and the nMOS transistor NS
2の各ドレイン、およびpMOSトランジスタPS1とnMOSトランジスタNS1の各ゲートがビット補線B Drains of 2, and pMOS transistors PS1 and each gate is complementary bit line B of the nMOS transistor NS1
L_に接続されている。 It is connected to the L_.

【0028】ディスチャージ回路DCHは、トランジスタQ1,Q2,Q3により構成されている。 The discharge circuit DCH is constituted by transistors Q1, Q2, Q3. トランジスタQ1は、電位等価(イコライジイング)用のnMOS Transistor Q1, nMOS for potential equivalent (Ikoraijiingu)
トランジスタであり、ビット線BLとビット補線BL_ Is a transistor, the bit line BL and the complementary bit line BL_
との間に接続されている。 It is connected between the. トランジスタQ2およびQ3 Transistors Q2 and Q3
は、接地電位接続(グランディング)用のnMOSトランジスタであり、ビット線BLとビット補線BL_との間に直列接続され、その接続中点が接地電位GNDの供給線(接地線)に接続されている。 Is a nMOS transistor for connecting the ground potential (grounding), connected in series between the bit line BL and complementary bit BL_, the connection point is connected to the supply line of the ground potential GND (ground line) ing. トランジスタQ1, Transistor Q1,
Q2,Q3は、ともにディスチャージ制御信号EQの供給線に接続されている。 Q2, Q3 are both connected to the supply line of the discharge control signal EQ.

【0029】列選択回路は、ビット線BLとデータ入出力線I/Oとの間に接続されたトランジスタQ4と、ビット補線BL_とデータ入出力補線I/O_との間に接続されたトランジスタQ5とからなる。 The column select circuit includes a transistor Q4 connected between the bit line BL and the data input and output lines I / O, which is connected between the complementary bit line BL_ and a data input-output auxiliary lines I / O_ consisting of transistor Q5 Metropolitan. 両トランジスタQ4,Q5は、たとえばnMOSトランジスタからなり、ゲートが相互接続されて図示しない列デコーダに入力されている。 Both transistors Q4, Q5, for example made of an nMOS transistor, a gate is input to the column decoder (not shown) are interconnected.

【0030】つぎに、本発明の実施形態に係る単一ビット線タイプのメモリセルMCのパターンおよび断面の構造を2例、図4および図5を参照しながら説明する。 Next, two examples of the structure of a pattern and a cross section of a single bit line type memory cell MC according to an embodiment of the present invention will be described with reference to FIGS.

【0031】図4に示す第1の構造例において、半導体基板10の表面に所定の繰り返しパターンにて形成した素子分離絶縁層11の周囲に、p型の半導体能動領域が形成されている。 [0031] In the first structural example shown in FIG. 4, the periphery of the element isolation insulating layer 11 formed in a predetermined repeating pattern on the surface of the semiconductor substrate 10, p-type semiconductor active region is formed. 半導体能動領域のパターンは、ワード線方向(図の縦方向)に長い配線部分を有し、この配線部分にn型不純物が高濃度に導入されることにより電源電圧V DDの供給線VDDをなす高濃度不純物領域12が形成されている。 Pattern of the semiconductor active region has a long wiring portion in the word line direction (vertical direction in the figure), forms a supply line VDD of the power supply voltage V DD by n-type impurity is introduced at a high concentration in the wiring portion the high concentration impurity regions 12 are formed. この能動領域の配線部分(電源電圧供給線VDD)は、隣接する2セル間で共有されている。 Wiring portion of the active region (source voltage supply line VDD) is shared between two adjacent cells.
つまり、図4でビット線方向(図の横方向)に一列に連なる4個のセルA〜Dにおいて、電源電圧供給線VDD That is, in the four cells A~D continuous in a row in the bit line direction in FIG. 4 (horizontal direction in the figure), the power supply voltage supply line VDD
が、セルAとセルB間、セルCとセルD間でそれぞれ共有されている。 But between cells A and B, and is shared respectively between cells C and the cell D. p型能動領域は、電源電圧供給線VDD p-type active region, the power supply voltage supply line VDD
と直交する左右のそれぞれの方向にセル中央付近まで延びている。 It extends to the vicinity of the cell center in each direction of the right and left perpendicular to the. このp型能動領域の延在部分同士の対向間隔における素子分離絶縁層11の下に、n型不純物が高濃度に導入されることにより、ビット線に接続される高濃度不純物領域(ビット線接続不純物領域)13が形成されている。 Under the element isolation insulating layer 11 in the opposing distance of the extending portion between the p-type active region, by n-type impurity is introduced at a high concentration, the high concentration impurity region (bit line connection connected to the bit line impurity regions) 13 are formed.

【0032】p型能動領域の表面には、たとえば10n [0032] On the surface of the p-type active region, for example, 10n
m程度の酸化シリコンからなる第1ゲート絶縁膜14が成膜されている。 The first gate insulating film 14 made of silicon oxide of approximately m is deposited. 電源電圧供給線VDDより内側の第1 First than the power supply voltage supply line VDD of the inner
ゲート絶縁膜14部分上から素子分離絶縁層11上にかけて、たとえばポリシリコンからなる第1配線層15が形成されている。 Toward the gate insulating film 14 the element isolation insulating layer 11 from the portion, for example, the first wiring layer 15 made of polysilicon is formed. 第1配線層15は、隣接するセルBとセルCで共通に設けられている。 The first wiring layer 15 is provided in common to the adjacent cells B and C. 第1配線層15上に、 On the first wiring layer 15,
たとえば、10nm程度の酸化シリコンからなる第2ゲート絶縁膜16を介してポリシリコンまたは金属からなる第2配線層17が直交している。 For example, the second wiring layer 17 made of polysilicon or metal are perpendicular through the second gate insulating film 16 made of silicon oxide of about 10 nm. 第2配線層17は、 The second wiring layer 17,
ワード線方向(図の縦方向)に配線された書き込みワード線WWLを構成する。 Word line direction constituting the write word line WWL, which are wired in (vertical direction in the drawing).

【0033】第1配線層15の第2配線層17との交差部分にn型不純物が添加され、その他の部分はp型不純物が高濃度に添加され、これにより書き込みトランジスタTWが形成されている。 [0033] is added n-type impurity at the intersection between the second wiring layer 17 of the first wiring layer 15, and the other parts p-type impurity is added at high concentration, thereby the write transistor TW is formed . 書き込みトランジスタTWはTFT(Thin Film Transistor)であり、第1配線層15 Write transistor TW is TFT (Thin Film Transistor), the first wiring layer 15
のn型不純物領域がチャネル形成不純物領域、その両側のp型不純物領域がソース・ドレイン不純物領域、チャネル形成不純物領域上に第2ゲート絶縁膜16を介して交差する第2配線層17(書き込みワード線WWL)がゲート電極として、それぞれ機能する。 n-type impurity region is a channel formation impurity region, p-type impurity region a source and drain impurity regions on both sides, the second wiring layer 17 (write word crossing through a second gate insulating film 16 on a channel formation impurity region line WWL) as a gate electrode, functions, respectively. 一方、第1配線層15が素子分離絶縁層11周囲まで延在した箇所に読み出しトランジスタTRが形成されている。 On the other hand, the read transistor TR is formed where the first wiring layer 15 extending up to the periphery element isolation insulating layer 11. 読み出しトランジスタTRはバルク型のトランジスタであり、この第1配線層15の延在箇所がゲート電極、その下に第1 Read transistor TR is a bulk transistor, extending portion and a gate electrode of the first wiring layer 15, the first underlying
ゲート絶縁膜14を介して対向する半導体基板10のp p of the semiconductor substrate 10 through the gate insulating film 14
型不純物領域がチャネル形成不純物領域、その両側に位置する電源電圧供給線VDDをなす高濃度不純物領域1 -Type impurity regions channel forming impurity regions, the high concentration impurity regions forming the source voltage supply line VDD which is located on both sides 1
2およびビット線接続不純物領域13がソースおよびドレインとして、それぞれ機能する。 2 and bit line connected to the impurity region 13 as the source and drain, respectively function.

【0034】この読み出しトランジスタTRのゲート電極上に、キャパシタ絶縁膜18を介して第3配線層19 [0034] On the gate electrode of the read transistor TR, the third wiring layer via a capacitor insulating film 18 19
が形成されている。 There has been formed. 第3配線層19は、ワード線方向に配線された読み出しワード線RWLを構成する。 The third wiring layer 19 constitute a read word line RWL which is wired in the word line direction. 第3配線層19は、その配線抵抗を低減するために幅広のパターンにて形成され、比較的厚い絶縁膜を介して第2配線層17(書き込みワード線WWL)上に一部重ねられている。 The third wiring layer 19 is formed in a wide pattern in order to reduce the wiring resistance, are partially overlapping on the second wiring layer 17 through the relatively thick insulating film (write word line WWL) . この結果、第3配線層19の第1配線層15との直交部分に、キャパシタCAPが形成されている。 As a result, the orthogonal section of the first wiring layer 15 of the third wiring layer 19, the capacitor CAP are formed. 第1 First
配線層15がキャパシタ下部電極、第3配線層19がキャパシタ上部電極として、それぞれ機能する。 Wiring layer 15 capacitor lower electrode, the third wiring layer 19 as a capacitor upper electrode, functions, respectively.

【0035】これらキャパシタCAPおよびトランジスタTR,TWは、厚い層間絶縁膜内に埋め込まれ、層間絶縁膜の表面が平坦化されている。 [0035] These capacitors CAP and transistor TR, TW is embedded in a thick interlayer insulating film, the surface of the interlayer insulating film is planarized. 層間絶縁膜,第1配線層15,素子分離絶縁層11を貫いてビット線接続不純物領域13に達するコンタクト孔が開口され、このコンタクト孔内にタングステン等の導電材料が埋め込まれ、これによりビットコンタクトBCが形成されている。 An interlayer insulating film, the first wiring layer 15, a contact hole through the element isolation insulating layer 11 reaches the bit line connected to the impurity region 13 is opened, a conductive material such as tungsten is embedded in the contact hole, thereby the bit contact BC is formed. 層間絶縁膜上には、ビットコンタクトBCに接するビット線BLが配線されている。 On the interlayer insulating film, bit lines BL in contact with the bit contact BC are wired. ビットコンタクトBC Bit contact BC
は、シャアードコンタクトの一種であり、このビット線BLを第1配線層15,ビット線接続不純物領域13の双方に電気的に接続している。 Is a type of Sha Aad contacts and electrically connecting the bit lines BL first wiring layer 15, both of the bit line connected to the impurity region 13.

【0036】図5に示す第2の構造例が上記第1の構造例(図4)と異なる点は、読み出しワード線RWL(キャパシタCAPの上部電極)が、第3配線層ではなく、 The second structural example shown in FIG. 5 is the first structural example (FIG. 4) differs from the read word line RWL (upper electrode of the capacitor CAP) is not a third wiring layer,
書き込みワード線WWLと同じ第2配線層から同時に形成されていることである。 Is that formed simultaneously from the same second wiring layer and the write word line WWL. これにより、ワード線間の平面上での分離スペース確保のためにビット線方向のセルサイズが多少大きくなり、またキャパシタ面積に制約があるが、その一方で、配線層数が少なくプロセスコストが低減でき、またロジックプロセスとの整合性がよくなるという利点がある。 Thus, cell size in the bit line direction for the separation space reserved on a plane between the word line becomes somewhat larger, also there is a limitation in the capacitor area, on the other hand, reducing the number of wiring layers is small process cost can, also it has the advantage that consistency with the logic process is improved.

【0037】つぎに、図2のセルにおいて、正常動作のためのトランジスタしきい値の条件を提示する。 Next, in the cell of FIG. 2 presents the condition of the transistor threshold for normal operation. いま、 Now,
書き込みトランジスタTWのしきい値をVthW 、読み出しトランジスタTRのしきい値をVthR と表記する。 The threshold value of the write transistor TW Vthw, the threshold of the read transistor TR is expressed as Vthr. また、書き込み時に所定の印加電圧を加えたときの各共通線の電位は、書き込みワード線WWLの電位および読み出しワード線RWLの電位がともに0V、“0”書き込み時のビット線BLの電位がVBL0 、“1”書き込み時のビット線BLの電位がVBL1 (>VBL0 )、電源電圧供給線VDDの電位がV DDであるとする。 The potential of the common line when adding a predetermined applied voltage at the time of writing, 0V potential of potential and the read word line RWL of the write word line WWL are both "0" the potential of the bit line BL at the time of writing VBL0 , "1" potential of the bit line BL at the time of writing VBL1 (> VBL0), the potential of the power supply voltage supply line VDD is assumed to be V DD.

【0038】書き込み時に、ビット線BLに、書き込みデータの論理に応じてVBL0 またはVBL1 が設定される。 [0038] When writing, the bit line BL, VBL0 or VBL1 is set in accordance with the logic of the write data. 読み出しワード線RWLの電位を0Vとした状態で、書き込みトランジスタTWをオンさせる。 The potential of the read word line RWL in a state where the 0V, turning on the write transistor TW. “0”データ書き込みの場合、ビット線BL電位が低い電圧レベルのVBL0 に予め設定されていることから、書き込みトランジスタTWがオンすると、記憶ノードSNから電荷が引き抜かれ、記憶ノードSNの電位は、書き込みトランジスタTWにおける、いわゆる“pMOSトランジスタのVth上がり”により、VBL0 と|VthW |の何れか大きい方の電位、即ち、MAX (VBL0,|VthW |) "0" data write, since the bit line BL potential is preset to a low voltage level VBL0, the write transistor TW is turned on, the charge is withdrawn from the storage node SN, the potential of the storage node SN, in write transistor TW, by the so-called "Vth-up of pMOS transistors", and VBL0 | Vthw | any larger potential, i.e., MAX (VBL0, | VthW |)
で表される電位となる。 In the potential represented.

【0039】一方、“1”データ書き込みの場合、ビット線BL電位が高い電圧レベルのVBL1 に予め設定されていることから、書き込みトランジスタTWがオンすると、記憶ノードSNに電荷が供給される。 On the other hand, "1" data write, since the bit line BL potential is previously set to a high voltage level VBL1, write transistor TW is turned on, the charge in the storage node SN is supplied. この場合の記憶ノードSNの電位は、VBL1 になる。 The potential of the storage node SN in this case is VBL1.

【0040】このように、書き込み後の記憶ノードSN [0040] In this way, the storage node after writing SN
の電位は、ビット線BLに設定された書き込みデータに応じて、ビット線電位と書き込みトランジスタTWのしきい値とにより決まる。 Potential is responsive to the write data set in the bit line BL, and determined by a threshold value of the bit line potential and the write transistor TW.

【0041】書き込み後のデータ保持時において、書き込みワード線WWLをハイレベルの電位VWWL 、読み出しワード線RWLを0V、電源電圧供給線VDDの電位をV DDとし、ビット線BLの電位は任意の値に設定されているとする。 [0041] At the time of data holding after writing, the write word line WWL high level potential VWWL, 0V read word line RWL, the potential of the power supply voltage supply line VDD and to V DD, the bit line BL potential arbitrary value and it is set to. このとき、読み出しワード線RWLの電位0Vで読み出しトランジスタTRがオフしている必要がある。 At this time, the read transistor TR needs to have turned off at a potential of 0V read word line RWL. このため、読み出しトランジスタTRのしきい値VthR は、記憶ノードSNの保持データが“0”の場合の式(1-1) と、“1”の場合の式(1-2) を共に満たすことが、データ保持のための条件となる。 Therefore, threshold VthR of the read transistor TR shall satisfy equation when the data held in the storage node SN is "0" and (1-1), in the case of "1" Equation (1-2) both but the condition for data retention.

【0042】 [0042]

【数1】 MAX (VBLO,|VthW |) <VthR …(1-1) VBL1 <VthR …(1-2) [Number 1] MAX (VBLO, | VthW |) <VthR ... (1-1) VBL1 <VthR ... (1-2)

【0043】一方、読み出し時の各共通線における電位に関しては、書き込みワード線WWLにハイレベルの電位VWWL 、読み出しワード線RWLにハイレベルの電位VRWL 、ビット線BLのプリチャージ電位が0V、電源電圧供給線VDDの電位がV DDに設定されているとする。 On the other hand, with respect to the potential at the common line during reading, the write word line WWL high level potential VWWL, the read word line RWL to a high level potential Vrw1, the precharge potential of the bit line BL 0V, the power supply voltage the potential of the supply line VDD is assumed to be set to V DD.

【0044】すなわち、まず、ビット線BLを0Vの状態に予めプリチャージする。 [0044] That is, first, in advance precharge the bit lines BL to the state of 0V. また、書き込みトランジスタTWをオフしておくため、書き込みワード線WWLの電位をハイレベルの電位VWWL に設定する。 Moreover, to keep off the write transistor TW, it sets the potential of the write word line WWL high level potential VWWL. その後、読み出しワード線RWLに所定電圧を印加して、その電位をVRWL に設定する。 Then, by applying a predetermined voltage to the read word line RWL, and sets the potential to Vrw1. これにより、キャパシタCAPを介して読み出しワード線RWLに容量結合した記憶ノードSNの電位が上昇する。 Thus, the potential of the storage node SN which is capacitively coupled to the read word line RWL through the capacitor CAP is increased. 記憶ノードSNの電位上昇の最終値は、データ保持時の記憶ノードSN電位によって異なり、これにより読み出しトランジスタTRのオン/ The final value of the potential rise of the storage node SN, depends storage node SN potential during data retention, thereby the read transistor TR on /
オフが決まる。 Off it is determined. つまり、保持データが“0”の場合に読み出しトランジスタTRはオフ状態のままであり、保持データが“1”の場合に読み出しトランジスタTRはオフ状態からオン状態に移行する。 That is, the read transistor TR when the held data is "0" remains in the off state, the read transistor TR when the held data is "1" is shifted from the OFF state to the ON state. この結果、保持データが“1”の場合に電源電圧供給線VDDから電荷が供給されてビット線BLの電位が上昇する一方で、保持データが“0”の場合はトランジスタのオフリーク電流程度しか電流の流入はないので、ビット線BLの電位は殆ど変化しない。 As a result, while the potential of the power supply voltage charge from a supply line VDD is supplied bit line BL when the held data is "1" rises, if the held data is "0" only the off-leak current of approximately transistor current because the inflow is not, the potential of the bit line BL is hardly changed. このようにして、記憶ノードSNに保持されたデータをビット線BLの電位変化に変換して読み出すことができる。 In this way, it is possible to read the data held in the storage node SN is converted to a potential change of the bit line BL.

【0045】以上のような読み出し動作が行われるためには、読み出しトランジスタTRのしきい値VthR が、 [0045] To read operation is performed as described above, the threshold VthR of the read transistor TR is,
“0”データ保持時の記憶ノードSNの電位上昇最終値より大きく、“1”データ保持時の記憶ノードSNの電位上昇最終値より小さくなければならない。 "0" greater than the potential rise final value of the storage node SN of the data holding, "1" must be less than the potential rise final value of the storage node SN of the data holding. つまり、読み出しトランジスタTRのしきい値は、次式(2)を満足する必要がある。 That is, the threshold of the read transistor TR, it is necessary to satisfy the following equation (2).

【0046】 [0046]

【数2】 MAX (VBL0,|VthW |) +αVRWL <VthR <VBL1 +αVRWL …(2) [Number 2] MAX (VBL0, | VthW |) + αVRWL <VthR <VBL1 + αVRWL ... (2)

【0047】ここで、キャパシタCAPの容量をC1, [0047] Here, C1 the capacitance of the capacitor CAP,
読み出しトランジスタTRのゲート容量をC2としたときに、αはC1/(C1+C2)で与えられ予め決められた定数である。 The gate capacitance of the read transistor TR is taken as C2, alpha is a predetermined constant given by C1 / (C1 + C2).

【0048】上記した式(1-1) ,式(1-2) および式(2)を全て満足するように書き込み用および読み出し用のトランジスタTW,TRのしきい値VthW,VthR を設定し、また、プロセスのバラツキ等を考慮して広いしきい値の最適範囲が得られるように、各共通線への設定電圧を決める。 The above formula (1-1), and set the formula (1-2) and a transistor TW for writing and reading so as to satisfy all of formulas (2), TR threshold Vthw, the Vthr, Moreover, as the optimum range of the wide threshold in consideration of the variation in process or the like is obtained, determine the set voltage to each common line. ここで、VBL0 =0V、VBL1 =VWWL Here, VBL0 = 0V, VBL1 = VWWL
=VRWL =V DDとして、上記した3つの式を満足するトランジスタしきい値VthW,VthR を設定できれば、当該メモリセルMCを電源電圧V DDと接地電位0V以外を使用せずに動作させることが可能となる。 = As Vrw1 = V DD, transistor threshold VthW satisfying the three equations described above, if setting the Vthr, possible to operate the memory cells MC without using the power supply voltage V DD except ground potential 0V to become. したがって、この場合は周辺回路において別の内部電源電圧を発生させたり、高電圧用の特別なトランジスタを形成する必要がない。 Thus, this or to generate another internal power supply voltage in the peripheral circuit if, there is no need to form a special transistors for high voltages. すなわち、電源供給の観点で、または高耐圧トランジスタを不要とするプロセス上の観点で、このメモリ製造プロセスは、ロジック製造プロセスとの整合性がよくなる。 That is, in terms of power supply or a high voltage transistor in terms of the process to eliminate, this memory manufacturing process, consistent with the logic manufacturing process is improved. したがって、メモリ−ロジック混載ICの製造が容易になる。 Therefore, memory - preparation of mixed logic IC is facilitated.

【0049】最後に、図3に示す回路の動作を、図6および図7のタイミングチャートを用いて説明する。 [0049] Finally, the operation of the circuit shown in FIG. 3 will be described with reference to the timing chart of FIGS. 図6 Figure 6
は読み出しおよびリフレッシュ時、図7は書き換え時に、それぞれ読み出しワード線RWL、書き込みワード線WWLおよびビット線BLにおける信号の波形を示している。 At the time of reading and refreshing, FIG. 7 shows the time of rewriting, the read word line RWL, respectively, the signal waveforms in the write word line WWL and the bit line BL.

【0050】図6の読み出しの前に、ディスチャージ回路DCHによりビット線BLが接地電位GNDに保持される。 [0050] Prior to reading of FIG. 6, the bit line BL is maintained at the ground potential GND by the discharge circuit DCH. 制御信号EQがローレベルからハイレベルに推移すると、トランジスタQ1がオンしてビット線BLおよびビット補線BL_を電気的に接続するとともに、トランジスタQ2とQ3がオンして、ビット線BLおよびビット補線BL_をともに接地線に接続する。 When the control signal EQ is transitioning from a low level to a high level, the transistor Q1 is electrically connected to the bit line BL and the complementary bit line BL_ on, the transistors Q2 and Q3 are turned on, the bit line BL and bit complement the line BL_ both connected to the ground line. これにより、ビット線BLおよびビット補線BL_に短時間で接地電位0Vが設定される。 Thus, the ground potential 0V is set in a short time to the bit lines BL and complementary bit line BL_. また、このディスチャージ期間に、参照書き込みワード線RWWLが活性化されて参照書き込みトランジスタRTWがオンする。 Further, in the discharge period, the reference writing transistor RTW reference write word line RWWL is activated to turn on. このため、 For this reason,
参照セルRCの記憶ノードRSNの電荷がビット補線B Charge storage node RSN of the reference cell RC is complementary bit line B
L_に放出され、この記憶ノードRSNの電位が接地電位0Vに初期設定される。 Released into L_, the potential of the storage node RSN is initialized to the ground potential 0V.

【0051】読み出しのとき、図6(B)に示すように、まずローレベルで保持されていた読み出しワード線RWLにハイレベルの読み出し電圧(たとえば、電源電圧V DD )が印加される。 [0051] When reading, as shown in FIG. 6 (B), the high level of the read voltage to the read word line RWL which is held first at a low level (e.g., power supply voltage V DD) is applied. これにより、図3のメモリセルMCおよび同一ワード線に接続された全てのメモリセルにおいて、記憶ノードSN電位、すなわち読み出しトランジスタTRのゲート電位に応じて読み出しトランジスタTRがオンまたはオフする。 Thus, in all the memory cells connected to the memory cells MC and the same word line in FIG. 3, the storage node SN potential, that read transistor TR is turned on or off according to the gate potential of the read transistor TR. たとえば、“1”データ保持の場合のみ、読み出しトランジスタTRがオンして、ビット線BLが電源電圧V DDにより充電される。 For example, "1" when the data holding only, read transistor TR is turned on, the bit line BL is charged by the power supply voltage V DD.
“0”データ保持の場合、読み出しトランジスタTRがオフのままでビット線BLに電位変化はない。 "0" when the data retention, read transistor TR is not a potential change in the bit line BL remains off.

【0052】また、この読み出しワード線RWLの活性化と同時に、参照読み出しワード線RRWLにもハイレベルの電圧が設定される。 [0052] Simultaneously with the activation of the read word line RWL, a high level voltage to the reference read word line RRWL it is set. 参照セルRCは、その参照キャパシタRCAPの容量値および参照読み出しトランジスタRTRのゲート容量の設定値に応じて、参照読み出しワード線RRWLの活性化による電位上昇幅がメモリセル側の半分となるように予め設計されている。 Reference cell RC, depending on the set value of the gate capacitance of the capacitance value and the reference read transistor RTR of the reference capacitor RCAP, advance as potential rise due to the activation of the reference read word line RRWL is half of the memory cell side It has been designed. したがって、ビット補線BL_の電位は、ビット線BLの保持データに応じた変化幅の丁度中間値を維持しながら、ビット線BLとともに上昇する。 Therefore, the potential of the complementary bit line BL_, while maintaining the just intermediate value change width corresponding to the data held in the bit line BL, and increases with the bit line BL.

【0053】この保持データに応じたビット線BLの電位変化がある程度生じた段階で、センスアンプSAが活性化される。 [0053] In step change in potential of the bit line BL corresponding to the held data occurs to some extent, the sense amplifier SA is activated. つまり、正側駆動電圧SPLが正の電圧、 That is, the positive drive voltage SPL positive voltage,
たとえば電源電圧V DDになり、続いて負側駆動電圧SN For example, to the power supply voltage V DD, followed by the negative drive voltage SN
Lがたとえば接地電位0Vに変化する。 L, for example, changes to the ground potential 0V. これにより、ビット補線BL_の中間値の電圧を参照電圧として、ビット線BLの電位差が電源電圧V DDの振幅いっぱいまで急激に開いて信号増幅が行われる。 Thus, as the reference voltage a voltage of the intermediate value of the complementary bit line BL_, potential difference of the bit line BL signal amplification is performed rapidly open until the amplitude full supply voltage V DD. センスアンプSAにより読み出されたデータは、列デコーダにより選択されたものだけが、トランジスタQ4のオンによってデータ入出力線I/Oに送出され、外部に出力される。 Data read by the sense amplifier SA, only those selected by the column decoder, is sent to the data input and output line I / O by the on of the transistors Q4, is output to the outside.

【0054】図3の回路のセンスアンプSAはラッチ回路から構成されているので、続いてリフレッシュ動作を行うことができる。 [0054] Since the sense amplifier SA of the circuit of Figure 3 is composed of a latch circuit, it can subsequently perform the refresh operation. すなわち、トランジスタQ4およびQ5をオフさせた後、図6(A),(B)に示すように、読み出しワード線RWLをローレベルにし、続いて書き込みワード線WWLをローレベルにする。 That is, after off the transistor Q4 and Q5, as shown in FIG. 6 (A), (B), the read word line RWL to a low level, followed by a write word line WWL to the low level. すると、 Then,
センスアンプSAで増幅されビット線BLにラッチされている信号が、そのまま書き込みデータとして、オン状態の書き込みトランジスタTWを介して記憶ノードSN Signals latched by being amplified by the sense amplifier SA bit line BL, as it writes data, the storage node via a write transistor TW ON state SN
に再書込みされる。 It is re-written to. なお、前記した読み出しは基本的に非破壊のデータ読み出しである。 Incidentally, the above-described read is data read basically non-destructively. すなわち、記憶ノードSNの電荷はキャパシタに誘起されて増加するが、読み出し期間中に書き込みトランジスタTWはオフし、読み出しトランジスタTRは絶縁ゲート型なので、電荷の消失は書き込みトランジスタTWのオフリーク電流によるものが主である。 That is, the charge storage node SN increases are induced in the capacitor, but the write transistor TW is turned off during the read period, the read transistor TR is a insulated gate, the loss of charge is due to the off-leak current of the write transistor TW which is the main. したがって、リフレッシュは読み出しのたびに行う必要はなく、比較的に長い時間ごとに定期的に行えば足りる。 Therefore, refresh is not necessary to perform each time of reading, it is sufficient to periodically performed every a relatively long time.

【0055】つぎに、書き換え動作を説明する。 [0055] Next, the rewrite operation. 書き換えのためには、書き込みワード線WWLをローレベルにして書き込みトランジスタTWをオンさせる必要があるが、このとき選択セルと同一書き込みワード線WWLに接続された全てのセル内で書き込みトランジスタTWがオンしてしまう。 For rewriting, it is necessary to turn on the write transistor TW to the write word line WWL to the low level, the write transistor TW is turned on this time in all cells connected to the selected cell and the same write word line WWL Resulting in. したがって、これら選択セルと同一行の非選択セルの記憶データを再現するには、新しいデータを選択セルに書き込む前に、まず同一行のセル全てのデータを読み出す必要がある。 Therefore, to reproduce the stored data of the non-selected cells in the same and these selected cell line, before writing to the selected cell a new data, it is necessary to first read the cell all the data in the same row. この読み出しは上述したと同様に行い、ビット線BL1本につき1つずつ接続されているラッチ機能があるセンスアンプSAで、ビット線BL上に元データをラッチする。 This reading is performed in the same manner as described above, the sense amplifier SA is latched functions connected one per bit line BL1 present, to latch the original data on the bit line BL.

【0056】読み出し後、図7(A)に示すように、読み出しワード線RWLをハイレベルからローレベルに推移させる。 [0056] After reading, as shown in FIG. 7 (A), are transitioning the read word line RWL from the high level to the low level. その後、図7(C)に示すように、選択セルが接続されたビット線BLのみ行デコーダで選択して、 Thereafter, as shown in FIG. 7 (C), is selected by the row decoder only the bit line BL is selected cells are connected,
図示しない書き込み用のラッチ回路に保持されていた新データを、強制的に選択ビット線BLに設定してラッチする。 New data held in the latch circuit for writing (not shown), latches the forcibly set to the selected bit line BL. 続いて、図7(B)に示すように、書き込みワード線WWLをハイレベルからローレベルに設定して、ビット線BLにラッチされていたデータを選択セルと同一行のセル全てに対し一斉に書き込む。 Subsequently, as shown in FIG. 7 (B), by setting the write word line WWL from the high level to the low level, simultaneously to all cells of the selected cell in the same row of the data latched in the bit line BL writes. これにより、非選択セルでは元データが再書き込みされ、選択セルは新データに書き換えられる。 Thus, in the non-selected cell source data is rewritten, the selected cell is rewritten to the new data.

【0057】なお、本実施形態では、種々の変更が可能である。 [0057] In the present embodiment, and various modifications are possible. たとえば、図2では読み出しトランジスタTR For example, reading in FIG transistor TR
がビット線BLと電源電圧供給線VDDとの間に接続されていた。 There was connected between the bit line BL and the power supply voltage supply line VDD. これは、ビット線BLに読み出した後のデータをラッチして、そのまま論理反転させずにリフレッシュ時のデータまたは書き換え時の非選択セルデータとして用いることができるためである。 This latches the data after reading the bit line BL, and is because it can be used as a non-selected cell data when data or rewriting the refresh without logically inverted. したがって、ラッチデータを強制反転させる機能を有する場合、読み出しトランジスタTRを電源電圧共通線VDDでなく接地線に接続させてもよい。 Accordingly, if having the function of forcibly inverting the latch data, it may be connected to the ground line rather the read transistor TR power supply voltage common line VDD.

【0058】本実施形態に係る半導体記憶装置では、そのメモリセルが2トランジスタ−1キャパシタ型である。 [0058] In the semiconductor memory device according to this embodiment, the memory cell is 2 transistors -1 capacitor type. 2トランジスタ−1キャパシタ型のメモリセルでは、読み出しトランジスタTRのゲート電極が記憶ノードSNとなる。 The two-transistor -1-capacitor type memory cell, the gate electrode of the read transistor TR becomes the storage node SN. 書き込みの際に、予めビット線BLに設定されたデータが書き込みトランジスタTWを介して記憶ノードSNに伝達され、そのデータに応じて記憶ノードSNの電位が設定される。 During writing, data set in advance the bit line BL is transmitted to the storage node SN through the write transistor TW, the potential of the storage node SN in response to the data is set. 読み出しの際には、読み出しトランジスタTRのオン/オフにより電源電圧供給線VDDにビット線BLが接続されるか否かで、ビット線BLに電位変化が生じる。 During reading, depending on whether the read transistor TR on / off by the power supply voltage supply line VDD to the bit line BL is connected, the potential change occurs in the bit line BL. その際、キャパシタCAP At that time, the capacitor CAP
は、読み出しワード線RWLを記憶ノードSNに容量結合させるために設けてある。 It is provided in order to capacitively couple the read word line RWL to the storage node SN. キャパシタCAPの一方電極が接続された読み出しワード線RWLの活性化により、他方電極側の記憶ノードSNの電位が、読み出しトランジスタTRが記憶データに応じてオン/オフすることができる電位まで嵩上げされる。 Activation of the read word line RWL one electrode of the capacitor CAP is connected, the potential of the storage node SN of the other electrode side is raised to a potential which can turn on / off in response to a read transistor TR is stored data . したがって、現在主流である1トランジスタ−1キャパシタ型DRAMセルのように、キャパシタ容量がビット線の読み出しデータの大きさ(振幅)を決める訳ではなく、比較的小さな容量値ですむ。 Therefore, as in the one-transistor -1 capacitor type DRAM cell is currently mainstream, not the capacitance decide the size of the read data of the bit lines (amplitude), it requires only a relatively small capacitance value. 本実施形態に係るDRAMゲインセルでは、キャパシタの容量値が小さくても、記憶ノードSN In the DRAM gain cell according to the present embodiment, even with a small capacitance value of the capacitor, the storage node SN
の電位差を読み出しトランジスタTRで増幅して電源電圧V DDの振幅で読み出せるため、セル動作が安定しており、ノイズに強く、誤動作が少ない。 Of the potential difference is amplified by the reading transistor TR can be read in the amplitude of the power supply voltage V DD, and the cell operation is stabilized, resistant to noise, malfunction is small. 大容量のキャパシタを必要とせず、キャパシタの単位面積当たりの蓄積電荷量を上げるための複雑な電極構造、電極や誘電体膜の材料を新たに開発する必要がない。 Without requiring a large-capacity capacitor, a new there is no need to develop complex electrode structure, the material of the electrode and the dielectric film to increase the accumulated charge amount per unit area of ​​the capacitor.

【0059】また、本実施形態に係る半導体記憶装置では、メモリセル内のワード線を2本とし、その書き込みワード線WWLに書き込みトランジスタTWが接続され、読み出しワード線RWLに読み出しトランジスタT [0059] In the semiconductor memory device according to this embodiment, the word lines in the memory cell and two, write transistor TW is connected to the write word line WWL, read to the read word line RWL transistor T
Rが接続されている。 R is connected. したがって、各トランジスタを独立で制御でき、従来の2トランジスタ−1キャパシタ型DRAMゲインセルのように3段階の電圧制御が不要で、ハイレベルとローレベルの2段階制御でよい。 Therefore, to control the transistors independently, a 3-step voltage control as in the conventional 2-transistor -1 capacitor type DRAM gain cell is not required, it may be 2-step control of the high and low levels. このため、ワード線印加電圧に対するトランジスタの動作マージンが広く、誤動作しにくい。 Therefore, wide operating margin of the transistor for the word line voltage, hardly malfunction.

【0060】 第2実施形態本実施形態では、上記第1実施形態とメモリセル構成は同じで、動作モードが異なる。 [0060] In a second embodiment the present embodiment, the first embodiment and the memory cell structure is the same, the operation modes are different.

【0061】本実施形態では、書き込み時に読み出しワード線RWLの電位をハイレベル、即ちVRWL とする。 [0061] In this embodiment, the high level potential of the read word line RWL during writing, i.e. the Vrw1.
他の共通線の電位は、第1実施形態と同様に、書き込みワード線WWLの電位が0V、“0”書き込み時のビット線BLの電位がVBL0 、“1”書き込み時のビット線BLの電位がVBL1 (>VBL0 )、電源電圧供給線VD The potential of the other of the common line, as in the first embodiment, the potential of the write word line WWL is 0V, "0" potential of the bit line BL at the time of writing VBL0, "1" potential of the bit line BL during the write There VBL1 (> VBL0), the power supply voltage supply line VD
Dの電位がV DDである。 Potential of D is V DD.

【0062】書き込み時に、ビット線BLに、書き込みデータの論理に応じてVBL0 またはVBL1 が設定される。 [0062] when writing to the bit line BL, VBL0 or VBL1 is set in accordance with the logic of the write data. 本実施形態では、読み出しワード線RWLの電位をVRWLとハイレベルにすることにより、キャパシタCA In the present embodiment, the potential of the read word line RWL to VRWL and high level, the capacitor CA
Pを介した容量結合により記憶ノードSNの電位が上昇した状態で、書き込みトランジスタTWをオンさせる。 By capacitive coupling through the P in a state in which the potential of the storage node SN rises to turn on the write transistor TW.

【0063】“0”データ書き込みの場合、ビット線B [0063] case of "0" data writing, bit line B
L電位が低い電圧レベルのVBL0 に予め設定されていることから、書き込みトランジスタTWがオンすると、記憶ノードSNから電荷が引き抜かれ、記憶ノードSNの電位は、MAX (VBL0,|VthW |) で表される電位となる。 Since the L potential is preset to a low voltage level VBL0, the write transistor TW is turned on, the charge is withdrawn from the storage node SN, the potential of the storage node SN, MAX (VBL0, | VthW |) tables in the potential to be.

【0064】一方、“1”データ書き込みの場合、ビット線BL電位が高い電圧レベルのVBL1 に予め設定されていることから、書き込みトランジスタTWがオンすると、記憶ノードSNに電荷が供給される。 [0064] On the other hand, "1" data write, since the bit line BL potential is previously set to a high voltage level VBL1, write transistor TW is turned on, the charge in the storage node SN is supplied. この場合の記憶ノードSNの電位は、VBL1 になる。 The potential of the storage node SN in this case is VBL1.

【0065】書き込み後のデータ保持時において、書き込み後のデータ保持時において、書き込みワード線WW [0065] At the time of data retention after writing, at the time of data retention after the writing, the write word line WW
Lをハイレベルの電位VWWL 、読み出しワード線RWL L a high-level potential VWWL, the read word line RWL
を0V、電源電圧供給線VDDの電位をV DDとし、ビット線BLの電位は任意の値に設定する。 The 0V, the potential of the power supply voltage supply line VDD and to V DD, the potential of the bit line BL is set to any value. このとき、読み出しワード線RWLの電位が0Vと書き込み時より低いので、記憶ノードSNの電位は書き込み時の電位よりも、容量結合による電位上昇分だけ低下する。 At this time, since the potential of the read word line RWL is lower than at 0V and writing, the potential of the storage node SN than the potential at the time of writing, lowered by the potential rise caused by capacitive coupling. すなわち、キャパシタCAPの容量をC1、読み出しトランジスタTRのゲート容量をC2とすると、その容量による電圧分配比α=C1/(C1+C2)を読み出しワード線RWLの電位変化量VRWL に掛けただけの電圧降下がある。 That, C1 the capacitance of the capacitor CAP, when the gate capacitance of the read transistor TR and C2, a voltage drop of only subjected to a potential variation VRWL word line RWL read voltage distribution ratio α = C1 / (C1 + C2) by its capacity there is.

【0066】この電圧降下は、読み出しトランジスタT [0066] This voltage drop, read transistor T
Rにとっては更にオフ状態を強化する方向であることから問題ないが、書き込みトランジスタTWにとってはドレイン電位を下げるため、書き込みトランジスタTWをオンさせる可能性が出てくる。 No problem since further a direction to strengthen the off state for the R, but for write transistor TW to lower the drain potential, the potential to turn on the write transistor TW come out. 書き込みトランジスタT Writing transistor T
Wがオンすると保持電荷がリークすることから、電荷保持時には書き込みトランジスタTWがオンさせないことが要件となる。 W since the holding charge and turning on leaks, it is a requirement that the writing transistor TW at the time the charge retention does not turn on. 書き込みトランジスタTWのゲート電位はVWWL であることから、これをオンさせないためには、ドレイン電位が(VWWL −|VthW |)より常に大きいことが必要となる。 Since the gate potential of the write transistor TW is VWWL, the order which does not turn on, the drain potential (VWWL - | VthW |) always is necessary greater than. このことを式で表すと“0”データ保持の場合に次の式(3-1) 、“1”データ保持の場合に次の式(3-2) となり、これらの式を共に満たすことがデータ保持のための条件となる。 With that is represented by the formula "0" data retention when the following equation of (3-1), "1" following formula (3-2) in the case of data retention, and the to meet these equations together the conditions for data retention.

【0067】 [0067]

【数3】 [Number 3]

【0068】一方、読み出し時は、第1実施形態と同様に、書き込みワード線WWLにハイレベルの電位VWWL Meanwhile, when reading, as in the first embodiment, high-level potential VWWL to the write word line WWL
、読み出しワード線RWLにハイレベルの電位VRWL , At a high level to the read word line RWL potential VRWL
、ビット線BLのプリチャージ電位が0V、電源電圧供給線VDDの電位がV DDに設定される。 , The precharge potential of the bit line BL is 0V, the potential of the power supply voltage supply line VDD is set to V DD.

【0069】すなわち、まず、ビット線BLを0Vの状態に予めプリチャージする。 [0069] That is, first, in advance precharge the bit lines BL to the state of 0V. また、書き込みトランジスタTWをオフしておくため、書き込みワード線WWLの電位をVWWL に設定する。 Moreover, to keep off the write transistor TW, it sets the potential of the write word line WWL to VWWL. その後、読み出しワード線R After that, the read word line R
WLに所定電圧を印加して、その電位をVRWL に設定する。 By applying a predetermined voltage to the WL, it sets its potential to Vrw1. これにより、キャパシタCAPを介して読み出しワード線RWLに容量結合した記憶ノードSNの電位が上昇する。 Thus, the potential of the storage node SN which is capacitively coupled to the read word line RWL through the capacitor CAP is increased. 記憶ノードSNの電位上昇の最終値は、データ保持時の記憶ノードSN電位によって異なり、これにより読み出しトランジスタTRのオン/オフが決まる。 The final value of the potential rise of the storage node SN, depends storage node SN potential during data retention, thereby the read transistor TR on / off is determined. つまり、保持データが“0”の場合に読み出しトランジスタTRはオフ状態のままであり、保持データが“1”の場合に読み出しトランジスタTRはオフ状態からオン状態に移行する。 That is, the read transistor TR when the held data is "0" remains in the off state, the read transistor TR when the held data is "1" is shifted from the OFF state to the ON state. この結果、保持データが“1”の場合に電源電圧供給線VDDから電荷が供給されてビット線B As a result, electric charges are supplied from the power voltage supply line VDD when the held data is "1" the bit line B
Lの電位が上昇する一方で、保持データが“0”の場合はトランジスタのオフリーク電流程度しか電流の流入はないので、ビット線BLの電位は殆ど変化しない。 While the potential of the L is increased, if the held data is "0" because only the off-leak current of approximately the transistor inflow of current does not, the potential of the bit line BL is hardly changed. このようにして、記憶ノードSNに保持されたデータをビット線BLの電位変化として読み出すことができる。 In this way, it is possible to read the data held in the storage node SN as a potential change of the bit line BL.

【0070】以上のような読み出し動作が行われるためには、読み出しトランジスタTRのしきい値VthR が、 [0070] To read operation is performed as described above, the threshold VthR of the read transistor TR is,
“0”データ保持時の記憶ノードSNの電位上昇最終値より大きく、“1”データ保持時の記憶ノードSNの電位上昇最終値より小さくなければならない。 "0" greater than the potential rise final value of the storage node SN of the data holding, "1" must be less than the potential rise final value of the storage node SN of the data holding. つまり、読み出しトランジスタTRのしきい値は、次式(4)を満足する必要がある。 That is, the threshold of the read transistor TR, it is necessary to satisfy the following equation (4).

【0071】 [0071]

【数4】 [Number 4]

【0072】上記した式(3-1) ,式(3-2) および式(4)を全て満足するように書き込み用および読み出し用のトランジスタTW,TRのしきい値VthW,VthR を設定し、また、プロセスのバラツキ等を考慮して広いしきい値の最適範囲が得られるように、各共通線への設定電圧を決める。 [0072] The above equation (3-1), the formula (3-2) and a transistor TW for writing and reading so as to satisfy all of formula (4), TR threshold Vthw, set the Vthr, Moreover, as the optimum range of the wide threshold in consideration of the variation in process or the like is obtained, determine the set voltage to each common line. ここで、VBL0 =0V、VBL1 =VWWL Here, VBL0 = 0V, VBL1 = VWWL
=VRWL =V DDとして、上記した3つの式を満足するトランジスタしきい値VthW,VthR を設定できれば、当該メモリセルMCを電源電圧V DDと接地電位0V以外を使用せずに動作させることが可能となる。 = As Vrw1 = V DD, transistor threshold VthW satisfying the three equations described above, if setting the Vthr, possible to operate the memory cells MC without using the power supply voltage V DD except ground potential 0V to become. したがって、この場合は周辺回路において別の内部電源電圧を発生させたり、高電圧用の特別なトランジスタを形成する必要がない。 Thus, this or to generate another internal power supply voltage in the peripheral circuit if, there is no need to form a special transistors for high voltages. すなわち、電源供給の観点で、または高耐圧トランジスタを不要とするプロセス上の観点で、このメモリ製造プロセスは、ロジック製造プロセスとの整合性がよくなる。 That is, in terms of power supply or a high voltage transistor in terms of the process to eliminate, this memory manufacturing process, consistent with the logic manufacturing process is improved. したがって、メモリ−ロジック混載ICの製造が容易になる。 Therefore, memory - preparation of mixed logic IC is facilitated.

【0073】図8および図9は本実施形態に係る動作モードによる読み出し/リフレッシュ時および書き換え時の各信号のタイミングチャートを示す。 [0073] FIGS. 8 and 9 show a timing chart of each signal at the time of the operation mode by the read / refreshing and rewritten according to the present embodiment. 読み出し時の読み出しワード線RWLの電位を、書き込み(リフレッシュ)の際にも維持し、書き込み(リフレッシュ)が終了してから元の電位に戻すことで、上記動作モードを実現している。 The potential of the read word line RWL in reading, also maintained during write (refresh), that after the write (refresh) is completed to return to the original potential, thereby realizing the above-described operation mode.

【0074】本実施形態においても、第1実施形態と同様な効果を奏し、ワード線印加電圧に対するトランジスタの動作マージンが拡大し、誤動作が防止される。 [0074] In the present embodiment, exhibit the same advantages as the first embodiment, expanding the transistor operating margin for the word line voltage, a malfunction can be prevented.

【0075】 第3実施形態第1実施形態の各トランジスタのチャネル導電型を反対にした場合である。 [0075] a case where the channel conductivity type of each transistor of the third embodiment first embodiment is reversed. 図10に、本実施形態に係るDRA Figure 10, DRA of this embodiment
Mゲインセルの回路図を示す。 It shows a circuit diagram of the M gain cell. このDRAMゲインセルでは、書き込みトランジスタTWのチャネル導電型をn In this DRAM gain cell, the channel conductivity type of the write transistor TW n
型、読み出しトランジスタTRのチャネル導電型をp型としていること以外、他の構成は第1実施形態と同様である。 Type, except that the channel conductivity type of the read transistor TR is set to p-type, and the other configuration is the same as the first embodiment. なお、ビット線にラッチするデータの論理反転が不要な観点から、読み出しトランジスタTRを基準電位線、たとえば接地電位GNDの供給線に接続している。 Incidentally, the logical inversion of data latched in the bit line is connected from unwanted point of view, the read transistor TR reference potential line, for example, to the supply line of the ground potential GND.
また、これにともない、図3の参照セルRCにおいて、 Along with this, in the reference cell RC 3,
各トランジスタのチャネル導電型を図とは逆にしたものを用い、参照読み出しトランジスタRTRを接地電位G The channel conductivity type of each transistor used after contrary to FIG ground reference read transistor RTR potential G
NDの供給線に接続させる。 It is connected to the supply line of the ND. さらに、ディスチャージ回路に代えて電源電圧V DDのプリチャージ回路を用いる。 Furthermore, using a pre-charge circuit of the power supply voltage V DD in place of the discharge circuit.

【0076】本実施形態では、書き込み時に書き込みワード線WWLをハイレベルの電位VWWL 、読み出しワード線RWLをハイレベルの電位VRWL とする。 [0076] In this embodiment, a high-level potential of the write word line WWL when writing VWWL, the read word line RWL to a high level potential Vrw1. 他の共通線の電位は、第1実施形態と同様に、“0”書き込み時のビット線BLの電位がVBL0 、“1”書き込み時のビット線BLの電位がVBL1 (>VBL0 )、電源電圧供給線の電位が接地電位0Vである。 The potential of the other of the common line, as in the first embodiment, "0" potential of the bit line BL at the time of writing VBL0, "1" potential of the bit line BL at the time of writing VBL1 (> VBL0), supply voltage the potential of the supply line is a ground potential 0V.

【0077】書き込み時に、ビット線BLに、書き込みデータの論理に応じてVBL0 またはVBL1 が設定される。 [0077] During writing, the bit line BL, VBL0 or VBL1 is set in accordance with the logic of the write data. 読み出しワード線RWLをハイレベルの電位VRWL A high-level potential of the read word line RWL VRWL
とした状態で、書き込みトランジスタTWをオンさせる。 In a state as to turn on the write transistor TW.

【0078】“0”データ書き込みの場合、ビット線B [0078] case of "0" data writing, bit line B
L電位が低い電圧レベルのVBL0 に予め設定されていることから、書き込みトランジスタTWがオンすると、記憶ノードSNから電荷が引き抜かれ、記憶ノードSNの電位はVBL0 となる。 Since the L potential is preset to a low voltage level VBL0, the write transistor TW is turned on, the charge from the storage node SN is withdrawn, the potential of the storage node SN becomes VBL0.

【0079】一方、“1”データ書き込みの場合、ビット線BL電位が高い電圧レベルのVBL1 に予め設定されていることから、書き込みトランジスタTWがオンすると、記憶ノードSNに電荷が供給される。 [0079] On the other hand, "1" data write, since the bit line BL potential is previously set to a high voltage level VBL1, write transistor TW is turned on, the charge in the storage node SN is supplied. この場合の記憶ノードSNの電位は、VBL1 と (VWWL-VthW)のうち何れか低い方の電圧、即ちMIN (VBL1,VWWL-VthW) The potential of the storage node SN in this case, either the lower voltage among the VBL1 (VWWL-VthW), i.e. MIN (VBL1, VWWL-VthW)
で表される電位となる。 In the potential represented.

【0080】書き込み後のデータ保持時において、書き込みワード線WWLを0V、読み出しワード線RWLをハイレベルの電位VRWL 、電源電圧供給線の電位を0V [0080] At the time of data holding after writing, 0V to write word line WWL, a read word line RWL to a high level potential Vrw1, the potential of the power supply voltage supply line 0V
とし、ビット線BLの電位は任意の値に設定する。 And then, the potential of the bit line BL is set to any value. このとき、読み出しワード線RWLの電位VRWL で読み出しトランジスタTRがオフしている必要がある。 At this time, the read transistor TR needs to have off potential VRWL read word line RWL. このため、読み出しトランジスタTRのしきい値VthR は、記憶ノードSNの保持データが“0”の場合の式(5-1) Therefore, threshold VthR of the read transistor TR is the case of the data held in the storage node SN is "0" Equation (5-1)
と、“1”の場合の式(5-2) を共に満たすことが、データ保持のための条件となる。 When "1" to satisfy both the equation (5-2) in the case of, a condition for the data retention.

【0081】 [0081]

【数5】 [Number 5]

【0082】一方、読み出し時の各共通線における電位に関しては、書き込みワード線WWLおよび読み出しワード線RWLがともに0V、ビット線BLのプリチャージ電位が電源電圧V DD 、電源電圧供給線の電位が接地電位0Vに設定される。 [0082] On the other hand, with respect to the potential at the common line during reading, the write word line WWL and the read word line RWL are both 0V, the precharge potential is the power supply voltage V DD of the bit lines BL, the potential of the power supply voltage supply line ground It is set to the potential 0V.

【0083】すなわち、まず、ビット線BLを電源電圧V DDに予めプリチャージする。 [0083] That is, first, in advance precharge the bit line BL to the power supply voltage V DD. また、書き込みトランジスタTWをオフしておくため、書き込みワード線WWL Moreover, to keep off the write transistor TW, the write word line WWL
の電位を0Vに設定する。 Setting the potential to 0V. その後、読み出しワード線R After that, the read word line R
WLの電位をハイレベルから0Vに低下させる。 The WL potential from the high level to lower to 0V. これにより、キャパシタCAPを介して読み出しワード線RW Thus, the read word lines RW via a capacitor CAP
Lに容量結合した記憶ノードSNの電位が低下し、記憶データに応じて読み出しトランジスタTRがオンまたはオフする。 L potential of the storage node SN which is capacitively coupled drops, read transistor TR is turned on or off in accordance with the stored data. この結果、たとえば、保持データが“1”の場合にビット線BLのプリチャージ電荷が接地線に放電される一方で、保持データが“0”の場合はトランジスタのオフリーク電流程度しか電流の流入はないので、ビット線BLの電位は殆ど変化しない。 As a result, for example, while the pre-charge charge of the bit line BL is discharged to the ground line when the held data is "1", if the held data is "0" flow of leak current only about current of the transistor since there, the potential of the bit line BL is hardly changed. このようにして、 In this way,
記憶ノードSNに保持されたデータをビット線BLの電位変化に変換して読み出すことができる。 The data held in the storage node SN can be read by converting the potential change of the bit line BL.

【0084】以上のような読み出し動作が行われるためには、読み出しトランジスタTRのしきい値VthR は、 [0084] To read operation is performed as described above, the threshold VthR of the read transistor TR is
次式(6)を満足する必要がある。 It is necessary to satisfy the following equation (6).

【0085】 [0085]

【数6】 VBL0 −αVRWL <VRWL −|VthR |<MIN (VBL1,VWWL-VthW) −αVRWL …(6) [6] VBL0 -αVRWL <VRWL - | VthR | <MIN (VBL1, VWWL-VthW) -αVRWL ... (6)

【0086】上記した式(5-1) ,式(5-2) および式(6)を全て満足するように書き込み用および読み出し用のトランジスタTW,TRのしきい値VthW,VthR を設定し、また、プロセスのバラツキ等を考慮して広いしきい値の最適範囲が得られるように、各共通線への設定電圧を決める。 [0086] The above equation (5-1), the formula (5-2) and formula transistors TW for write to satisfy all (6) and reading, TR threshold Vthw, set the Vthr, Moreover, as the optimum range of the wide threshold in consideration of the variation in process or the like is obtained, determine the set voltage to each common line. ここで、VBL0 =0V、VBL1 =VWWL Here, VBL0 = 0V, VBL1 = VWWL
=VRWL =V DDとして、上記した3つの式を満足するトランジスタしきい値VthW,VthR を設定できれば、当該メモリセルMCを電源電圧V DDと接地電位0V以外を使用せずに動作させることが可能となる。 = As Vrw1 = V DD, transistor threshold VthW satisfying the three equations described above, if setting the Vthr, possible to operate the memory cells MC without using the power supply voltage V DD except ground potential 0V to become. したがって、この場合は周辺回路において別の内部電源電圧を発生させたり、高電圧用の特別なトランジスタを形成する必要がない。 Thus, this or to generate another internal power supply voltage in the peripheral circuit if, there is no need to form a special transistors for high voltages. すなわち、電源供給の観点で、または高耐圧トランジスタを不要とするプロセス上の観点で、このメモリ製造プロセスは、ロジック製造プロセスとの整合性がよくなる。 That is, in terms of power supply or a high voltage transistor in terms of the process to eliminate, this memory manufacturing process, consistent with the logic manufacturing process is improved. したがって、メモリ−ロジック混載ICの製造が容易になる。 Therefore, memory - preparation of mixed logic IC is facilitated.

【0087】図11および図12は本実施形態に係る動作モードによる読み出し/リフレッシュ時および書き換え時の各信号のタイミングチャートを示す。 [0087] Figures 11 and 12 show a timing chart of each signal at the time of the operation mode by the read / refreshing and rewritten according to the present embodiment. 書き込みワード線WWLおよび読み出しワード線RWLの論理が反転しており、ビット線の電位変化が電源電圧V DDから低下する点が、第1実施形態と異なる。 The write word line WWL and are logical read word line RWL is inverted, that potential change of the bit line is lowered from the power supply voltage V DD, different from the first embodiment.

【0088】本実施形態においても、第1実施形態と同様な効果を奏し、ワード線印加電圧に対するトランジスタの動作マージンが拡大し、誤動作が防止される。 [0088] In the present embodiment, exhibit the same advantages as the first embodiment, expanding the transistor operating margin for the word line voltage, a malfunction can be prevented.

【0089】 第4実施形態本実施形態では、メモリセル構成は上記第3実施形態と同じで、動作モードは第2実施形態と同じ場合である。 [0089] In a fourth embodiment the present embodiment, the memory cell structure is the same as in the third embodiment, the operation mode is the same as the second embodiment.

【0090】本実施形態では、書き込み時に読み出しワード線RWLの電位をローレベル、即ち0Vとする。 [0090] In this embodiment, the low level potential of the read word line RWL during writing, i.e. the 0V. 他の共通線の電位は、第3実施形態と同様に、書き込みワード線WWLの電位がVWWL 、“0”書き込み時のビット線BLの電位がVBL0 、“1”書き込み時のビット線BLの電位がVBL1 (>VBL0 )、電源電圧供給線の電位が接地電位0Vである。 The potential of the other of the common line, as in the third embodiment, the potential of the write word line WWL VWWL, "0" potential of the bit line BL at the time of writing VBL0, "1" potential of the bit line BL during the write There VBL1 (> VBL0), the potential of the power supply voltage supply line is a ground potential 0V.

【0091】書き込み時に、ビット線BLに、書き込みデータの論理に応じてVBL0 またはVBL1 が設定される。 [0091] During writing, the bit line BL, VBL0 or VBL1 is set in accordance with the logic of the write data. 本実施形態では、読み出しワード線RWLの電位を0Vとローレベルにすることにより、キャパシタCAP In the present embodiment, the potential of the read word line RWL to 0V and the low level, the capacitor CAP
を介した容量結合により記憶ノードSNの電位が低下した状態で、書き込みトランジスタTWをオンさせる。 In a state in which the potential of the storage node SN is decreased by capacitive coupling through the turns on the write transistor TW.

【0092】“0”データ書き込みの場合、ビット線B [0092] case of "0" data writing, bit line B
L電位が低い電圧レベルのVBL0 に予め設定されていることから、書き込みトランジスタTWがオンすると、記憶ノードSNから電荷が引き抜かれ、記憶ノードSNの電位は、VBL0 になる。 Since the L potential is preset to a low voltage level VBL0, the write transistor TW is turned on, the charge from the storage node SN is withdrawn, the potential of the storage node SN will VBL0.

【0093】一方、“1”データ書き込みの場合、ビット線BL電位が高い電圧レベルのVBL1 に予め設定されていることから、書き込みトランジスタTWがオンすると、記憶ノードSNに電荷が供給される。 [0093] On the other hand, "1" data write, since the bit line BL potential is previously set to a high voltage level VBL1, write transistor TW is turned on, the charge in the storage node SN is supplied. この場合の記憶ノードSNの電位は、MIN (VBL1,VWWL-VthW)で表される電位となる。 The potential of the storage node SN in this case is a potential represented by MIN (VBL1, VWWL-VthW).

【0094】書き込み後のデータ保持時において、書き込みワード線WWLを0V、読み出しワード線RWLをハイレベルの電位VRWL 、電源電圧供給線の電位を0V [0094] At the time of data holding after writing, 0V to write word line WWL, a read word line RWL to a high level potential Vrw1, the potential of the power supply voltage supply line 0V
とし、ビット線BLの電位は任意の値に設定する。 And then, the potential of the bit line BL is set to any value. このとき、読み出しワード線RWLの電位がVRWL と書き込み時より高いので、記憶ノードSNの電位は書き込み時の電位よりも高くなる。 At this time, since the potential of the read word line RWL is higher than during VRWL and writing, the potential of the storage node SN is higher than the potential at the time of writing. すなわち、キャパシタCAPの容量をC1、読み出しトランジスタTRのゲート容量をC2とすると、その容量による電圧分配比α=C1/ That, C1 the capacitance of the capacitor CAP, when the gate capacitance of the read transistor TR and C2, voltage distribution ratio alpha = C1 by its capacity /
(C1+C2)を読み出しワード線RWLの電位変化量VRWL に掛けただけの電位上昇がある。 There are potential rise of only subjected to (C1 + C2) potential variation of the read word line RWL Vrw1.

【0095】この電位上昇は、読み出しトランジスタT [0095] This potential rise, the read transistor T
Rにとっては更にオフ状態を強化する方向であることから問題ないが、書き込みトランジスタTWにとってはソース電位を下げるため、書き込みトランジスタTWをオンさせる可能性が出てくる。 No problem since further a direction to strengthen the off state for the R, but to lower the source potential for write transistor TW, possible to turn on the write transistor TW come out. 書き込みトランジスタTW Write transistor TW
がオンすると保持電荷がリークすることから、電荷保持時には書き込みトランジスタTWがオンさせないことが要件となる。 There since the holding charge leaks on, it is a requirement that the write transistor TW is not turned on at the time of charge retention. 書き込みトランジスタTWのゲート電位はVWWL であることから、これをオンさせないためには、 Since the gate potential of the write transistor TW is VWWL, to which not turned on,
ソース電位が(VWWL-VthW )より常に大きいことが必要となる。 Source potential can always greater required from (VWWL-VthW). このことを式で表すと“0”データ保持の場合に次の式(7-1) 、“1”データ保持の場合に次の式(7 The following equation (7-1) when the thing represented the "0" data retention by the formula, "1" data retention when the following equation (7
-2) となり、これらの式を共に満たすことがデータ保持のための条件となる。 -2), and the to meet these formulas both become conditions for data retention.

【0096】 [0096]

【数7】 [Equation 7]

【0097】一方、読み出し時は、第1実施形態と同様に、書き込みワード線WWL、読み出しワード線RWL [0097] On the other hand, when reading, as in the first embodiment, write word line WWL, a read word line RWL
ともに0V、ビット線BLのプリチャージ電位が電源電圧V DD 、電源電圧供給線の電位が接地電位0Vに設定される。 Both 0V, the precharge potential of the bit line BL is the power supply voltage V DD, the potential of the power supply voltage supply line is set to the ground potential 0V.

【0098】すなわち、まず、ビット線BLを電源電圧V DDの状態に予めプリチャージする。 [0098] That is, first, in advance precharge the bit lines BL to the state of the power supply voltage V DD. また、書き込みトランジスタTWをオフしておくため、書き込みワード線WWLの電位を0Vに設定する。 Moreover, to keep off the write transistor TW, it sets the potential of the write word line WWL to 0V. その後、読み出しワード線RWLの電位をハイレベルから0Vに低下させる。 Thereafter, reducing to 0V potential of the read word line RWL from the high level.
これにより、キャパシタCAPを介して読み出しワード線RWLに容量結合した記憶ノードSNの電位が低下する。 Thus, the potential of the storage node SN which is capacitively coupled to the read word line RWL through the capacitor CAP is decreased. 記憶ノードSNの電位上昇の最終値は、データ保持時の記憶ノードSN電位によって異なり、これにより読み出しトランジスタTRのオン/オフが決まる。 The final value of the potential rise of the storage node SN, depends storage node SN potential during data retention, thereby the read transistor TR on / off is determined. つまり、保持データが“0”の場合に読み出しトランジスタTRはオフ状態のままであり、保持データが“1”の場合に読み出しトランジスタTRはオフ状態からオン状態に移行する。 That is, the read transistor TR when the held data is "0" remains in the off state, the read transistor TR when the held data is "1" is shifted from the OFF state to the ON state. この結果、保持データが“1”の場合にビット線BLのプリチャージ電荷が接地線に放電される一方で、保持データが“0”の場合はトランジスタのオフリーク電流程度しか電流の流入はないので、ビット線B As a result, while the pre-charge charge of the bit line BL is discharged to the ground line when the held data is "1", since in the case of holding data "0" is not flowing current only off-leak current of approximately the transistor , bit line B
Lの電位は殆ど変化しない。 L of potential hardly changes. このようにして、記憶ノードSNに保持されたデータをビット線BLの電位変化として読み出すことができる。 In this way, it is possible to read the data held in the storage node SN as a potential change of the bit line BL.

【0099】以上のような読み出し動作が行われるためには、読み出しトランジスタTRのしきい値VthR は、 [0099] To read operation is performed as described above, the threshold VthR of the read transistor TR is
次式(8)を満足する必要がある。 It is necessary to satisfy the following equation (8).

【0100】 [0100]

【数8】 VBL0 <VRWL −|VthR |<MIN (VBL1,VWWL-VthW) …(8) [Equation 8] VBL0 <VRWL - | VthR | <MIN (VBL1, VWWL-VthW) ... (8)

【0101】上記した式(7-1) ,式(7-2) および式(8)を全て満足するように書き込み用および読み出し用のトランジスタTW,TRのしきい値VthW,VthR を設定し、また、プロセスのバラツキ等を考慮して広いしきい値の最適範囲が得られるように、各共通線への設定電圧を決める。 [0102] The above equation (7-1), and set the formula (7-2) and a transistor TW for writing and reading so as to satisfy all of formula (8), TR threshold Vthw, the Vthr, Moreover, as the optimum range of the wide threshold in consideration of the variation in process or the like is obtained, determine the set voltage to each common line. ここで、VBL0 =0V、VBL1 =VWWL Here, VBL0 = 0V, VBL1 = VWWL
=VRWL =V DDとして、上記した3つの式を満足するトランジスタしきい値VthW,VthR を設定できれば、当該メモリセルMCを電源電圧V DDと接地電位0V以外を使用せずに動作させることが可能となる。 = As Vrw1 = V DD, transistor threshold VthW satisfying the three equations described above, if setting the Vthr, possible to operate the memory cells MC without using the power supply voltage V DD except ground potential 0V to become. したがって、この場合は周辺回路において別の内部電源電圧を発生させたり、高電圧用の特別なトランジスタを形成する必要がない。 Thus, this or to generate another internal power supply voltage in the peripheral circuit if, there is no need to form a special transistors for high voltages. すなわち、電源供給の観点で、または高耐圧トランジスタを不要とするプロセス上の観点で、このメモリ製造プロセスは、ロジック製造プロセスとの整合性がよくなる。 That is, in terms of power supply or a high voltage transistor in terms of the process to eliminate, this memory manufacturing process, consistent with the logic manufacturing process is improved. したがって、メモリ−ロジック混載ICの製造が容易になる。 Therefore, memory - preparation of mixed logic IC is facilitated.

【0102】図13および図14は本実施形態に係る動作モードによる読み出し/リフレッシュ時および書き換え時の各信号のタイミングチャートを示す。 [0102] FIGS. 13 and 14 show a timing chart of each signal at the time of the operation mode by the read / refreshing and rewritten according to the present embodiment. 読み出し時の読み出しワード線RWLの電位を、書き込み(リフレッシュ)の際にも維持し、書き込み(リフレッシュ)が終了してから元の電位に戻すことで、上記動作モードを実現している。 The potential of the read word line RWL in reading, also maintained during write (refresh), that after the write (refresh) is completed to return to the original potential, thereby realizing the above-described operation mode.

【0103】本実施形態においても、第1実施形態と同様な効果を奏し、ワード線印加電圧に対するトランジスタの動作マージンが拡大し、誤動作が防止される。 [0103] Also in the present embodiment, exhibit the same advantages as the first embodiment, expanding the transistor operating margin for the word line voltage, a malfunction can be prevented.

【0104】 [0104]

【発明の効果】本発明に係る半導体記憶装置によれば、 According to the semiconductor memory device according to the present invention,
セル内のワード線を2本とし、それぞれに書き込みトランジスタと読み出しトランジスタを接続させたことにより、各トランジスタを独立に制御することができる。 The word lines in the cell and two, by which to connect the writing transistor and the read transistor, respectively, can control each transistor separately. このため、従来の2トランジスタ−1キャパシタ型DRA Therefore, conventional two transistor -1 capacitor type DRA
Mゲインセルのように3段階の電圧制御が不要で、ハイレベルとローレベルの2段階制御でよい。 Three steps voltage control as M gain cell is not required, it may be 2-step control of the high and low levels. この結果、ワード線印加電圧に対するトランジスタの動作マージンが広く、誤動作しにくい。 As a result, wide operating margin of the transistor for the word line voltage, hardly malfunction.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の実施形態に係る半導体記憶装置のメモリセルアレイおよびその周辺回路の要部を示すブロック図である。 1 is a block diagram showing a main part of a memory cell array and its peripheral circuits of a semiconductor memory device according to an embodiment of the present invention.

【図2】本発明の第1,第2実施形態に係るDRAMゲインセルを示す回路図である。 [2] The first of the present invention, is a circuit diagram showing a DRAM gain cell according to the second embodiment.

【図3】本発明の実施形態に係るメモリセルアレイの要部構成を示す回路図である。 3 is a circuit diagram showing a main configuration of a memory cell array according to an embodiment of the present invention.

【図4】本発明の実施形態に係るDRAMゲインセルの第1構造例を示す平面図および断面図である。 4 is a plan view and a sectional view showing a first structural example of a DRAM gain cell according to an embodiment of the present invention.

【図5】本発明の実施形態に係るDRAMゲインセルの第2構造例を示す平面図および断面図である。 5 is a plan view and a sectional view showing a second structural example of the DRAM gain cell according to an embodiment of the present invention.

【図6】本発明の第1実施形態に係る第1動作モードを用いたDRAMゲインセルの読み出しおよびリフレッシュ時に、読み出しワード線、書き込みワード線およびビット線における信号の波形を示すタイミングチャートである。 When reading and refreshing a DRAM gain cell using the first operation mode according to the first embodiment of the invention; FIG, read word line, a timing chart showing signal waveforms in the write word lines and bit lines.

【図7】本発明の第1実施形態に係る第1動作モードを用いたDRAMゲインセルの書き換え時に、読み出しワード線、書き込みワード線およびビット線における信号の波形を示すタイミングチャートである。 The first operation mode when rewriting the DRAM gain cell used according to the first embodiment of the present invention; FIG, read word line, a timing chart showing signal waveforms in the write word lines and bit lines.

【図8】本発明の第2実施形態に係る第2動作モードを用いたDRAMゲインセルの読み出しおよびリフレッシュ時に、読み出しワード線、書き込みワード線およびビット線における信号の波形を示すタイミングチャートである。 When reading and refreshing a DRAM gain cell including a second operation mode according to a second embodiment of the invention; FIG, read word line, a timing chart showing signal waveforms in the write word lines and bit lines.

【図9】本発明の第2実施形態に係る第2動作モードを用いたDRAMゲインセルの書き換え時に、読み出しワード線、書き込みワード線およびビット線における信号の波形を示すタイミングチャートである。 When rewriting the DRAM gain cell including a second operation mode according to a second embodiment of the present invention; FIG, read word line, a timing chart showing signal waveforms in the write word lines and bit lines.

【図10】本発明の第3,第4実施形態に係るDRAM [10] The third of the present invention, DRAM according to the fourth embodiment
ゲインセルを示す回路図である。 It is a circuit diagram showing a gain cell.

【図11】本発明の第3実施形態に係る第1動作モードを用いたDRAMゲインセルの読み出しおよびリフレッシュ時に、読み出しワード線、書き込みワード線およびビット線における信号の波形を示すタイミングチャートである。 [11] the third read of DRAM gain cell using the first operation mode according to the embodiment and the refresh of the present invention, the read word line, a timing chart showing signal waveforms in the write word lines and bit lines.

【図12】本発明の第3実施形態に係る第1動作モードを用いたDRAMゲインセルの書き換え時に、読み出しワード線、書き込みワード線およびビット線における信号の波形を示すタイミングチャートである。 [12] Third rewriting of DRAM gain cell using the first operation mode according to the embodiment of the present invention, the read word line, a timing chart showing signal waveforms in the write word lines and bit lines.

【図13】本発明の第4実施形態に係る第2動作モードを用いたDRAMゲインセルの読み出しおよびリフレッシュ時に、読み出しワード線、書き込みワード線およびビット線における信号の波形を示すタイミングチャートである。 [13] Fourth time of reading and refreshing the DRAM gain cell including a second operation mode according to an embodiment of the present invention, the read word line, a timing chart showing signal waveforms in the write word lines and bit lines.

【図14】本発明の第4実施形態に係る第2動作モードを用いたDRAMゲインセルの書き換え時に、読み出しワード線、書き込みワード線およびビット線における信号の波形を示すタイミングチャートである。 Fourth rewriting of DRAM gain cell including a second operation mode according to the embodiment of Figure 14 the present invention, the read word line, a timing chart showing signal waveforms in the write word lines and bit lines.

【図15】従来の1トランジスタ−1キャパシタ型DR [15] Conventional 1 transistor -1 capacitor type DR
AMセルの回路図である。 It is a circuit diagram of the AM cell.

【図16】従来の2トランジスタ−1キャパシタ型DR [16] Conventional 2 transistors -1 capacitor type DR
AMセルの回路図である。 It is a circuit diagram of the AM cell.

【図17】図16の従来のDRAMセルのパターンを示す平面図である。 17 is a plan view showing a pattern of a conventional DRAM cell of FIG. 16.

【図18】図17のA−B線に沿った従来のDRAMセルの断面図である。 18 is a cross-sectional view of a conventional DRAM cell along the line A-B in FIG. 17.

【符号の説明】 DESCRIPTION OF SYMBOLS

10…半導体基板、11…素子分離絶縁層、12…電源電圧供給線となる不純物領域、13…ビット線接続不純物領域、14…第1ゲート絶縁膜、15…第1配線層、 10 ... semiconductor substrate, 11 ... the element isolation insulating layer, 12 ... become impurity regions supply voltage supply line, 13 ... bit line connected to the impurity region, 14 ... first gate insulating film, 15 ... first wiring layer,
16…第2ゲート絶縁膜、17…第2配線層、18…誘電体膜、19…第3配線層、MC…DRAMゲインセル(メモリセル)、RC…参照セル、SA…センスアンプ、DCH…ディスチャージ回路、TW…書き込みトランジスタ、TR…読み出しトランジスタ、CAP…キャパシタ、WWL…書き込みワード線、RWL…読み出しワード線、BL…ビット線、BL_…ビット補線、BC 16 ... second gate insulating film, 17 ... second wiring layer, 18 ... dielectric film 19 ... third wiring layer, MC ... DRAM gain cell (memory cell), RC ... reference cell, SA ... sense amplifier, DCH ... discharge circuit, TW ... write transistor, TR ... read transistor, CAP ... capacitors, WWL ... write word line, RWL ... read word line, BL ... bit lines, BL_ ... complementary bit line, BC
…ビットコンタクト、VDD…電源電圧の供給線、SN ... bit contact, VDD ... the power supply voltage supply line, SN
…記憶ノード。 ... storage node.

Claims (17)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】一方電極が読み出しワード線に接続されたキャパシタと、 電源電圧の供給線とビット線との間に接続され、制御電極が上記キャパシタの他方電極に接続された第1導電型の読み出しトランジスタと、 上記キャパシタの他方電極と上記ビット線との間に接続され、制御電極が書き込みワード線に接続された第2導電型の書き込みトランジスタとをメモリセル内に有する半導体記憶装置。 And 1. A capacitor having electrodes connected to a read word line, connected between the supply line and the bit line of the power supply voltage, the control electrode of the first conductivity type connected to the other electrode of the capacitor and read transistor, is connected between the other electrode and the bit line of the capacitor, the control electrode is a semiconductor memory device having a write transistor of a second conductivity type connected to the write word line in the memory cell.
  2. 【請求項2】上記ビット線に、ラッチ機能を備えたセンスアンプが接続されている請求項1に記載の半導体記憶装置。 To wherein said bit line, the semiconductor memory device according to claim 1, a sense amplifier having a latch function is connected.
  3. 【請求項3】上記読み出しトランジスタおよび上記書き込みトランジスタの少なくとも一方は、チャネル導電型と逆の導電型を有するシリコン薄膜と、当該シリコン薄膜上にゲート絶縁膜を介して形成されているゲート電極と、当該ゲート電極両側のシリコン薄膜部分に形成されチャネル導電型と同じ導電型を有するソース・ドレイン不純物領域とを有する薄膜トランジスタから構成されている請求項1に記載の半導体記憶装置。 Wherein at least one of the read transistor and the write transistor comprises a silicon thin film having a channel conductivity type opposite conductivity type, a gate electrode is formed via a gate insulating film on the silicon film, the semiconductor memory device according to claim 1 which is composed of a thin film transistor having a source and drain impurity regions having the same conductivity type as said formed in the silicon thin film of the gate electrode on both sides channel conductivity type.
  4. 【請求項4】上記書き込みトランジスタが上記薄膜トランジスタから構成され、 上記書き込みトランジスタのソース・ドレイン不純物領域の一方が、ビットコンタクトを介して上層のビット配線層に接続され、他方が上記読み出しトランジスタのゲート電極と上記キャパシタの他方電極を兼用する請求項3に記載の半導体記憶装置。 Wherein said write transistor is composed of the thin film transistor, one of a source and drain impurity regions of the write transistor is connected to the upper bit wiring layer via the bit contact and the other gate electrode of the read transistor the semiconductor memory device according to claim 3, also serves as the other electrode of the capacitor.
  5. 【請求項5】上記読み出しトランジスタのゲート電極は、ゲート絶縁膜を介して半導体基板内の不純物領域上に形成され、 当該不純物領域内表面の上記ゲート電極の両側部分に、 5. The gate electrode of the read transistor is formed on the impurity region in the semiconductor substrate via a gate insulating film, on both side portions of the gate electrode of the impurity region surface,
    一方が上記ビットコンタクトに接続され他方が電源電圧の供給線をなすソース不純物領域とドレイン不純物領域とが形成されている請求項4に記載の半導体記憶装置。 One semiconductor memory device according to claim 4 where the source impurity region and a drain impurity regions forming the supply line of the other power supply voltage is connected to the bit contact is formed.
  6. 【請求項6】上記書き込みトランジスタのゲート電極と異なる階層の導電層から形成され読み出しワード線を兼ねる上記キャパシタの一方電極が、上記キャパシタの他方電極上に誘電体膜を介して形成されている請求項4に記載の半導体記憶装置。 6. A first electrode of the capacitor serving as the read word line are formed from the conductive layer with a different hierarchy gate electrode of the write transistor is formed via a dielectric film on the other electrode of the capacitor according the semiconductor memory device according to claim 4.
  7. 【請求項7】上記書き込みトランジスタのゲート電極と同じ導電層から形成され読み出しワード線を兼ねる上記キャパシタの一方電極が、上記キャパシタの他方電極上に誘電体膜を介して形成されている請求項4に記載の半導体記憶装置。 7. A first electrode of the capacitor serving as the read word line is formed from the same conductive layer as the gate electrode of the writing transistor, according to claim 4 which is formed via a dielectric film on the other electrode of the capacitor the semiconductor memory device according to.
  8. 【請求項8】上記読み出しトランジスタのチャネル導電型はn型、上記書き込みトランジスタのチャネル導電型はp型である請求項1に記載の半導体記憶装置。 8. The channel conductivity type of the read transistor is n-type, channel conductivity type of said write transistor is a semiconductor memory device according to claim 1 which is p-type.
  9. 【請求項9】上記キャパシタの他方電極および上記読み出しトランジスタの制御電極をなす導電層により上記メモリセルの記憶ノードが構成され、 上記読み出しトランジスタのしきい値は、記憶データの論理に応じて異なる値をとる上記記憶ノードの電位より、大きい値に設定されている請求項8に記載の半導体記憶装置。 9. The storage node of the memory cell with a conductive layer constituting the control electrode of the other electrode and the read transistor of the capacitor is formed, the threshold of the read transistor, a different value according to the logic of the stored data the semiconductor memory device according to claim 8, than the potential of the storage node is set to a large value taking.
  10. 【請求項10】上記読み出しトランジスタのしきい値は、上記記憶ノードのハイレベルの電位と、読み出し時に上記読み出しワード線に印加される電圧に応じて容量結合により上昇する記憶ノードの電位上昇分との加算値より小さく、かつ、上記記憶ノードのローレベルの電位と上記記憶ノードの電位上昇分との加算値より大きい値に設定されている請求項9に記載の半導体記憶装置。 10. the read transistor threshold, a high-level potential of the storage node, the potential increase in the storage node rises by capacitive coupling according to the voltage applied to the read word line in a read smaller than the addition value, and a semiconductor memory device according to claim 9 which is set to an addition value greater than the potential rise of the low-level potential and the storage node of the storage node.
  11. 【請求項11】上記キャパシタの他方電極および上記読み出しトランジスタの制御電極をなす導電層により上記メモリセルの記憶ノードが構成され、 上記書き込みトランジスタのしきい値の絶対値は、上記書き込みワード線のハイレベルの電位に対し、記憶データの論理に応じて異なる値をとる記憶ノードの電位を引き、読み出しワード線に印加される電圧に応じてキャパシタの容量結合により上昇した上記記憶ノードの電位上昇分を加えた値より、大きい値に設定されている請求項8に記載の半導体記憶装置。 11. The storage node of the memory cell with a conductive layer constituting the control electrode of the other electrode and the read transistor of the capacitor is formed, the absolute value of the threshold value of the write transistor is high above the write word line to the level of potential, pulling the potential of the storage node take different values ​​depending on the logic of the stored data, the potential rise of the storage node rises due to the capacitive coupling of the capacitor in accordance with a voltage applied to the read word line than a value obtained by adding, semiconductor memory device according to claim 8, which is set to a large value.
  12. 【請求項12】上記読み出しトランジスタのしきい値は、上記記憶ノードのハイレベルの電位より小さく、かつ、上記記憶ノードのローレベルの電位より大きい値に設定されている請求項11に記載の半導体記憶装置。 12. the read transistor threshold is less than the high level potential of the storage node and a semiconductor according to claim 11 which is set to a potential greater than the low level of the storage node Storage device.
  13. 【請求項13】上記読み出しトランジスタのチャネル導電型はp型、上記書き込みトランジスタのチャネル導電型はn型である請求項1に記載の半導体記憶装置。 13. channel conductivity type of the read transistor is p-type, channel conductivity type of said write transistor is a semiconductor memory device according to claim 1 is an n-type.
  14. 【請求項14】上記キャパシタの他方電極および上記読み出しトランジスタの制御電極をなす導電層により上記メモリセルの記憶ノードが構成され、 上記読み出しトランジスタのしきい値の絶対値は、読み出しワード線のハイレベルの電位から、記憶データの論理に応じて異なる値をとる上記記憶ノードの電位を引いた値より、大きい値に設定されている請求項13に記載の半導体記憶装置。 14. The storage node of the memory cell with a conductive layer constituting the control electrode of the other electrode and the read transistor of the capacitor is formed, the absolute value of the threshold of the read transistor, a high level of read word lines from potential, than the value obtained by subtracting the potential of the storage node to take different values ​​in accordance with the logic of the stored data, the semiconductor memory device according to claim 13 which is set to a large value.
  15. 【請求項15】上記読み出しトランジスタのしきい値の絶対値は、上記読み出しワード線のハイレベルの電位に対し、上記記憶ノードのローレベルの電位を引き、上記読み出しワード線に印加される電圧に応じて容量結合により上昇する記憶ノードの電位上昇分を加えた値より小さい値に設定され、かつ、上記読み出しワード線のハイレベルの電位に対し、上記記憶ノードのハイレベルの電位を引き、上記記憶ノードの電位上昇分を加えた値より大きい値に設定されている請求項14記載の半導体記憶装置。 15. absolute value of the threshold of the read transistor to the high level of the potential of the read word line, pulling the low-level potential of the storage node, the voltage applied to the read word line is set to a value smaller than the value obtained by adding the increment potential of storage node rises by capacitive coupling according and to the high level of the potential of the read word line, pull the high-level potential of the storage node, the the semiconductor memory device according to claim 14, wherein it is set to a value greater than the value plus any appreciation potential of the storage node.
  16. 【請求項16】上記キャパシタの他方電極および上記読み出しトランジスタの制御電極をなす導電層により上記メモリセルの記憶ノードが構成され、 上記書き込みトランジスタのしきい値は、上記書き込みワード線のハイレベルの電圧に対し、記憶データの論理に応じて異なる値をとる記憶ノードの電位と、読み出しワード線に印加される電圧に応じてキャパシタの容量結合により上昇した上記記憶ノードの電位上昇分とを引いた値より、大きい値に設定されている請求項13に記載の半導体記憶装置。 16. The storage node of the memory cell with a conductive layer constituting the control electrode of the other electrode and the read transistor of the capacitor is formed, the threshold value of the write transistor, the high level of the voltage of the write word line hand, by subtracting the potential of the storage node take different values ​​depending on the logic of the stored data, the storage node rises due to the capacitive coupling of the capacitor in accordance with a voltage applied to the read word line and a potential rise value more, the semiconductor memory device according to claim 13 which is set to a large value.
  17. 【請求項17】上記読み出しトランジスタのしきい値の絶対値は、上記読み出しワード線のハイレベルの電位から上記記憶ノードのローレベルの電位を引いた値より小さく、かつ、上記読み出しワード線のハイレベルの電位から上記記憶ノードのハイレベルの電位を引いた値より大きい値に設定されている請求項16記載の半導体記憶装置。 17. absolute value of the threshold of the read transistor is smaller than a value obtained by subtracting the potential of the low level of the storage node from the high-level potential of the read word line, and the high of the read word line level of the semiconductor memory device according to claim 16, wherein it is set to a value greater than the value obtained by subtracting the high-level potential of the storage node from the potential.
JP11221777A 1999-08-04 1999-08-04 Semiconductor storage device Pending JP2001053167A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP11221777A JP2001053167A (en) 1999-08-04 1999-08-04 Semiconductor storage device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP11221777A JP2001053167A (en) 1999-08-04 1999-08-04 Semiconductor storage device

Publications (1)

Publication Number Publication Date
JP2001053167A true JP2001053167A (en) 2001-02-23

Family

ID=16772048

Family Applications (1)

Application Number Title Priority Date Filing Date
JP11221777A Pending JP2001053167A (en) 1999-08-04 1999-08-04 Semiconductor storage device

Country Status (1)

Country Link
JP (1) JP2001053167A (en)

Cited By (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7468901B2 (en) 2005-04-08 2008-12-23 Renesas Technology Corp. Semiconductor memory device
WO2011099389A1 (en) * 2010-02-12 2011-08-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method of the same
JP2011171718A (en) * 2010-01-20 2011-09-01 Semiconductor Energy Lab Co Ltd Semiconductor device
WO2011114868A1 (en) * 2010-03-19 2011-09-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2011192982A (en) * 2010-02-19 2011-09-29 Semiconductor Energy Lab Co Ltd Semiconductor memory device, actuating method thereof, and manufacturing method of semiconductor device
JP2011199274A (en) * 2010-02-26 2011-10-06 Semiconductor Energy Lab Co Ltd Semiconductor device
JP2011204347A (en) * 2010-03-04 2011-10-13 Semiconductor Energy Lab Co Ltd Semiconductor memory device and driving method of semiconductor memory device
WO2011125432A1 (en) * 2010-04-07 2011-10-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
JP2011216878A (en) * 2010-03-19 2011-10-27 Semiconductor Energy Lab Co Ltd Semiconductor device and method of driving the same
JP2011227981A (en) * 2010-03-19 2011-11-10 Semiconductor Energy Lab Co Ltd Semiconductor memory device
WO2012008390A1 (en) * 2010-07-16 2012-01-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
EP2416323A1 (en) * 2010-08-06 2012-02-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
EP2416326A1 (en) * 2010-08-06 2012-02-08 Semiconductor Energy Laboratory Co. Ltd. Semiconductor device and driving method thereof
EP2416325A1 (en) * 2010-08-06 2012-02-08 Semiconductor Energy Laboratory Co. Ltd. Semiconductor device
EP2416324A1 (en) * 2010-08-06 2012-02-08 Semiconductor Energy Laboratory Co. Ltd. Semiconductor device and method for driving semiconductor device
JP2012039059A (en) * 2009-12-28 2012-02-23 Semiconductor Energy Lab Co Ltd Semiconductor device
WO2012029637A1 (en) * 2010-09-03 2012-03-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
WO2012060202A1 (en) * 2010-11-05 2012-05-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2012160247A (en) * 2010-08-26 2012-08-23 Semiconductor Energy Lab Co Ltd Method of driving semiconductor device
CN102812547A (en) * 2010-03-19 2012-12-05 株式会社半导体能源研究所 Semiconductor device
JP2012238374A (en) * 2011-04-29 2012-12-06 Semiconductor Energy Lab Co Ltd Semiconductor device and driving method for the same
JP2012256814A (en) * 2010-08-04 2012-12-27 Semiconductor Energy Lab Co Ltd Semiconductor device
JP2013254552A (en) * 2011-12-23 2013-12-19 Semiconductor Energy Lab Co Ltd Method for driving semiconductor device
US8649208B2 (en) 2011-05-20 2014-02-11 Semiconductor Energy Laboratory Co., Ltd. Method for driving semiconductor device
KR101448908B1 (en) 2009-11-20 2014-10-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Semiconductor device
JP2015015488A (en) * 2009-10-30 2015-01-22 株式会社半導体エネルギー研究所 Semiconductor device
US9053969B2 (en) 2009-12-28 2015-06-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2015156508A (en) * 2010-09-13 2015-08-27 株式会社半導体エネルギー研究所 Semiconductor device
JP2015207997A (en) * 2014-04-11 2015-11-19 株式会社半導体エネルギー研究所 Holding circuit, driving method of holding circuit, and semiconductor apparatus with holding circuit
JP2016129237A (en) * 2010-01-15 2016-07-14 株式会社半導体エネルギー研究所 Semiconductor device
JP2016149557A (en) * 2010-01-15 2016-08-18 株式会社半導体エネルギー研究所 Semiconductor device
TWI549131B (en) * 2010-08-06 2016-09-11 Semiconductor Energy Lab Co Ltd Semiconductor device
US9443844B2 (en) 2011-05-10 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Gain cell semiconductor memory device and driving method thereof
TWI550611B (en) * 2011-01-26 2016-09-21 Semiconductor Energy Lab Co Ltd Temporary storage circuit, storage device, and signal processing circuit
TWI555128B (en) * 2010-08-06 2016-10-21 Semiconductor Energy Lab Co Ltd Semiconductor device and driving method thereof
US9589611B2 (en) 2015-04-01 2017-03-07 Semiconductor Energy Laboratory Co., Ltd. Memory device, semiconductor device, and electronic device
JP2017120683A (en) * 2011-12-02 2017-07-06 株式会社半導体エネルギー研究所 Method of driving storage device
KR20180008920A (en) * 2010-02-19 2018-01-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Semiconductor device
KR20190049785A (en) 2016-09-12 2019-05-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Storage device, method of driving the same, semiconductor device, electronic component, and electronic device

Cited By (104)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7859889B2 (en) 2005-04-08 2010-12-28 Renesas Electronics Corporation Semiconductor memory device
US7468901B2 (en) 2005-04-08 2008-12-23 Renesas Technology Corp. Semiconductor memory device
US9373640B2 (en) 2009-10-30 2016-06-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2015015488A (en) * 2009-10-30 2015-01-22 株式会社半導体エネルギー研究所 Semiconductor device
US9685447B2 (en) 2009-10-30 2017-06-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor including oxide semiconductor
KR101448908B1 (en) 2009-11-20 2014-10-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Semiconductor device
US9153589B2 (en) 2009-12-28 2015-10-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9053969B2 (en) 2009-12-28 2015-06-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2012039059A (en) * 2009-12-28 2012-02-23 Semiconductor Energy Lab Co Ltd Semiconductor device
US9490370B2 (en) 2009-12-28 2016-11-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2016129237A (en) * 2010-01-15 2016-07-14 株式会社半導体エネルギー研究所 Semiconductor device
JP2016149557A (en) * 2010-01-15 2016-08-18 株式会社半導体エネルギー研究所 Semiconductor device
JP2017152734A (en) * 2010-01-15 2017-08-31 株式会社半導体エネルギー研究所 Semiconductor device
JP2011171718A (en) * 2010-01-20 2011-09-01 Semiconductor Energy Lab Co Ltd Semiconductor device
US8542004B2 (en) 2010-02-12 2013-09-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method of the same
US8320162B2 (en) 2010-02-12 2012-11-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method of the same
WO2011099389A1 (en) * 2010-02-12 2011-08-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method of the same
KR101811204B1 (en) 2010-02-12 2017-12-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Semiconductor device and driving method of the same
KR20180008920A (en) * 2010-02-19 2018-01-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Semiconductor device
JP2011192982A (en) * 2010-02-19 2011-09-29 Semiconductor Energy Lab Co Ltd Semiconductor memory device, actuating method thereof, and manufacturing method of semiconductor device
KR101939713B1 (en) * 2010-02-19 2019-01-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Semiconductor device
US10020309B2 (en) 2010-02-19 2018-07-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9613964B2 (en) 2010-02-26 2017-04-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including a memory cell
US10128247B2 (en) 2010-02-26 2018-11-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having memory cell utilizing oxide semiconductor material
JP2011199274A (en) * 2010-02-26 2011-10-06 Semiconductor Energy Lab Co Ltd Semiconductor device
JP2011204347A (en) * 2010-03-04 2011-10-13 Semiconductor Energy Lab Co Ltd Semiconductor memory device and driving method of semiconductor memory device
US8487303B2 (en) 2010-03-19 2013-07-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
KR101891065B1 (en) * 2010-03-19 2018-08-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Semiconductor device and driving method of semiconductor device
CN102812547A (en) * 2010-03-19 2012-12-05 株式会社半导体能源研究所 Semiconductor device
JP2016225635A (en) * 2010-03-19 2016-12-28 株式会社半導体エネルギー研究所 Semiconductor device
WO2011114868A1 (en) * 2010-03-19 2011-09-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2017108154A (en) * 2010-03-19 2017-06-15 株式会社半導体エネルギー研究所 Semiconductor device manufacturing method
JP2013012289A (en) * 2010-03-19 2013-01-17 Semiconductor Energy Lab Co Ltd Semiconductor device
JP2011227981A (en) * 2010-03-19 2011-11-10 Semiconductor Energy Lab Co Ltd Semiconductor memory device
US9230970B2 (en) 2010-03-19 2016-01-05 Semiconductor Energy Laboratory Co., Ltd Semiconductor device
US8946709B2 (en) 2010-03-19 2015-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2018107461A (en) * 2010-03-19 2018-07-05 株式会社半導体エネルギー研究所 Semiconductor device
JP2011216878A (en) * 2010-03-19 2011-10-27 Semiconductor Energy Lab Co Ltd Semiconductor device and method of driving the same
JP2015165586A (en) * 2010-03-19 2015-09-17 株式会社半導体エネルギー研究所 Semiconductor device
JP2011216870A (en) * 2010-03-19 2011-10-27 Semiconductor Energy Lab Co Ltd Semiconductor device
US8598648B2 (en) 2010-03-19 2013-12-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method of semiconductor device
JP2013211090A (en) * 2010-03-19 2013-10-10 Semiconductor Energy Lab Co Ltd Semiconductor device
US8563973B2 (en) 2010-03-19 2013-10-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9142549B2 (en) 2010-03-19 2015-09-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
KR101840797B1 (en) * 2010-03-19 2018-03-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Semiconductor memory device
JP2013232652A (en) * 2010-03-19 2013-11-14 Semiconductor Energy Lab Co Ltd Semiconductor device
WO2011125432A1 (en) * 2010-04-07 2011-10-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
US8472231B2 (en) 2010-04-07 2013-06-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
TWI508267B (en) * 2010-04-07 2015-11-11 Semiconductor Energy Lab Semiconductor memory device
JP2011238333A (en) * 2010-04-07 2011-11-24 Semiconductor Energy Lab Co Ltd Semiconductor memory device
US8502292B2 (en) 2010-07-16 2013-08-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with memory cells
WO2012008390A1 (en) * 2010-07-16 2012-01-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2012256814A (en) * 2010-08-04 2012-12-27 Semiconductor Energy Lab Co Ltd Semiconductor device
KR101842181B1 (en) * 2010-08-04 2018-03-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Semiconductor device
US9825037B2 (en) 2010-08-06 2017-11-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
EP2416323A1 (en) * 2010-08-06 2012-02-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
EP2416326A1 (en) * 2010-08-06 2012-02-08 Semiconductor Energy Laboratory Co. Ltd. Semiconductor device and driving method thereof
US8582348B2 (en) 2010-08-06 2013-11-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving semiconductor device
US8422272B2 (en) 2010-08-06 2013-04-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
EP2416325A1 (en) * 2010-08-06 2012-02-08 Semiconductor Energy Laboratory Co. Ltd. Semiconductor device
US8467231B2 (en) 2010-08-06 2013-06-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
EP2416324A1 (en) * 2010-08-06 2012-02-08 Semiconductor Energy Laboratory Co. Ltd. Semiconductor device and method for driving semiconductor device
US8467232B2 (en) * 2010-08-06 2013-06-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9299813B2 (en) 2010-08-06 2016-03-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
US20120033485A1 (en) * 2010-08-06 2012-02-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8902640B2 (en) 2010-08-06 2014-12-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
CN105869667A (en) * 2010-08-06 2016-08-17 株式会社半导体能源研究所 A semiconductor device and a driving method
KR101960221B1 (en) 2010-08-06 2019-03-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Semiconductor device and driving method thereof
TWI549131B (en) * 2010-08-06 2016-09-11 Semiconductor Energy Lab Co Ltd Semiconductor device
KR20180033148A (en) * 2010-08-06 2018-04-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Semiconductor device and driving method thereof
CN105869667B (en) * 2010-08-06 2019-03-26 株式会社半导体能源研究所 Semiconductor device and its driving method
TWI552315B (en) * 2010-08-06 2016-10-01 Semiconductor Energy Lab Co Ltd Semiconductor device and driving method thereof
JP2016177862A (en) * 2010-08-06 2016-10-06 株式会社半導体エネルギー研究所 Method of driving semiconductor device
TWI555128B (en) * 2010-08-06 2016-10-21 Semiconductor Energy Lab Co Ltd Semiconductor device and driving method thereof
JP2012256813A (en) * 2010-08-06 2012-12-27 Semiconductor Energy Lab Co Ltd Semiconductor device and method for driving semiconductor device
US9525051B2 (en) 2010-08-06 2016-12-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
KR101841282B1 (en) 2010-08-06 2018-03-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Semiconductor device and driving method thereof
KR101840474B1 (en) 2010-08-06 2018-03-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Semiconductor device and method for driving semiconductor device
CN102376714A (en) * 2010-08-06 2012-03-14 株式会社半导体能源研究所 Semiconductor device and driving method thereof
TWI594403B (en) * 2010-08-06 2017-08-01 Semiconductor Energy Lab Semiconductor device and driving method thereof
CN102376349A (en) * 2010-08-06 2012-03-14 株式会社半导体能源研究所 Semiconductor device and driving method thereof
CN102376343A (en) * 2010-08-06 2012-03-14 株式会社半导体能源研究所 Semiconductor device
CN102376713A (en) * 2010-08-06 2012-03-14 株式会社半导体能源研究所 Semiconductor device and method for driving semiconductor device
JP2017216456A (en) * 2010-08-06 2017-12-07 株式会社半導体エネルギー研究所 Semiconductor device
JP2012160247A (en) * 2010-08-26 2012-08-23 Semiconductor Energy Lab Co Ltd Method of driving semiconductor device
US8654566B2 (en) 2010-09-03 2014-02-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
WO2012029637A1 (en) * 2010-09-03 2012-03-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
TWI608486B (en) * 2010-09-13 2017-12-11 半導體能源研究所股份有限公司 Semiconductor device
JP2015156508A (en) * 2010-09-13 2015-08-27 株式会社半導体エネルギー研究所 Semiconductor device
WO2012060202A1 (en) * 2010-11-05 2012-05-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN103201831A (en) * 2010-11-05 2013-07-10 株式会社半导体能源研究所 Semiconductor device
TWI567872B (en) * 2010-11-05 2017-01-21 半導體能源研究所股份有限公司 Semiconductor device
JP2013219363A (en) * 2010-11-05 2013-10-24 Semiconductor Energy Lab Co Ltd Semiconductor device
US8604476B2 (en) 2010-11-05 2013-12-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including memory cell
TWI550611B (en) * 2011-01-26 2016-09-21 Semiconductor Energy Lab Co Ltd Temporary storage circuit, storage device, and signal processing circuit
JP2012238374A (en) * 2011-04-29 2012-12-06 Semiconductor Energy Lab Co Ltd Semiconductor device and driving method for the same
US9443844B2 (en) 2011-05-10 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Gain cell semiconductor memory device and driving method thereof
US8649208B2 (en) 2011-05-20 2014-02-11 Semiconductor Energy Laboratory Co., Ltd. Method for driving semiconductor device
JP2017120683A (en) * 2011-12-02 2017-07-06 株式会社半導体エネルギー研究所 Method of driving storage device
JP2013254552A (en) * 2011-12-23 2013-12-19 Semiconductor Energy Lab Co Ltd Method for driving semiconductor device
JP2015207997A (en) * 2014-04-11 2015-11-19 株式会社半導体エネルギー研究所 Holding circuit, driving method of holding circuit, and semiconductor apparatus with holding circuit
US10002648B2 (en) 2015-04-01 2018-06-19 Semiconductor Energy Laboratory Co., Ltd. Memory device, semiconductor device, and electronic device
US9589611B2 (en) 2015-04-01 2017-03-07 Semiconductor Energy Laboratory Co., Ltd. Memory device, semiconductor device, and electronic device
KR20190049785A (en) 2016-09-12 2019-05-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Storage device, method of driving the same, semiconductor device, electronic component, and electronic device

Similar Documents

Publication Publication Date Title
US5943258A (en) Memory with storage cells having SOI drive and access transistors with tied floating body connections
KR930000762B1 (en) Semiconductor memory
JP3085073B2 (en) Static ram
KR100395260B1 (en) Semiconductor device
US6016268A (en) Three transistor multi-state dynamic memory cell for embedded CMOS logic applications
US6333866B1 (en) Semiconductor device array having dense memory cell array and heirarchical bit line scheme
US6781875B2 (en) Semiconductor memory device and semiconductor device
US6785157B2 (en) Semiconductor memory device having a memory cell structure of reduced occupying area
US6949782B2 (en) Semiconductor memories
US6992343B2 (en) Semiconductor memory device
US5773892A (en) Multi-port semiconductor memory device with reduced coupling noise
US6222223B1 (en) Semiconductor device including capacitance element having high area efficiency
JP5132032B2 (en) Gated diode memory cell
US4716320A (en) CMOS sense amplifier with isolated sensing nodes
US7652927B2 (en) Semiconductor memory device
JP3397516B2 (en) The semiconductor memory device and a semiconductor integrated circuit device
KR100646972B1 (en) 3T1D Memory Cells Using Gated Diodes and Methods of Use Thereof
KR101392094B1 (en) A word line driver for embedded dram of logic processes
US6066870A (en) Single digit line with cell contact interconnect
JP3467416B2 (en) The semiconductor memory device and manufacturing method thereof
US5856939A (en) Low voltage dynamic memory
US20030235095A1 (en) Semiconductor memory device with an improved memory cell structure and method of operating the same
US20010035548A1 (en) Dynamic random access memory
US8014191B2 (en) Semiconductor memory
US20070081380A1 (en) Semiconductor Integrated Circuit