JPH0381178B2 - - Google Patents

Description

【発明の詳細な説明】 関連する米国特許出願 本願に直接的にまたは間接的に関連する米国特
許出願は以下のとおりである： Gary E.Logsdon，et al.によつて1984年６月
５日に出願され、かつ“変数を含まない適応可能
な言語コードを用いる２進的に方向付けられたグ
ラフとして記憶された整理編集プロセツサ評価プ
ログラムに対する並列レジスタ転送機構
（Parallel Register Transfer Mechanism for
ａ Reduction Processor Evaluating
Programs Stored as Binary Directed Graphs
Employing Variable−Free Applicative
Language Codes）”と題された特許出願連続番
号第617531号；およびGary E.Logsdon.et al.に
よつて1984年６月５日に出願され、かつ“変数を
含まない適応可能な言語コードを用いる２進的に
方向付けられたグラフとして記憶された整理編集
プロセツサ実行プログラムに対する条件コンセン
トレータおよび制御記憶手段（Condition
Concentrator and Control Store for ａ
Reduction Procressor Executing Programs
Stored as Binary Directed Graphs
Employing Variable−Free Applicative
Language Codes）”と題された特許出願連続番
号第617532号。 発明の背景 発明の分野 この発明は、２進的に方向付けられたグラフと
して表わされたプログラムを評価するようにされ
たデイジタルプロセツサに対する並列レジスタ転
送機構に関し、より特定的には、同等のグラフの
漸進的な置換によつてそのようなグラフを評価す
るプロセツサに関する。 先行技術の説明 今日の市場におけるほとんどのデイジタルコン
ピユータは、John Von Neumannによつて最切
に仮定されたタイプのものであり、それらはコマ
ンドの実行を逐次的に行なつている。
FORTRANおよびCOBOLのような、コンピユ
ータをプログラムするための第１の高水準言語は
この構成を反映しており、コンピユータによつて
実行されるべきアルゴリズムの設計とともに記憶
の管理および制御の流れの管理の責任をプログラ
ムに負わせていた。純LISPのような純粋に適応
可能な言語は、プログラマをこれらの管理の責任
から解放することだけ、無条件言語とは異なつて
いる。 純LISPに代わるものは、David A.Turnerに
よつて開発されたセイントアンドリユーススタテ
イツクランゲツジ（Saint Audrews Static
Language）すなわちSASLである（SASL
Language Manual，University of St.
Andrews，1976）。“コンビネータ”と呼ばれる
いくつかの定数を導入することによつて、この言
語は、変数を含まない表記法に変換される（D.
A.Turner.“Ａ New Implementation
Technigue for Applicative Languages”，
Software−Practice and Experience. Vol.9.
pp.31−49.1979）。この表記法は、（引数として関
数を使用しかつ結果としてその関数を戻す）実次
関数および（１つまたはそれ以上の引数が規定さ
れていないときでさえ結果を戻す）厳密ではない
関数を取扱うのに特に有利である。 Turnerによつて開発された実行手法は、プラ
ス，マイナスなどのような１組の原始関数と、高
次の、厳密ではない関数である１組のコンビネー
タとを用いる。これらの演算子は、置換の規則に
よつて形式的に定義され、そのいくつかの例は以
下のとおりである。 Ｓ ｆ ｇ ｘ〓ｆ ｘ （ｇ ｘ） Ｋ ｘ ｙ〓ｘ Ｉ ｘ〓ｘ Ｙ ｈ〓ｈ（Ｙ ｈ） Ｃ ｆ ｘ ｙ〓ｆ ｙ ｘ Ｂ ｆ ｇ ｘ〓ｆ（ｇ ｘ） cond ｐ ｘ ｙ〓 ｘ，ｐが真の場合 ｙ，ｐが偽の場合 プラス ｍ ｎ〓ｒ，ここで、ｍおよびｎは、
すでにある数まで減少されておらなければな
らず、ｒはｍとｎとの合計である。 他のコンビネータおよびそれらの定義は、上述
のTurnerの刊行物において見出される。 このコンビータの表記法は、２進的に方向付け
られたグラフとして都合良く表わされており、こ
のグラフにおいて、各ノードは、引数への関数の
適用を表わしている（これらのグラフは、最初の
２つのコンビネータの名称からSK−グラフとし
て知られている）。この置換の法則はその後、グ
ラフ変数ルールとして理解されており、これらの
グラフ（それゆえに、それらが表わすプログラ
ム）は、非常に簡単な特性のプロセツサによつ
て、整理編集とて知られている処理において評価
される。そのような整理編集プロセツサは、“変
数を含まない適応可能な言語コードを用いるツリ
ー状のグラフとして記憶されたプログラムを実行
するための整理編集プロセツサ（Reduction
Processor for Executing Programs Stored as
Treelike Graphs Employing Variable−Free
Applicative Language Codes）”と題された
Bolton et al.による米国特許第4447875号におい
て開示されている。 整理編集処理の詳細は、Turnerの論文におい
て見出されるが、簡単な例が有用である。第１Ａ
図ないし第１Ｄ図は、SASLプログラムを表わす
グラフの整理編集を描いている。 サクセサ（successor）２ ここで、 サグセサｘ＝１＋ｘ このプログラムは、コンビネータの表現 CI2（プラス１） に翻訳（コンパイル）され、この表現は、第１Ａ
図のグラフによつて表わされている。このグラフ
の連続的な変換は、次のものを生じる。 Ｃルール（第１Ｂ図）を用いる、Ｉ（プラス１）
２ Ｉルール（第１Ｃ図）を用いる、プラス12プラ
スルール（第１Ｄ図）を用いる、３ グラフを減少させるために実行される置換は、
レジスタフアイルにおける一方のロケーシヨンか
ら他方のロケーシヨンにシフトされる、ポインタ
およびコンビネータコードのような、いくつかの
異なるデータの操作を要求する。上述のBolton
et al.の出願において開示された実施例におい
て、各グラフ−整理編集ステツプは、レジスタ−
フアイルの転送のシーケンスを要求する。しかし
ながら、多くの場合、レジスタ間で要求された転
送は、結果として速度の増大をもたらしながら、
同時に実行され得る。 これらの変数のうちの１つを実行した後に、プ
ロセツサは、次の変数の位置（“リデツクス
（redex）”と呼ばれる）を求めてグラフを横切ら
なければならない。このサーチ期間中に、ノード
は試験されかつノードの左側がポインタまたはコ
ンビネータを表わすかどうかを判断するなどの、
種々のテストが実行される。再度、Bolton et
al.の出願において開示された装置において、こ
れらのテストは逐次的に行なわれなければならな
いが：多くの場合、これらのテストは同時に実行
され得る。 この発明の目的は、一連の置換を介して２進的
に方法付けられたグラフの評価のための改善され
た処理システムを提供することである。 この発明の他の目的は、いくつかの同時的なレ
ジスタの転送によつて各置換が実行されるような
プロセツサを提供することである。 さらに、この発明の他の目的は、制御セクシヨ
ンがフアイルを構成する各レジスタ間のレジスタ
内容の特定の同時転送を選択するような整理編集
プロセツサに対する改善されたレジスタフアイル
および制御セクシヨンを提供することである。 発明の概要 上述の目的を達成するために、この発明は、適
応可能な言語の整理編集プロセツサに用いるため
のレジスタフアイルおよび制御セクシヨンに存す
る。この制御セクシヨンは、レジスタフアイルに
おける種々のレジスタに結合されて条件を検出し
かつ関数の置換に必要とされる種々のレジスタ転
送を選択する。 この発明の特徴は、２進的に方向付けられたグ
ラフとして表わされる適応可能な言語のプログラ
ムを評価するつもりである整理編集プロセツサに
対する並列レジスタ転送機構および制御セクシヨ
ンにある。 この発明の上述のおよび他の目的、利点および
特徴は、図面に関連して以下の明細書を調べるこ
とによつて容易に明白となるであろう。 発明の概略的な説明 この発明を利用するシステムは第２図に描かれ
ている。主要なエレメントはグラフマネジヤー１
０であり、これは減少されるべきグラフのいくつ
かのノードを蓄えかつこれらのノードを操作させ
てグラフの整理編集に必要な一連の置換を実行さ
せるデータセクシヨンを含んでいる。このシステ
ムは、グラフのノードのすべてに対する記憶をも
たらすシステムメモリ１１と、それが待機してい
るそのアドレスがグラフマネジヤーによつて用い
られる未使用のワードに対するシステムメモリを
スキヤンするアロケータ１２とを含んでいる。こ
のアロケータはまた、待機されているアドレス数
の計数値を維持する。サービスプロセツサ１３
は、ホストプロセツサ（図示せず）への広範囲の
データ転送を支持し；それはまた浮動少数点演算
能力を提供している。 先行技術のシステムのグラフ整理編集手法に関
する特定の問題は、再度第１Ａ図ないし第１Ｄ図
を参照してより良好に描かれている。第１Ａ図に
おけるグラフの第１Ｂ図におけるグラフへの変換
において、ノードｂの右側のセルの内容は、ノー
ドａの右側のセルに転送されなければならず、ノ
ードｃの右側のセルは、ノードｆの左側のセルに
転送されなければならず、さらにノードａの右側
のセルはノードｆの右側のセルに転送されなけれ
ばならないということが評価されるであろう。先
行技術の整理編集プロセツサにおいて、この一連
の転送は、逐次的に実行され、同様の一連の転送
が実行されて第１Ｂ図のグラフを第１Ｃ図のグラ
フに減少させる。この発明の目的は、レジスタ転
送の各シーケンスがそれによつて同時に実行され
整理編集処理の効率を高める並列レジスタ−転送
機構を提供することである。 先行技術のシステムに関する他の問題は、整理
編集処理を導く状態のテストに関している。第１
Ａ図のリデツクスが転送され得る前に、プロセツ
サは、いくつかの条件がホールドすることを判断
しなければならない。先行技術のプロセツサにお
いて、これらの条件は逐次的にテストされ、各テ
ストの結果は、２−ウエイブランチの一方の経路
を選択するために用いられる。この発明の他の目
的は、いくつかの条件がそれによつて同時にテス
トされてマルチウエイブランチの単一経路を選択
する条件テスト機構を提供することである。 発明の詳細な説明 第２図のグラフマネジヤー１０は、第３図にお
いてより詳細に示されており、アロケータ１２と
の通信を含んでいる。このグラフマネジヤーは、
データセクシヨン２０と、条件コンセントレータ
２１と、制御セクシヨン２２とを含んでいる。 ダータセクシヨン２０は、減少されているグラ
フの一部分をストアし、かつその中の種々のレジ
スタ間でフイールドを同時に転送させる。これら
のフイールドのうちのいくつかの値は、以下に説
明される理由で条件コンセントレータ２１に送ら
れる。このデータセクシヨンは、第４図により詳
細に示されており、さらにそのレジスタフアイル
は第７Ａ図ないし第７Ｆ図において詳細に示され
ている。 制御セクシヨン２２は、ステートマシンのため
のマイクロプログラムがその中にストアされる書
込可能な制御ストローブ２２ｂを伴なつた簡単な
ステートマシンである。マイクロ命令アドレス
は、条件コンセントレータ２１から受取られた変
位フイールドをつなぐことによつて発生し、制御
レジスタ２２ａにおける次のアドレスフイールル
ドはさらに選択されたマイクロ命令を受取る。 第４図に描かれている、第３図のデータセクシ
ヨン２０の構成は、レジスタフアイル３０を含
み、このレジスタフアイルル３０は、グラフの置
換を実行するレジスタ間の並列転送に対する基本
的な機構である。また、第４図に示されているの
は経路バツフア５０であり、これはレジスタフア
イル３０にストアされたノードの前身をストアす
るために用いられるスタツクメモリである。レジ
スタフアイルおよび経路バツフアの双方は、第７
Ａ図ないし第７Ｆ図に関連して以下により完全に
説明されている。第４図の演算ロジツクユニツト
３２は、簡単な演算子を実行するが、バスインタ
ーフエイスユニツト３１は、システムメモリおよ
びシステムの他のユニツトと通信する。 第３図の条件コンセントレータ２１は、第５図
においてより詳細に説明されている。それは、演
算ロジツクユニツト３２、アロケータ１２および
サービスプロセツサ１３から入力を受取るととも
に、正規のフアイル３０からも入力を受取る。こ
れらの入力は１３の“条件グループ”に分類され
る。各ガード（guard）ジエネレータ４０ａない
し４０ｍは、条件グループを１組のガードにマツ
ピングする。これは、以下により詳細に説明され
る。テストサイクル期間中に、各ガードジエネレ
ータは、そのガードのサブセツトをガードバス４
１に向け、このガードバス４１は、優先順位エン
コーダ４２への入力である16−ラインのオープン
コレクタバスである。優先順位エンコーダの出力
は４ビツト幅であり、最も高い優先順位の真のガ
ードを特定し、ここでライン０上のガードは最も
高い優先順位を有しており、ライン１５上のガー
ドは最も低い優先順位を有している。この出力
は、第３図の制御レジスタ２２ａからのベースア
ドレスとつながつて制御記憶装置２２ｂにおいて
次のマイクロ命令のアドレスを発生する変位値と
して用いられる。 ノードフオーマツト 上述のように、第６図は、SK−グラフのノー
ドが、システムメモリ１１と、レジスタフアイル
３０の種々のレジスタと、経路バツフア５０との
中に存在するフオーマツトを描いている。各ノー
ドは、４ビツトのノード−タイプのフイールド
（NT）と、各30ビツトの左および右側のセルの
フイールド（LCおよびRC）とを含んでいる。左
側および右側のセルのフイールドはさらに、２ビ
ツトのセル−タイプのフイールドCTと、４ビツ
トのサブタイプフイールドSTと、24ビツトの内
容フイールドＣとに細別される。種々のSK演算
子および値は、これらのフイールドの特定の値の
組合わせとしてコード化される。 並列レジスタ−転送機構 第４図に描かれたデータセクシヨンのレジスタ
フアイル３１は、相互接続ネツトワーク５９の要
約された表現とともに第７Ａ図に詳細に示されて
いる。総合的な相互接続ネツトワークを形成する
ようにその上に張られた実際には４つのクロスバ
ーネツトワークであるネツトワーク５９の複雑さ
のために、この表現は要約されている。第７Ｃ図
ないし第７Ｆ図は、別々のクロスバーネツトワー
クの各々に対する表現の出所および行先を示すテ
ーブルであり、第７Ｂ図は、以下により完全に示
されるように、これらのネツトワークの複合物を
表わすテーブルである。 レジスタＲ，ＦおよびNNAを除いて、第７Ａ
図のレジスタは、第６図に示されたタイプのノー
ドを保持するように設計されている。バツフアレ
ジスタＢ０−Ｂ３（レジスタ５１ａ−ｃ，５２ａ
−ｃ，５３ａ−ｃ，５４ａ−ｃ）は、各々１つの
ノードをストアし、さらに、通常は、減少されて
いるグラフのリデツクスを含んでいる。レジスタ
Ｔ５５ａ−ｃはまた、１つのノードをストアし、
さらに複雑な変換期間中に一時的な記憶手段とし
て用いられる。前述のように、経路バツフア５０
ａ−ｃは、データセクシヨンにおけるノードの前
身であるノードを保持するために用いられるスタ
ツクメモリである。この経路バツフアは、最大で
2048のノードを保持することができる。 ＦおよびＲ（レジスタ５６および５７）は、
各々１つのセルをストアし、さらにグラフの通過
期間中に主に用いられ、NNA（レジスタ５８）
は、未使用のノードのアドレスをストアし、さら
に24ビツト幅である。 これらのレジスタに加えて、レジスタフアイル
の中へのおよびレジスタフアイルから外へのいく
つかのバスが存在し、さらにこれらは第７Ｂ図な
いし第７Ｆ図において説明されている。バツフア
ポート（BPバス６０）は、バツフアレジスタＢ
３から経路バツフアへノードを転送するのに用い
られる双方向ポートである。BPバス６０はまた、
経路バツフアＢ３またはＴレジスタへノードを転
送するのに用いられる。どのサイクルの期間中に
も、BPバス６０は、データセクシヨンの中へま
たはデータセクシヨンの外へデータを転送するこ
とができるが、双方を実行することはできない。 データポート（DPバス６１）は、外部データ
バスとレジスタフアイルルとの間でノードを転送
するために用いられる双方向ポートである。この
ポートを含むデータ転送は、データポートが出所
および行先に同時になることができないというこ
とを除いて、レジスタとの転送と同じである。中
でも、データポート６１は、システムメモリへの
ポートとして機能する。 アドレスポート（ABバス６２）は、内容フイ
ールドをアドレスバスに転送するのに用いられる
単方向ポートである。このポートにおけるデータ
は、システムメモリをアドレスするために用いら
れる。このポートを含むデータ転送は、アドレス
ポートが行先にしかなり得ないということを除い
て、レジスタとの転送と同一である。 新しいノードポート（NNPバス６４）は、
NNAレジスタ５８を、その前身によつてもたら
されたアドレスで満すために用いられる単方向ポ
ートである。このポートは、データセクシヨンに
おける他のどのレジタによつてもアクセスするこ
とはできない。 相互接続ネツトワーク５９の機能は、もちろ
ん、データセクシヨンのレジスタおよびポートを
相互接続することである。上述のように、第７Ａ
図は、ネツトワーク５９が４つのクロスバーネツ
トワークで現実に構成され、その各々それ自身の
出所、行先および制御の組を有しているというよ
うに要約されている。これらのクロスバーの１つ
における各行先は、その入力においてｎ−入力マ
ルチプレクサを有しており、ここでｎは、その行
先に対する可能な出所の数に等しい。各マルチプ
レクサに対する別々の制御情報は、制御レジスタ
２２ａによつて与えられる。この態様で、それぞ
れの行先は、その内容を同時に受取り、さらにど
のレジスタも１つ以上の行先に対する出所となり
得る。 相互接続ネツトワークを構成する４つのクロス
バーネツトワークは、ノードタイプ（第７Ｃ図）、
セルタイプ（第７Ｄ図）、サブタイプ（第７Ｅ図）
および内容（第７Ｆ図）ネツトワークである。第
７Ｂ図は、これらの４つのネツトワークの複合物
である。これらの図は、各ネツトワークの接続パ
ターンを示している。行先は、テーブルの最上部
に表示された列である。出所はテーブルの行を形
成し、さらに左側に表示されている。Ｘは、出所
と行先との間の接続を示している。たとえば、第
７Ｂ図において、NNA列を下方に読んでいく
と、第７Ａ図のNNAレジスタ５８が１つの出
所、すなわちNNPバス６４のみを有していると
いうことが判断され得る。逆に、行を横切つて読
むことによつて、いずれかの特定の出所に対して
許された行先が判断され得る。 条件コンセントレータ機構 第５図に示された条件コンセントレータは、１
６に達するガードを同時にテストし、このテスト
の結果に従つてマルチウエイブランチのうちから
１つの経路を選択する。マシンの他の部分からの
信号は、１３の条件グループに分類され、これは
ガードジエネレータ４０ａ−ｍへの入力として機
能する。これらの信号の例は、データセクシヨン
レジスタＢ０−Ｂ３（第７Ａ図におけるレジスタ
５１ａ−５４ａ）からのノードタイプフイール
ド、レジスタＢ０，RC−Ｂ３，RC（レジスタ５
１ｃ−５４ｃ）からのセル−タイプおよびサブタ
イプフイールド、およびALUからの条件コード
を含んでいる。 各ガードジエネレータは、その入力から１組の
ガードを発生する。このガードは単に、選択され
た項の積のプール代数の和である。たとえば、そ
のメンバーとして項Ａ，ＢおよびＣを有する条件
グループを考える。このグループから発生し得る
ガードは、次のものを含む。 Ａ AND Ｂ AND Ｃ Ａ OR Ｂ OR Ｃ （Ａ AND Ｂ） OR （Ａ AND Ｃ） （／Ａ AND ／Ｂ） OR ／Ｃ 各ガードジエネレータ出力は、ガードバス４１
における１６のラインのうちの１つに接続されて
いる。制御レジスタ２２ａからの各ガードジエネ
レータへの制御入力は、能動化されるべき出力を
選択する。ガードバス４１はオープンコレクタバ
スであるので、いくつかのガードジエネレータ
は、同一ライン上のガードを同時に能動化するこ
とができ、これによつて個別的な条件グループか
らの個々のガードの総和であるガードを許容す
る。各ジエネレータにおけるガードに対する組合
わせの方程式は、用いられる特定のマイクロプロ
グラムの関数であり、さらにマイクロプログラム
がコンパイルされるときに決定される。 ガードバス４１は、優先順位エンコーダ４２へ
の入力である。このエンコードの出力は、バス４
１上の最も優先順位の真のガードを特定する４ビ
ツト変位４４であり、ここでライン０は最も高い
優先順位を有しておりかつライン１５は最も低い
優先順位を有している。この変位は、制御レジス
タ２２ａからのベースアドレスに結合されて次の
マイクロ命令のアドレスを得る。この方法で、１
６−ウエイに達するブランチが１つの命令サイク
ルで実行され得る。 結 論 ２進的に方向付けられたグラフとしてストアさ
れた変数を含まない適応可能な言語の表現を評価
するのに用いられる並列レジスタ−転送機構およ
び制御セクシヨンが以上のように開示された。こ
の表現は、その結果が得られるまで一連の変換を
介して減少される。整理編集処理期間中に、プロ
セツサはメモリへおよびメモリからノードを転送
し、これらのノード上で種々のオペレーシヨンを
実行する。このプロセツサはまた、メモリに新し
いノードを作り出しかつ未使用のものを削除する
ことができる。この発明によると、各整理編集
は、先行技術のシステムよりもはるかに速いステ
ツプで実行され得る。 この発明の一実施例が開示されたが、この発明
の精神および範囲から離れることなく、その中で
変更および修正がなされるということは当業者に
とつて明白であろう。

【図面の簡単な説明】

第１Ａ図、第１Ｂ図、第１Ｃ図および第１Ｄ図
は、この発明が向けられるタイプの２進的に方向
付けられたグラフを表わす図である。第２図は、
この発明を用いるシステムを示す図である。第３
図は、この発明のグラフマネジヤーセクシヨンの
図である。第４図は、この発明のデータセクシヨ
ンの図である。第５図は、この発明の条件コンセ
ントレータの図である。第６図は、グラフがそこ
から形成されるタイプのノードのフオーマツトを
示す図である。第７Ａ図ないし第７Ｆ図は、この
発明のレジスタ−転送機構を詳細に示す図であ
る。 図において、１０はグラフマネジヤー、１１は
システムメモリ、１２はアロケータ、１３はサー
ビスプロセツサ、２０はデータセクシヨン、２１
は条件コンセントレータ、２２は制御セクシヨ
ン、３０はレジスタフアイル、３１はバスインタ
ーフエイスユニツト、３２は演算ロジツクユニツ
ト、４０ａ−ｍはガイドジエネレータ、４１はガ
ードバス、４２は優先順位エンコーダ、５０は経
路バツフア、５９は相互接続ネツトワーク、６０
はBPバス、６１はDPバス、６２はAPバス、６
４はNNPバスを示す。

Claims (1)

1. 【特許請求の範囲】 １ 変数を含まない適応可能な言語コードを用い
   る２進的に方向付けられたグラフを表わす２−セ
   ルのノードを受取る記憶手段を有し、各ノードの
   いくつかにおけるそのようなセルの１つは他方の
   ノードの記憶アドレスを含み、各ノードのいくつ
   かにおける前記セルの他方は関数の変数を表わす
   コードを含みかつ各ノードのいくつかにおける前
   記セルの他方は関数の置換を特定する変数を含ま
   ない演算子コードを含む整理編集処理システムに
   おけるグラフマネジヤーであつて、 前記記憶手段に結合されて関数の置換による整
   理編集のために前記複数のノードを受取る複数の
   レジスタと、 前記レジスタを共に結合して前記レジスタのい
   くつかから前記レジスタの他のものに情報のフイ
   ールドを並列に転送する相互接続手段と、 前記ノードを含む前記レジスタの種々のフイー
   ルドに結合されてどの関数の置換が実行されるべ
   きかを検出しかつそこから変位アドレスを発生す
   る条件テスト手段と、 前記条件検出手段に結合されて前記変位アドレ
   スを受取り１組の制御信号を検索して前記レジス
   タ間の転送を能動化し前記関数の置換を完了する
   制御記憶手段とを備えた、グラフマネジヤー。 ２ 前記条件テスト手段は、それぞれ前記レジス
   タのうちの選択されたものに結合されて複数の情
   報信号のうちの異なるものを受信しかつ前記制御
   記憶手段から受信した制御信号に応答して前記情
   報検出信号の異なるブール組合わせを発生する１
   組のブールロジツク回路を含む、特許請求の範囲
   第１項記載のグラフマネジヤー。 ３ 前記条件検出手段は、最も高い優先順位の信
   号ラインから最も低い優先順位の信号ラインへの
   順序で配列された１組の信号ラインを含み、前記
   信号ラインの各々は前記ブールロジツク回路の組
   のうちの選択されたものに結合される、特許請求
   の範囲第２項記載のグラフマネジヤー。 ４ 前記条件テスト手段は、前記信号ラインに結
   合されて、前記ブールロジツク回路の１つまたは
   それ以上から１組の信号を受取る最も高い優先順
   位の信号ラインを検出しかつ前記ブールロジツク
   回路の１つまたはそれ以上によつて能動化されて
   いる最も高い優先順位の信号ラインのランクの形
   で変位アドレスを発生する優先順位コード化手段
   を含む、特許請求の範囲第３項記載のグラフマネ
   ジヤー。 ５ 前記相互接続手段は、前記並列情報転送のた
   めに前記レジスタの各々を前記レジスタの他方に
   接続するクロスバーネツトワークを含む、特許請
   求の範囲第４項記載のグラフマネジヤー。 ６ 前記複数のレジスタは、ノードのタイプを特
   定する情報を含むレジスタと、ノードの左側のセ
   ルを含むレジスタと、ノードの右側のセルを含む
   レジスタとを有する、特許請求の範囲第５項記載
   のグラフマネジヤー。 ７ 前記クロスバーネツトワークは、前記レジス
   タの異なるフイールドを前記レジスタの他のもの
   の他方のフイールドに結合して各フイールドのい
   くつかを前記他方のレジスタに並列に転送する複
   数のクロスバーネツトワークの複合物である、特
   許請求の範囲第６項記載のグラフマネジヤー。 ８ 変数を含まない適応可能な言語コードを用い
   る２進的に方向付けられたグラフを表わす２−セ
   ルのノードを受取る記憶手段を有し、各ノードの
   いくつかにおけるそのようなセルの１つは他方の
   ノードの記憶アドレスを含み、各ノードのいくつ
   かにおける前記セルの他方は関数の変数を表わす
   コードを含みかつ各ノードのいくつかにおける前
   記セルの他方は関数の置換を特定する変数を含ま
   ない演算子コードを含む整理編集処理システムに
   おけるグラフマネジマヤーであつて、 前記記憶手段に結合されて関数の置換による整
   理編集のために前記複数のノードを受取る複数の
   レジスタを備え、 前記並列情報転送のために前記レジスタの各々
   を前記レジスタの他方に接続するクロスバーネツ
   トワークを含み、 前記ノードを含む前記レジスタの種々のフイー
   ルドに結合されてどの関数の置換が実行されるべ
   きかを検出しかつそこから変位アドレスを発生す
   る条件テスト手段と、 前記条件検出手段に結合されて前記変位アドレ
   スを受取り１組の制御信号を検索して前記レジス
   タ間の転送を能動化し前記関数の置換を完了する
   制御記憶手段とをさらに備えた、グラフマネジヤ
   ー。 ９ 前記条件テスト手段は、それぞれ前記レジス
   タのうちの選択されたものに結合されて複数の情
   報信号のうちの異なるものを受信しかつ前記制御
   記憶手段から受信した制御信号に応答して前記情
   報検出信号の異なるブール組合わせを発生する１
   組のブールロジツク回路を含む、特許請求の範囲
   第８項記載のグラフマネジヤー。 １０ 前記条件検出手段は、最も高い優先順位の
   信号ラインから最も低い優先順位の信号ラインへ
   の順序で配列された１組の信号ラインを含み、前
   記信号ラインの各々は前記ブールロジツク回路の
   組のうちの選択されたものに結合される、特許請
   求の範囲第９項記載のグラフマネジヤー。 １１ 前記条件テスト手段は、前記信号ラインに
   結合されて、前記ブールロジツク回路の１つまた
   はそれ以上から１組の信号を受取る最も高い優先
   順位の信号ラインを検出しかつ前記ブールロジツ
   ク回路の１つまたはそれ以上によつて能動化され
   ている最も高い優先順位の信号ラインのランクの
   形で変位アドレスを発生する優先順位コード化手
   段を含む、特許請求の範囲第１０項記載のグラフ
   マネジヤー。