JPH038110B2 - - Google Patents
Info
- Publication number
- JPH038110B2 JPH038110B2 JP60155261A JP15526185A JPH038110B2 JP H038110 B2 JPH038110 B2 JP H038110B2 JP 60155261 A JP60155261 A JP 60155261A JP 15526185 A JP15526185 A JP 15526185A JP H038110 B2 JPH038110 B2 JP H038110B2
- Authority
- JP
- Japan
- Prior art keywords
- integrated circuit
- card
- circuit chips
- circuit chip
- wiring module
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000000463 material Substances 0.000 description 6
- 229910000679 solder Inorganic materials 0.000 description 6
- 238000004806 packaging method and process Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 239000000758 substrate Substances 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Landscapes
- Wire Bonding (AREA)
Description
【発明の詳細な説明】
〔概要〕
本発明は、多数の集積回路チツプが高密度で実
装される電子装置に関し、複数の集積回路チツプ
をカード上に起立させ且つそのカードと対向する
集積回路チツプの側面近傍をボンデイングするこ
とに依り実装したカード・ユニツトを備えてなる
電子装置において、前記複数の集積回路チツプ
は、配線モジユールにより、前記カードに対向し
ていない側面同士が電気的に接続されているよう
に構成することで、集積回路チツプを３次元的に
配列して実装の高密度化を図り、しかも、集積回
路チツプ間の信号遅延を低減して高速の信号処理
を可能とするようにしたものである。[Detailed Description of the Invention] [Summary] The present invention relates to an electronic device in which a large number of integrated circuit chips are mounted at a high density. In an electronic device comprising a card unit mounted by bonding near the side surfaces of the plurality of integrated circuit chips, the sides of the plurality of integrated circuit chips that do not face the card are electrically connected to each other by a wiring module. By arranging the integrated circuit chips in a three-dimensional manner, it is possible to achieve higher mounting density, and also to reduce signal delay between integrated circuit chips, enabling high-speed signal processing. This is what I did.
本発明は、コンピユータや各種デイジタル信号
処理装置など高密度で実装された多数の集積回路
チツプを有する電子装置に関する。
The present invention relates to electronic devices, such as computers and various digital signal processing devices, that have a large number of integrated circuit chips packed in high density.
一般に、この種の電子装置では、集積回路チツ
プを高密度に、しかも、浮遊インダクタンスが小
さくなるように実装する為、フリツプ・チツプ・
ボンデイング法を採用している。
Generally, in this type of electronic device, integrated circuit chips are mounted with high density and with low stray inductance.
The bonding method is used.
従来のフリツプ・チツプ・ボンデイング法によ
れば、カード上に複数の集積回路チツプを平面
的、即ち、２次元的に配列してボンデイングを行
つている。 According to the conventional flip chip bonding method, bonding is performed by arranging a plurality of integrated circuit chips on a card in a two-dimensional manner.
第５図は従来例を説明する為の要部斜面図を表
している。 FIG. 5 shows a perspective view of essential parts for explaining a conventional example.
図に於いて、１はカード、２は集積回路チツ
プ、３は集積回路チツプ２間を結ぶ為にカード１
上に形成された配線をそれぞれ示している。 In the figure, 1 is a card, 2 is an integrated circuit chip, and 3 is a card 1 for connecting two integrated circuit chips.
Each wiring formed on the top is shown.
第５図に見られる従来のカード・ユニツトでは
集積回路チツプ２が２次元的に配列されているの
で、カード１の面積は集積回路チツプ２の総面積
よりも必ず大きくなり、カード１上に存在する集
積回路チツプ２の数が多くなると、離れた集積回
路チツプ２間を接続した場合の配線が長くなり信
号の遅延が大になり、コンピユータや各種デイジ
タル信号処理装置などでは高速信号処理が不可能
になる。
In the conventional card unit shown in FIG. 5, the integrated circuit chips 2 are arranged two-dimensionally, so the area of the card 1 is always larger than the total area of the integrated circuit chips 2. As the number of integrated circuit chips 2 increases, the wiring required to connect distant integrated circuit chips 2 becomes longer and the signal delay increases, making it impossible for computers and various digital signal processing devices to perform high-speed signal processing. become.
本発明は、極めて簡単な構成で集積回路チツプ
を高密度で実装することを可能にし、集積回路チ
ツプ間の信号遅延を低減させ、高速信号処理を可
能にした電子装置を提供する。 The present invention provides an electronic device that enables high-density packaging of integrated circuit chips with an extremely simple configuration, reduces signal delay between integrated circuit chips, and enables high-speed signal processing.
本発明一実施例を解説する為の第１図を借りて
説明する。
An embodiment of the present invention will be explained with reference to FIG. 1.
本発明に依る電子装置では、複数の集積回路チ
ツプ２をカード１上に起立させ且つそのカード１
と対向する集積回路チツプ２の側面近傍をボンデ
イングすることに依り実装したカード・ユニツト
を備えてなる電子装置において、前記複数の集積
回路チツプ２は、配線モジユール４により、前記
カード１に対向していない側面同士が電気的に接
続されている構成を採つている。 In the electronic device according to the present invention, a plurality of integrated circuit chips 2 are erected on a card 1 and
In an electronic device comprising a card unit mounted by bonding the vicinity of the side surface of an integrated circuit chip 2 facing the card 1, the plurality of integrated circuit chips 2 are connected to the card 1 by a wiring module 4. The two sides are electrically connected to each other.
このような手段を採ると、集積回路チツプ２は
３次元的に配列されるので従来技術に依る２次元
的な配列のものと比較すると実装の密度は著しく
向上し、しかも、集積回路チツプ２間の信号遅延
は低減されて高速の信号処理が可能である。
By adopting such a method, the integrated circuit chips 2 are arranged in a three-dimensional manner, so the mounting density is significantly improved compared to the two-dimensional arrangement according to the prior art. The signal delay is reduced and high-speed signal processing is possible.
第１図は本発明一実施例に於けるカード・ユニ
ツトの要部斜視図を表し、第５図に於いて用いた
記号と同記号は同部分を表すか或いは同じ意味を
持つものとする。
FIG. 1 shows a perspective view of essential parts of a card unit in an embodiment of the present invention, and the same symbols as those used in FIG. 5 represent the same parts or have the same meanings.
図に於いて、４は集積回路チツプ２の側面に設
けられた配線モジユールを示している。 In the figure, reference numeral 4 indicates a wiring module provided on the side surface of the integrated circuit chip 2.
本実施例が第５図に関して説明した従来のカー
ド・ユニツトと相違する点は、図からも明らかな
ように、集積回路チツプ２をカード１上に起立さ
せ３次元的に配列してボンデイングしてあり、ま
た、配列された集積回路チツプ２の側面には、そ
れら集積回路チツプ２間を接続する配線が形成さ
れている配線モジユール４が取り付けられている
ことである。 The difference between this embodiment and the conventional card unit explained with reference to FIG. 5 is that, as is clear from the figure, the integrated circuit chips 2 are stood up on the card 1, arranged three-dimensionally, and bonded. Furthermore, a wiring module 4 in which wiring is formed to connect the integrated circuit chips 2 is attached to the side surface of the arranged integrated circuit chips 2.
第１図に見られる実施例が第５図について説明
した従来例に比較して集積回路チツプ２の実装密
度が向上していることは云うまでもなく、また、
同一数の集積回路チツプ２を実装した場合、平均
的にはほぼ実装密度の平方根に逆比例して集積回
路チツプ２間の信号遅延を改善できるので、この
点に関する本実施例の改善効果は顕著であり、し
かも、集積回路チツプ２に於ける側面のうち、カ
ード１に面していない側面には配線モジユール４
を取り付けることに依つて集積回路チツプ２間を
最短距離で結ぶのに大きく寄与することが可能と
なり、更に、集積回路チツプ２の一部を利用して
配線モジユール４間を接続することもできる。ま
たこの配線モジユール４を利用することにより、
起立させる集積回路チツプとして、多方面に端子
の設けられた集積回路チツプ（いわゆるクワツド
タイプ）にも対応することができる。 It goes without saying that the embodiment shown in FIG. 1 has improved packaging density of the integrated circuit chip 2 compared to the conventional example described with reference to FIG.
When the same number of integrated circuit chips 2 are mounted, the signal delay between the integrated circuit chips 2 can be improved on average in inverse proportion to the square root of the packaging density, so the improvement effect of this embodiment in this regard is remarkable. Moreover, among the sides of the integrated circuit chip 2, a wiring module 4 is provided on the side that does not face the card 1.
By attaching it, it becomes possible to greatly contribute to connecting the integrated circuit chips 2 with the shortest distance, and furthermore, it is also possible to connect the wiring modules 4 using a part of the integrated circuit chips 2. Also, by using this wiring module 4,
As an integrated circuit chip to be raised up, it is also possible to correspond to an integrated circuit chip (so-called quad type) having terminals provided on many sides.
第２図はカード・ユニツトの要部分解斜面図を
表し、第１図及び第５図に於いて用いた記号と同
記号は同部分を表すか或いは同じ意味を持つもの
とする。 FIG. 2 shows an exploded perspective view of the main parts of the card unit, and the same symbols as those used in FIGS. 1 and 5 represent the same parts or have the same meanings.
図に於いて、１Ａはカード１に於けるボンデイ
ング・パツド、２Ａは集積回路チツプ２に於ける
ボンデイング・パツド、４Ａは配線モジユール４
に於けるボンデイング・パツド、４Ｂは配線モジ
ユール４に於ける配線、５は半田材をそれぞれ示
している。 In the figure, 1A is the bonding pad in card 1, 2A is the bonding pad in integrated circuit chip 2, and 4A is the bonding pad in wiring module 4.
4B shows the wiring in the wiring module 4, and 5 shows the solder material.
第３図は集積回路チツプ２をカード１に固着す
る場合を説明する為の要部分解側面図を表し、第
１図及び第２図及び第５図に於いて用いた記号と
同記号は同部分を表すか或いは同じ意味を持つも
のとする。 FIG. 3 shows a main part exploded side view for explaining the case of fixing the integrated circuit chip 2 to the card 1, and the same symbols as those used in FIGS. 1, 2, and 5 are the same. shall represent a part or have the same meaning.
図では、左端の集積回路チツプ２は１枚のみで
カード１にボンデイングする状態を例示している
が、他は２枚を背中合せに貼着してからカード１
にボンデイングする状態を示している。尚、集積
回路チツプ２が１枚のみの場合は通常の信号用を
兼ねたボンデイング・パツド２Ａの他に保持用の
ボンデイング・パツド２Ｂが必要である。 In the figure, only one integrated circuit chip 2 on the left side is bonded to the card 1, but in other cases two integrated circuit chips 2 are bonded back to back and then bonded to the card 1.
This shows the state of bonding. If there is only one integrated circuit chip 2, a holding bonding pad 2B is required in addition to the bonding pad 2A which also serves as a normal signal.
さて、第２図及び第３図に於いて、カード１に
於けるボンデイング・パツド１Ａ、配線モジユー
ル４に於けるボンデイング・パツド４Ａなどには
必要に応じて半田材５を蒸着法にて付着させた
り、或いは、半田ボールなどの半田材５を付着さ
せておき、これ等の半田材５を用いて集積回路チ
ツプ２をカード１上に起立した状態で溶着固定
し、また、必要に応じて集積回路チツプ２に於け
るカード１に面していない側面に配線モジユール
４を溶着固定するものである。尚、カード１及び
配線モジユール４の材料としては、シリコン基
板、セラミツク基板、ポリイミドのフレキシブ
ル・ケーブル等を用いることができる。 Now, in FIGS. 2 and 3, solder material 5 is attached by vapor deposition to the bonding pad 1A of the card 1, the bonding pad 4A of the wiring module 4, etc. as necessary. Alternatively, a solder material 5 such as a solder ball is attached, and the integrated circuit chip 2 is welded and fixed on the card 1 in an upright state using this solder material 5, and if necessary, the integrated circuit chip 2 can be integrated. A wiring module 4 is welded and fixed to the side of the circuit chip 2 that does not face the card 1. Note that as materials for the card 1 and the wiring module 4, silicon substrates, ceramic substrates, polyimide flexible cables, etc. can be used.
第４図は第１図乃至第３図に関して説明したカ
ード・ユニツトの複数を実装したボード・ユニツ
トの要部側面図を表し、第１図乃至第３図に於い
て用いた記号と同記号は同部分を表すか或いは同
じ意味を持つものとする。 FIG. 4 shows a side view of the main parts of a board unit on which a plurality of card units explained in connection with FIGS. 1 to 3 are mounted, and the same symbols as those used in FIGS. 1 to 3 are used. shall represent the same part or have the same meaning.
図に於いて、６はカード・ユニツトを搭載する
ボードを示している。 In the figure, 6 indicates a board on which a card unit is mounted.
図では、二つのカード・ユニツトを背中合せに
してボード６を実装してある。尚、配線モジユー
ル４は省略してあり、また、カード・ユニツトを
ボード６に実装するのは従来の方法を適用して良
い。 In the figure, the board 6 is mounted with two card units back to back. Note that the wiring module 4 is omitted, and a conventional method may be used to mount the card unit on the board 6.
本発明に依る電子装置では、集積回路チツプを
カード上に起立させ且つそのカードと対向する側
面近傍をボンデイングすることに依り実装したカ
ード・ユニツトを備える構成になつている。
The electronic device according to the present invention includes a card unit in which an integrated circuit chip is mounted by standing up on a card and bonding the vicinity of the side surface facing the card.
この構成に依ると、集積回路チツプは３次元的
に配列されるから、従来の２次元的な配列のもの
と比較すると実装密度は著しく向上し、また、集
積回路チツプ間の信号遅延も小さくなるから高速
の信号処理が可能となり、コンピユータやデイジ
タル信号処理装置として好適である。 According to this configuration, since the integrated circuit chips are arranged three-dimensionally, the packaging density is significantly improved compared to the conventional two-dimensional arrangement, and the signal delay between the integrated circuit chips is also reduced. This makes it possible to perform high-speed signal processing, making it suitable for computers and digital signal processing devices.
第１図は本発明一実施例に於けるカード・ユニ
ツトの要部斜視図、第２図はカード・ユニツトの
要部分解斜面図、第３図は集積回路チツプをカー
ドに固着する場合を説明する為の要部分解側面
図、第４図はボード・ユニツトの要部側面図、第
５図は従来技術に依るカード・ユニツトの要部斜
面図をそれぞれ表している。
図に於いて、１はカード、２は集積回路チツ
プ、３は配線、４は配線モジユール、５は半田
材、６はボード、１Ａはカード１に於けるボンデ
イング・パツド、２Ａは集積回路チツプ２に於け
るボンデイング・パツド、４Ａは配線モジユール
４に於けるボンデイング・パツド、４Ｂは配線モ
ジユール４に於ける配線をそれぞれ示している。
Fig. 1 is a perspective view of the main parts of a card unit in one embodiment of the present invention, Fig. 2 is an exploded perspective view of the main parts of the card unit, and Fig. 3 explains the case where an integrated circuit chip is fixed to the card. 4 is a side view of the main part of the board unit, and FIG. 5 is a side view of the main part of the card unit according to the prior art. In the figure, 1 is the card, 2 is the integrated circuit chip, 3 is the wiring, 4 is the wiring module, 5 is the solder material, 6 is the board, 1A is the bonding pad in card 1, and 2A is the integrated circuit chip 2. 4A indicates a bonding pad in the wiring module 4, and 4B indicates a wiring in the wiring module 4.
Claims (1)
且つそのカードと対向する側面近傍をボンデイン
グすることに依り実装したカード・ユニツトを備
えてなる電子装置であつて、 前記複数の集積回路チツプは、配線モジユール
により、前記カードに対向していない側面同士が
電気的に接続されていることを特徴とする電子装
置。[Scope of Claims] 1. An electronic device comprising a card unit in which a plurality of integrated circuit chips are mounted by standing up on a card and bonding the vicinity of the side surface facing the card, comprising: An electronic device characterized in that the integrated circuit chip has sides that do not face the card electrically connected to each other by a wiring module.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15526185A JPS6216535A (en) | 1985-07-16 | 1985-07-16 | Electronic device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15526185A JPS6216535A (en) | 1985-07-16 | 1985-07-16 | Electronic device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6216535A JPS6216535A (en) | 1987-01-24 |
| JPH038110B2 true JPH038110B2 (en) | 1991-02-05 |
Family
ID=15602047
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15526185A Granted JPS6216535A (en) | 1985-07-16 | 1985-07-16 | Electronic device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6216535A (en) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0715969B2 (en) * | 1991-09-30 | 1995-02-22 | インターナショナル・ビジネス・マシーンズ・コーポレイション | Multi-chip integrated circuit package and system thereof |
| US5362986A (en) * | 1993-08-19 | 1994-11-08 | International Business Machines Corporation | Vertical chip mount memory package with packaging substrate and memory chip pairs |
| US5561622A (en) * | 1993-09-13 | 1996-10-01 | International Business Machines Corporation | Integrated memory cube structure |
| US5502667A (en) * | 1993-09-13 | 1996-03-26 | International Business Machines Corporation | Integrated multichip memory module structure |
| US6573460B2 (en) | 2001-09-20 | 2003-06-03 | Dpac Technologies Corp | Post in ring interconnect using for 3-D stacking |
| US6573461B2 (en) | 2001-09-20 | 2003-06-03 | Dpac Technologies Corp | Retaining ring interconnect used for 3-D stacking |
| US6856010B2 (en) | 2002-12-05 | 2005-02-15 | Staktek Group L.P. | Thin scale outline package |
| US8703543B2 (en) * | 2009-07-14 | 2014-04-22 | Honeywell International Inc. | Vertical sensor assembly method |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5625256Y2 (en) * | 1977-07-20 | 1981-06-15 | ||
| JPS5684385U (en) * | 1979-11-30 | 1981-07-07 |
-
1985
- 1985-07-16 JP JP15526185A patent/JPS6216535A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6216535A (en) | 1987-01-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5905639A (en) | Three-dimensional component stacking using high density multichip interconnect decals and three-bond daisy-chained wedge bonds | |
| US6376914B2 (en) | Dual-die integrated circuit package | |
| US5050039A (en) | Multiple circuit chip mounting and cooling arrangement | |
| JPH08504060A (en) | Module for an IC microprocessor, including an IC memory stack structurally combined with the IC microprocessor | |
| US6900529B2 (en) | Electronic module having a three dimensional array of carrier-mounted integrated circuit packages | |
| KR101053140B1 (en) | Laminated Semiconductor Packages | |
| US20040108590A1 (en) | Carrier-based electronic module | |
| JPH0679990A (en) | Ic memory card | |
| US20030137808A1 (en) | Electronic module having canopy-type carriers | |
| EP0304263A2 (en) | Semiconductor chip assembly | |
| JPH06103729B2 (en) | Encapsulated semiconductor package | |
| JPH011269A (en) | semiconductor equipment | |
| JPH038110B2 (en) | ||
| JPH11220091A (en) | Semiconductor device | |
| US6137174A (en) | Hybrid ASIC/memory module package | |
| JPS6399559A (en) | Semiconductor device | |
| JP3942495B2 (en) | Semiconductor device | |
| KR20040078807A (en) | Ball Grid Array Stack Package | |
| JPH07176684A (en) | Semiconductor device | |
| JPH0216791A (en) | Hybrid integrated circuit device | |
| JPS63179537A (en) | Mounting method of semiconductor device | |
| JP3064674B2 (en) | Semiconductor device | |
| JPS5988863A (en) | Semiconductor device | |
| JPS58184735A (en) | Integrated circuit chip | |
| JPH0529538A (en) | Semiconductor module structure |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |