JPH038033B2 - - Google Patents
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B19/00—Driving, starting, stopping record carriers not specifically of filamentary or web form, or of supports therefor; Control thereof; Control of operating function ; Driving both disc and head
- G11B19/20—Driving; Starting; Stopping; Control thereof
- G11B19/28—Speed controlling, regulating, or indicating
Landscapes
- Rotational Drive Of Disk (AREA)
Description
【発明の詳細な説明】
本発明は記録デイスクの回転制御方式に関し、
特にデイジタル信号が記録されたデイスクの回転
を制御する記録デイスク回転サーボ方式に関す
る。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a recording disk rotation control system,
In particular, the present invention relates to a recording disk rotation servo system for controlling the rotation of a disk on which digital signals are recorded.
近年オーデイオ信号等のアナログ情報をPCM
(パルス符号変調)化して1又は0のデイジタル
信号形式で記録媒体に記録する技術が研究され実
用化されつつある。この場合、デイジタル信号の
復調を容易にするためにいわゆるセルフクロツキ
ング可能な変調方式により、またより高密度記録
をなすべく回転角速度一定方式ではなく、すべて
の記録トラツクの線速度を一定とした定線速度
(CLV)方式にて記録されることが多い。かかる
CLVデイスクの再生に当つては、定線速度とな
るようにデイスクの回転を制御する必要があり、
そのために再生信号から所定周波数の再生クロツ
ク情報を抽出してこのクロツク信号を基にしてス
ピンドルサーボをなすことが一般的である。 In recent years, analog information such as audio signals has been converted to PCM.
(pulse code modulation) and recording on a recording medium in a digital signal format of 1 or 0 is being researched and put into practical use. In this case, in order to facilitate the demodulation of the digital signal, a so-called self-clocking modulation method is used, and in order to achieve higher density recording, the linear velocity of all recording tracks is fixed at a constant speed instead of a constant rotational angular velocity method. It is often recorded using the linear velocity (CLV) method. It takes
When playing a CLV disk, it is necessary to control the rotation of the disk to maintain a constant linear velocity.
For this purpose, it is common to extract reproduced clock information of a predetermined frequency from the reproduced signal and perform spindle servo based on this clock signal.
この変調方式の一例としてEFM(Eight to
Fourteen Modulation)方式があり、第1図に
示す如きフオーマツトを有する。すなわち、1フ
レームは例えば588ビツトからなり、データ信号
はEFM方式で8ビツト毎に所定変換表(図示せ
ず)に従つて14ビツトに変換され3ビツトの調整
ビツトが付加されて17ビツトを一単位とし、1の
ときは論理Hレベルから論理Lレベルへの反転又
はその逆の反転があり、0のときは反転がないよ
うに、すなわちNRZIの形で記録される。 An example of this modulation method is EFM (Eight to
There is a fourteen modulation system, which has a format as shown in FIG. That is, one frame consists of, for example, 588 bits, and the data signal is converted to 14 bits every 8 bits using the EFM method according to a predetermined conversion table (not shown), and 3 adjustment bits are added to make 17 bits. It is recorded as a unit, and when it is 1, there is an inversion from a logic H level to a logic L level or vice versa, and when it is 0, there is no inversion, that is, it is recorded in the form of NRZI.
各フレームの冒頭には、第1ビツトが1、第2
ビツト乃至第11ビツトが0、第12ビツトが1、第
13ビツト乃至第22ビツトが0、第23ビツトが1と
なるようにフレームシンク信号が記録されてい
る。このフレームシンク信号を基準として588ビ
ツトの所定位置に制御信号が配される。そして全
体を通じて、1と1との間には2個以上10個以下
の0が配置されるように信号処理がなされる。す
なわち、信号レベルの最小反転間隔は3T(Tはビ
ツトセルの長さ)、最大反転間隔は11Tとされる。
更に、フレームシンク信号以外の部分では最大反
転間隔が2回以上連続して生じないようになされ
る。 At the beginning of each frame, the first bit is 1, the second
The 11th bit is 0, the 12th bit is 1, and the 11th bit is 0.
The frame sync signal is recorded so that the 13th to 22nd bits are 0 and the 23rd bit is 1. A control signal is placed at a predetermined position of 588 bits based on this frame sync signal. Throughout the signal processing, signal processing is performed such that 2 or more and 10 or less 0's are placed between 1's. That is, the minimum inversion interval of the signal level is 3T (T is the length of a bit cell), and the maximum inversion interval is 11T.
Further, in parts other than the frame sync signal, the maximum inversion interval is prevented from occurring two or more times in succession.
この変調信号を微分した全波整流したものと等
価の信号をPLL(フエイズドロツクドループ)に
入力してクロツク情報を抽出し信号再生処理が行
われるのであるが、デイスク上の無楽音帯部分で
は楽音データがゼロレベルに相当する固定パター
ンとなることがある。この場合のEFM信号は例
えば7T,3T,7T毎に反転し、17Tを一周期とす
る繰り返し波形を多く含む時系列信号となる。上
記無楽音帯部分におけるPLLの入力信号はクロ
ツク情報周波数(4.3218MHz)のスペクトラム
以外に輝線スペクトラムからクロツク周波数の17
分の1の周波数(254KHz)の整数倍だけずれた
周波数に高いエネルギレベルのスプリアスを有す
る。このスプリアスは正相のクロツクと周波数が
近接するため周波数により両者を区別するのは困
難である。従つて、クロツク抽出用PLLではこ
のエネルギレベルの大なるスプリアスにミスロツ
クすることもあり、正確なクロツク抽出、ひいて
は正確なデータ再生が不可能となることが生じ
る。更には、PLLの入力信号周波数が正しい周
波数から著しくずれている場合には何等ロツクで
きない。 A signal equivalent to a full-wave rectified version of this modulated signal is input to a PLL (phase locked loop) to extract clock information and perform signal reproduction processing. In some cases, the musical tone data becomes a fixed pattern corresponding to the zero level. In this case, the EFM signal is inverted every 7T, 3T, and 7T, for example, and becomes a time-series signal that includes many repetitive waveforms with one period of 17T. In addition to the spectrum of the clock information frequency (4.3218MHz), the input signal of the PLL in the above-mentioned non-musical band part is from the bright line spectrum to 17% of the clock frequency.
There is a spurious with a high energy level at a frequency that is shifted by an integer multiple of the frequency (254KHz). Since the frequency of this spurious is close to that of the positive phase clock, it is difficult to distinguish between the two based on the frequency. Therefore, the PLL for clock extraction may mislock due to this large spurious energy level, making accurate clock extraction and, ultimately, accurate data reproduction impossible. Furthermore, if the input signal frequency of the PLL deviates significantly from the correct frequency, no locking will be possible.
従つて、起動時特に無楽音帯部分における起動
時や、更にはアドレス情報のサーチのためにピツ
クアツプをデイスク半径方向へ大きくかつ早く移
動させる場合等には、デイスクの回転数が所定速
度と大幅に異なることがあつて正しいクロツクの
抽出は不可能となることがあり、その結果デイス
クを正しい回転数に制御し、再び正しいクロツク
が抽出できるようにするのに長時間を要する欠点
がある。 Therefore, when starting up, especially when starting up a non-musical part, or when moving the pick-up largely and quickly in the radial direction of the disk to search for address information, the rotational speed of the disk may be significantly lower than the predetermined speed. If the clock speed is different, it may be impossible to extract the correct clock, and as a result, there is a drawback that it takes a long time to control the rotation speed of the disk to the correct rotation speed so that the correct clock can be extracted again.
本発明はかかる状況に鑑みなされたものであつ
て、その目的とするところは、デイスクが停止し
た状態から速やかにデイスクを略正確な回転速度
に制御することができる回転制御方式を提供する
ことである。 The present invention has been made in view of this situation, and its purpose is to provide a rotation control method that can quickly control a disk to a substantially accurate rotation speed from a stopped state. be.
本発明によるデイスク回転制御方式は、最大間
隔の反転がn回(nは整数)連続する同期信号を
含むデイジタル信号が記録された記録デイスクの
回転制御方式であつて、回転起動指令に応答して
所定の一定電圧(又は電流)を所定時間モータに
供給することによつて記録デイスクを一旦加速
し、その後ピツクアツプによる再生信号に含まれ
る最大反転間隔のn倍の期間を検出し、その検出
信号を利用してデイスク回転を制御することを特
徴とする。 The disk rotation control method according to the present invention is a rotation control method for a recording disk on which a digital signal including a synchronization signal in which the maximum interval is reversed n times (n is an integer) consecutively is recorded, and in response to a rotation start command. The recording disk is once accelerated by supplying a predetermined constant voltage (or current) to the motor for a predetermined period of time, and then a period of n times the maximum reversal interval included in the playback signal from the pickup is detected, and the detected signal is The feature is that the rotation of the disk is controlled by using
以下、本発明につき図面を参照しつつ説明す
る。 Hereinafter, the present invention will be explained with reference to the drawings.
第2図は本発明の実施例の概略ブロツク図であ
り、主にデイスク回転制御のためのスピンドル制
御系につき描かれている。第2図の説明の前に、
当該スピンドル制御系の有する主要動作機能につ
いて述べる。第1の機能は加速機能(ACC機能)
であり、スピンドルモータに大きな定電流を流す
ことによつてモータ回転数を増加させる動作をい
い、第2の機能は保持機能(HLD機能)であつ
て、スピンドルモータに小さな定電流を流すこと
によつて回転系の摩擦力に抗して一定回転数を保
持せしめるものである。第3の機能はフレームシ
ンクサーボ機能(SYNCサーボ機能)であり、再
生RF信号から直後に(再生クロツクを抽出する
ことなしに)フレームシンクを検出して略正確な
線速度となるように回転数を制御する機能であ
る。第4の機能はクオーツサーボ機能(QRTZサ
ーボ機能)であつて、再生RF信号から抽出され
た再生クロツク信号の周波数に対応した信号と基
準信号とを比較して得た周波数誤差信号と、再生
クロツク信号によりEFM信号の復調を行つて、
この復調信号から検出されたフレームシンクの位
相と基準フレームシンク(7.35KHz)の位相とを
比較して得られる位相誤差信号とにより、デイス
ク回転数を制御して正確な線速度を得んとするも
のである。 FIG. 2 is a schematic block diagram of an embodiment of the present invention, mainly depicting a spindle control system for disk rotation control. Before explaining Figure 2,
The main operating functions of the spindle control system will be described. The first function is acceleration function (ACC function)
The second function is the holding function (HLD function), which is an operation that increases the motor rotation speed by passing a large constant current through the spindle motor. Therefore, it is possible to maintain a constant rotational speed against the frictional force of the rotating system. The third function is the frame sync servo function (SYNC servo function), which detects frame sync immediately after the reproduced RF signal (without extracting the reproduced clock) and adjusts the rotation speed so that the linear velocity is approximately accurate. It is a function to control. The fourth function is a quartz servo function (QRTZ servo function), which generates a frequency error signal obtained by comparing a signal corresponding to the frequency of the reproduced clock signal extracted from the reproduced RF signal with a reference signal, and a reproduced clock signal. Demodulate the EFM signal using the signal,
Using the phase error signal obtained by comparing the phase of the frame sync detected from this demodulated signal and the phase of the reference frame sync (7.35KHz), the disk rotation speed is controlled to obtain accurate linear velocity. It is something.
これら4つの機能がシステムコントローラ1
(第2図参照)からのACC、HLD、SYNC、
QRTZの各制御信号により択一的に動作する。デ
イスクが回転する必要がないとき(ストツプ及び
イジエクト動作のとき)には、これらすべての制
御信号は出力されず、スピンドルモータ駆動電流
を零としている。 These four functions are the system controller 1
(See Figure 2) ACC, HLD, SYNC,
It operates selectively depending on each QRTZ control signal. When the disk does not need to rotate (during stop and eject operations), none of these control signals are output, and the spindle motor drive current is set to zero.
第2図を参照するに、ピツクアツプ2からの再
生RF信号は波形整形器3において整形されEFM
信号となる。この信号はフレームシンクサーボ器
4へ入力されフレームシンクサーボ信号が発生さ
れる。このサーボ信号が切換器5を経てスピンド
ル駆動器6へ印加され、スピンドルモータを
SYNCサーボとする。 Referring to FIG. 2, the reproduced RF signal from the pickup 2 is shaped by the waveform shaper 3 and then EFMed.
It becomes a signal. This signal is input to the frame sync servo device 4 and a frame sync servo signal is generated. This servo signal is applied to the spindle driver 6 via the switch 5 to drive the spindle motor.
Use SYNC servo.
ACC動作の場合には、低抵抗Ro1を介して定電
圧+Vがスピンドル駆動器6へ印加されるから、
大きな定電流(又は定電圧)がスピンドルモータ
へ供給されACC動作となる。また、HLD動作の
場合には、小さな一定電流(又は一定電圧)がス
ピンドルモータへ供給されるように抵抗Ro2の値
が抵抗Ro1大きく選定されており、HLD動作が
可能となる。 In the case of ACC operation, a constant voltage +V is applied to the spindle driver 6 via the low resistance Ro 1 .
A large constant current (or constant voltage) is supplied to the spindle motor, resulting in ACC operation. Furthermore, in the case of HLD operation, the value of resistor Ro 2 is selected to be larger than that of resistor Ro 1 so that a small constant current (or constant voltage) is supplied to the spindle motor, thereby enabling HLD operation.
波形整形器3の出力はクロツク抽出器7へ入力
されており、この抽出器7は再生情報に含まれる
所定周波数のクロツク情報にロツクするPLL(フ
エイズロツクドループ)回路構成とされている。
このPLL7において抽出された再生クロツク信
号と先の波形整形出力とが復調器8へ共に入力さ
れ、所定デイジタル信号(NRZ)信号に変換さ
れる。復調出力はRAM(ランダムアクセスメモ
リ)9へ入力されると共に一定の読出しクロツク
パルスにより読出されD/A変換器10において
アナログ情報となつてオーデイオ出力とされるの
である。 The output of the waveform shaper 3 is input to a clock extractor 7, and this extractor 7 has a PLL (phase locked loop) circuit configuration that locks to clock information of a predetermined frequency included in reproduction information.
The reproduced clock signal extracted in the PLL 7 and the previous waveform shaping output are both input to the demodulator 8, where they are converted into a predetermined digital signal (NRZ) signal. The demodulated output is input to a RAM (random access memory) 9, read out by a constant read clock pulse, and converted into analog information by a D/A converter 10 to be output as an audio output.
11は誤り訂正器であり、ビツト誤りやバース
ト誤りが検出かつ訂正されるようになつており、
この誤り訂正器11やRAM9の動作がRAMコ
ントローラ12により制御される。 11 is an error corrector, which detects and corrects bit errors and burst errors;
The operations of this error corrector 11 and RAM 9 are controlled by a RAM controller 12.
復調器8は、再生クロツクを利用してEFM信
号からフレームシンク検出するためのシンク検出
機能をも有しており、この再生フレームシンクの
発生タイミングによりRAMコントローラ12が
制御される。一方、この再生フレームシンクの分
周器13による分周出力が位相比較器14の1入
力となつており、その他入力には基準信号発生器
14から発生された基準フレーム信号の分周器1
5による分周出力が供給されている。位相比較出
力はレベルシフト器16においてレベル調整され
た後位相誤差信号として加算器17の1入力とな
る。 The demodulator 8 also has a sync detection function for detecting frame sync from the EFM signal using a reproduced clock, and the RAM controller 12 is controlled by the timing of occurrence of this reproduced frame sync. On the other hand, the frequency divided output from the frequency divider 13 of this reproduction frame sync is one input of the phase comparator 14, and the other inputs include the frequency divider 1 of the reference frame signal generated from the reference signal generator 14.
A frequency divided output by 5 is provided. The phase comparison output is level-adjusted in a level shifter 16 and then becomes one input of an adder 17 as a phase error signal.
先のPLL7におけるループフイルタ(第6図
の73参照)の出力を所定基準電圧と比較すると共
にその比較出力をレベル調整するレベルシフト器
18の出力が周波数誤差信号として加算器17の
他入力となつており、この加算器17の出力がク
オーツサーボ信号となつてスピンドル駆動器6へ
印加されるようになつている。また、復調器8の
フレームシンク検出出力がシステムコントローラ
1へ供給されている。この検出出力によつて切換
器5の状態が制御されスピンドルサーボ動作の切
換が行われるが、詳しくは後述する。更にシステ
ムコントローラ1からは、PLL7のVCO(第6図
の74参照)の発振周波数をスイープ若しくは強制
スイープさせるための制御信号、若しくは強制ス
イープ制御信号が供給されるが、この場合の動作
についても後述する。 The output of the level shifter 18, which compares the output of the loop filter (see 73 in FIG. 6) in the PLL 7 with a predetermined reference voltage and adjusts the level of the comparison output, becomes the other input of the adder 17 as a frequency error signal. The output of the adder 17 is applied as a quartz servo signal to the spindle driver 6. Further, the frame sync detection output of the demodulator 8 is supplied to the system controller 1. This detection output controls the state of the switching device 5 and switches the spindle servo operation, which will be described in detail later. Furthermore, the system controller 1 supplies a control signal for sweeping or forced sweeping the oscillation frequency of the VCO of the PLL 7 (see 74 in FIG. 6), or a forced sweep control signal, but the operation in this case will also be described later. do.
尚、19はキーボードを示し、再生装置の操作
パネル又はリモーコントロール用ボードを意味す
る。20及び21はトラツキングサーボ及びフオ
ーカスサーボの各システムを示しており、システ
ムコントローラ1により夫々の動作がこれまた制
御されるようになつている。 Note that 19 indicates a keyboard, which means an operation panel or a remote control board of the playback device. Reference numerals 20 and 21 indicate tracking servo and focus servo systems, the operations of which are also controlled by the system controller 1.
第3図はフレームシンクサーボ器4の具体例を
示すブロツク図であり、第1図に示した如き再生
EFM信号は、リトリガラブルMMV(モノステー
ブルマルチバイブレータ)41及び42へ入力さ
れる。MMV41は入力信号の正方向の反転にて
トリガされ、MMV42は負方向の反転にてトリ
ガされ、夫々一定期間T0の論理L信号を出力す
るものとする。両MMVの出力はオアゲート43
を介してリトリガラブルMMV44のトリガ入力
となり、このMMV44の出力はLPF45におい
て直流レベルに変換される。この直流レベルは比
較器46において基準レベル47とレベル比較さ
れ、この比較出力がシンクサーボ信号となつて、
第2図の切換器5の入力となるのである。尚、
MMV44とLPF45とには外部からリセツト信
号が供給されており、シンクサーボオフ時におい
てこのリセツト信号のタイミングにより、MMV
44とLPF45の時定数回路のコンデンサが放
電されて初期状態へ復帰するようになつている。
よつて、シンクサーホが次にオンとされるときの
整定時間を短くするようにするものである。 FIG. 3 is a block diagram showing a specific example of the frame sync servo device 4, and is a block diagram showing a specific example of the frame sync servo device 4, which is used for playback as shown in FIG.
The EFM signal is input to retriggerable MMVs (monostable multivibrators) 41 and 42. It is assumed that the MMV 41 is triggered when the input signal is reversed in the positive direction, and the MMV 42 is triggered when the input signal is reversed in the negative direction, and each outputs a logic L signal for a certain period of time T0 . The output of both MMVs is OR gate 43
It becomes the trigger input of the retriggerable MMV 44 via the LPF 45, and the output of this MMV 44 is converted to a DC level in the LPF 45. This DC level is level-compared with a reference level 47 in a comparator 46, and this comparison output becomes a sink servo signal.
This becomes the input to the switch 5 shown in FIG. still,
A reset signal is supplied to the MMV44 and LPF45 from the outside, and when the sync servo is off, the timing of this reset signal causes the MMV44 and LPF45 to reset.
The capacitors of the time constant circuits of 44 and LPF 45 are discharged to return to the initial state.
Therefore, the settling time when the sink surf is turned on next time is shortened.
ここで、MMV41,42の出力パルス幅T0
は、フレーム同期信号の期間(最大反転間隔の2
倍)22Tと略等しく設定されている(厳密には
22Tよりも20〜30ns短い)。また、MMV44
の出力パルス幅T1はフレーム同期信号の周期
(例えば1/7.35KHz≒136μs)よりも小(例えば
フレーム同期信号周器の1/2)に設定されてい
るものとする。EFM信号のフレームシンクが立
上りから始まるか、立下りから始まるかは、第1
図に示すように定まつておらず、これはEFM信
号の性質に起因する。そのために、入力信号の立
上り及び立下りにより夫々トリガされるMMV4
1,42が設けられているのである。 Here, the output pulse width T 0 of MMV41, 42
is the period of the frame synchronization signal (2 times the maximum inversion interval)
times) is set approximately equal to 22T (strictly speaking, 20 to 30 ns shorter than 22T). Also, MMV44
It is assumed that the output pulse width T 1 is set to be smaller (for example, 1/2 of the frame synchronization signal frequency) than the cycle of the frame synchronization signal (for example, 1/7.35 KHz≈136 μs). Whether the frame sync of the EFM signal starts from the rising edge or from the falling edge depends on the first
As shown in the figure, it is not fixed, and this is due to the nature of the EFM signal. For this purpose, MMV4 is triggered by the rising and falling edges of the input signal, respectively.
1 and 42 are provided.
いま、入力信号の立上りエツジから次の立上り
エツジまでの間隔若しくは立下りエツジから次の
立下りエツジまでの間隔が22Tとなるのはフレ
ームシンクの場合しかないので、もしデイスクが
正しい線速度で回転していれば、この22Tなる
間隔は約5.09μsとなるから、リトリガラブル
MMV41,42の出力パルス幅T0はこの5.09μs
よりも約20〜30ns(次段MMV44をトリガし得
るパルスとしての幅)短く設定される。 Now, the only time the interval from one rising edge of the input signal to the next rising edge or from one falling edge to the next falling edge is 22T is in the case of frame sync, so if the disk rotates at the correct linear speed. If so, this 22T interval would be approximately 5.09μs, making it retrievable.
The output pulse width T 0 of MMV41 and 42 is this 5.09μs
It is set to be about 20 to 30 ns shorter than that (width as a pulse that can trigger the next stage MMV 44).
第4図に第3図の回路の動作タイミングチヤー
トが示されており、Aは線速度が規定値よりも大
なるとき、Bは略規定値にあるとき、Cは規定値
よりも小なるときが夫々示されている。すなわ
ち、Aの如く線速度が大なる場合には、入力のあ
る立上り(立下りでも同様であり以下同じ)エツ
ジから5.09μs経過しないうちに必ず次の立上りエ
ツジが到来するので、MMV41はトリガされ続
けその出力はローレベルを維持する。Bの如く略
適正な場合には、フレームシンク部分のみ立上り
エツジ間隔が5.09μsとなるから、MMV41の出
力には20〜30ns程度の細いパルスがフレームシン
クに同期して得られることになる。次に、Cのよ
うに線速度が小なる場合は、フレームシンク部分
及びその以外の部分においてもMMV41の出力
にはパルスが得られることになる。 Figure 4 shows the operation timing chart of the circuit in Figure 3, where A is when the linear velocity is greater than the specified value, B is when it is approximately at the specified value, and C is when it is less than the specified value. are shown respectively. In other words, when the linear velocity is large as in A, the next rising edge always arrives before 5.09 μs has elapsed since the input rising edge (the same applies to falling edges, and the same applies hereafter), so MMV41 is not triggered. The output continues to remain at a low level. In a substantially proper case as shown in B, the rising edge interval only in the frame sync portion is 5.09 μs, so a narrow pulse of about 20 to 30 ns can be obtained at the output of the MMV 41 in synchronization with the frame sync. Next, when the linear velocity is small as in C, pulses are obtained in the output of the MMV 41 both in the frame sync part and in other parts.
このように、線速度の大小によりオアゲート4
3の出力パルス数が変化するから、このゲート出
力によつてMMV44をトリガして所定幅のパル
ス列を発生させてLPF45により直流変換すれ
ば、結局LPF45の出力には再生信号のF/V
変換信号が得られることになる。 In this way, depending on the linear velocity, the OR gate 4
Since the number of output pulses of 3 changes, if the MMV 44 is triggered by this gate output to generate a pulse train of a predetermined width and then converted to DC by the LPF 45, the output of the LPF 45 will eventually reflect the F/V of the reproduced signal.
A converted signal will be obtained.
すなわちデイスクの線速度が正しい場合MMV
44はフレームシンク部分においてのみトリガさ
れるのでF/V変換信号は所定値を示すが、より
早い場合はMMV44がトリガされないのでF/
V変換信号は零となり、より遅い場合はMMV4
4がフレームシンクの部分とそれ以外の部分でも
トリガされるのでF/V変換信号は所定値より大
きくなる。このF/V変換出力を、正規線速度に
対応したレベル47とレベル比較することによつ
てサーボ信号が得られるものである。 In other words, if the linear velocity of the disk is correct, the MMV
Since MMV44 is triggered only in the frame sync part, the F/V conversion signal shows a predetermined value, but if it is earlier, MMV44 is not triggered and the F/V conversion signal shows a predetermined value.
The V conversion signal becomes zero, and if it is slower, MMV4
4 is triggered in the frame sync portion and other portions as well, so the F/V conversion signal becomes larger than the predetermined value. A servo signal is obtained by comparing this F/V conversion output with a level 47 corresponding to a normal linear velocity.
ところで、デイスクの線速度の変化に対して
F/V変換信号であるLPF(第3図の45)の出
力電圧がどのように変化するかを第5図をもとに
説明する。 By the way, how the output voltage of the LPF (45 in FIG. 3), which is an F/V conversion signal, changes with respect to a change in the linear velocity of the disk will be explained based on FIG. 5.
デイスクが正しい線速度V22よりも早く回転し
ている場合は第4図AのようにMMV44のトリ
ガパルスが生じないから、出力電圧もゼロであ
る。また正しい線速度V22よりもごくわずか遅く
回転している場合は、各フレームシンク毎に
MMV44のトリガパルスが生じ、よつて出力電
圧はフレームシンク周波数である7.35KHzに相当
した値となる。線速度がV22よりもだんだん遅く
なると、フレームシンク周波数自体も7.35KHzか
ら低下していくから出力電圧もそれにつれて低下
していく。ところが、線速度が正しい線速度V22
よりも約4.5%程遅いV21になると、21Tが22
T相当の時間幅(5.09μs)になるので、遷移間隔
が22Tであるフレームシンク以外に信号中に含
まれる21Tの遷移間隔のところでもMMV44
のトリガパルスが生じ、そのため、出力電圧は急
に増加する。以下線速度がだんだん遅くなつてい
くにつれて同様の変化をする。また、線速度が非
常に遅くなると、MMV44がトリガされてから
出力パルスが終了するまでの間に次のトリガパル
スが到来するので、MMV44はトリガされ続
け、よつて出力電圧は最大値に飽和する。 If the disk is rotating faster than the correct linear velocity V 22 , the trigger pulse of MMV 44 will not occur as shown in FIG. 4A, so the output voltage will also be zero. Also, if it is rotating very slightly slower than the correct linear velocity V 22 , each frame sync
A trigger pulse of MMV44 is generated, and therefore the output voltage becomes a value corresponding to the frame sync frequency of 7.35 KHz. As the linear velocity gradually becomes slower than V22 , the frame sync frequency itself decreases from 7.35KHz, and the output voltage also decreases accordingly. However, the linear velocity is correct linear velocity V 22
When V 21 becomes about 4.5% slower than 21T becomes 22
Since the time width is equivalent to T (5.09 μs), in addition to frame sync where the transition interval is 22T, MMV44 is also used at the transition interval of 21T included in the signal.
trigger pulse occurs, so that the output voltage increases suddenly. A similar change occurs as the linear velocity gradually becomes slower. Also, when the linear velocity becomes very slow, the next trigger pulse will arrive between the time the MMV44 is triggered and the end of the output pulse, so the MMV44 will continue to be triggered, and the output voltage will be saturated to the maximum value. .
このように第5図に示したような特性をもつ
LPF出力電圧とレベル47の差信号をサーボ信
号とするわけであるが、レベル47を、正しいフ
レームシンク周波数7.35KHzに相当する値(第5
図の所定値a)にすると、LPFの出力電圧はV22
以外にV21やV20等の線速度においても所定値a
と等しくなるので、安定点がいくつもあることに
なり、正しいサーボができない。しかしレベル4
7を第5図のbのように、7.35KHzに相当する値
よりも十分に低く(たとえば半分程度)設定すれ
ば安定点は正しい線速度V22の一ケ所だけとな
り、よつてほぼ正確な線速度サーボをおこなうこ
とができる。 In this way, it has the characteristics shown in Figure 5.
The difference signal between the LPF output voltage and level 47 is used as a servo signal, but level 47 is set to a value corresponding to the correct frame sync frequency of 7.35KHz (5th
When the predetermined value a) in the figure is set, the output voltage of the LPF is V 22
In addition, the predetermined value a can also be set at linear velocities such as V 21 and V 20 .
Since it becomes equal to , there are many stable points, and correct servo cannot be performed. But level 4
If 7 is set sufficiently lower (for example, about half) than the value corresponding to 7.35KHz, as shown in b in Fig. 5, the stable point will be only at one point at the correct linear velocity V 22 , and therefore the line will be almost accurate. Speed servo can be performed.
すなわち、第3図の回路方式により再生信号の
最大反転間隔のn倍(実施例ではn=2)の期間
を基準の期間と比較することによつて検出してこ
の検出信号に対応した信号すなわちF/V変換信
号を発生せしめ、この信号と基準値とを比較し
て、フレームシンクサーボ信号を得ているのであ
る。このサーボ信号を用いてスピンドルモータを
駆動すれば、記録デイスクをほぼ正確な線速度で
駆動することができる。起動時やサーチ(アドレ
ス情報の探索)動作時のように、再生信号からク
ロツク情報が抽出不可能な場合にこのフレームシ
ンクサーボが極めて有用となるものである。 That is, the circuit system shown in FIG. 3 detects a period that is n times the maximum inversion interval of the reproduced signal (in the embodiment, n=2) by comparing it with a reference period, and generates a signal corresponding to this detection signal, i.e. A frame sync servo signal is obtained by generating an F/V conversion signal and comparing this signal with a reference value. By driving the spindle motor using this servo signal, the recording disk can be driven at a substantially accurate linear velocity. This frame sync servo is extremely useful when clock information cannot be extracted from the reproduced signal, such as during startup or search (search for address information) operations.
次に、クオーツサーボ機能の詳細につき説明す
る。ワウフラツタを有しつつ回転している記録デ
イスクから再生されるデイジタル情報は、いつた
んRAM9(第2図参照)へ書込まれた後、一定
のクロツク信号により読出されてD/A変換され
ることにより、ワウフラツタのない高品質のオー
デイオ信号となる。この場合、RAMの容量に限
りがあるため、読出す速度と書込む速度とが平均
的に丁度等しくなければ、RAM内の記憶情報は
空になるか又はその逆にあふれることになる。こ
うなると再生音はとぎれとぎれの状態となつてし
まう。 Next, details of the quartz servo function will be explained. Digital information reproduced from a rotating recording disk with wow and flutter is written into the RAM 9 (see Figure 2), read out using a constant clock signal, and subjected to D/A conversion. This results in a high quality audio signal without wow and flutter. In this case, since the capacity of the RAM is limited, if the reading speed and the writing speed are not exactly equal on average, the stored information in the RAM will become empty or vice versa. In this case, the reproduced sound becomes choppy.
そこで、楽音信号を再生する場合には、クオー
ツサーボを動作させてデイスク線速度を一定に維
持し書込み速度を常に読出し速度と合致させるよ
うにする。すなわち、第2図の復調器8から得ら
れる再生フレームシンクの分周出力と基準フレー
ムシンク信号の分周出力との位相を位相比較器1
4において比較し(勿論周波数が適当であれば再
生及び基準フレームシンク信号を直接比較しても
よい)、この位相差に応じた信号をサーボ信号と
してスピンドルモータへ印加するようにしてい
る。しかし、この位相誤差のみではサーボとして
の適当なダンピング特性が得られないことから、
更に周波数誤差をも導入して位相誤差とミキシン
グする必要がある。 Therefore, when reproducing musical tone signals, the quartz servo is operated to maintain the disk linear velocity constant and to always match the writing speed with the reading speed. That is, the phase comparator 1 detects the phase of the frequency-divided output of the reproduction frame sync obtained from the demodulator 8 in FIG. 2 and the frequency-divided output of the reference frame sync signal.
4 (of course, if the frequencies are appropriate, the reproduction and reference frame sync signals may be directly compared), and a signal corresponding to this phase difference is applied to the spindle motor as a servo signal. However, since this phase error alone does not provide adequate damping characteristics for a servo,
Furthermore, it is necessary to introduce a frequency error and mix it with the phase error.
そこで、クロツク抽出用PLL7のLPF出力電
圧が再生クロツク信号の周波数に対応しているこ
とから、この電圧を基準電圧と比較して比較出力
を周波数誤差情報として用い加算器17において
位相誤差情報と加算してクオーツサーボ信号を得
ているのである。このクオーツサーボをかけるこ
とによつて始めてRAM9の読出し及び書込み速
度が平均的に丁度等しい正確な線速度サーボが可
能となる。従つて、起動に際しては、スピンドル
モータの回転数をある程度までもつて行くために
加速(ACC)動作続いて保持(HLD)動作がな
され、しかる後にクロツク信号が抽出されなくて
もある程度規定線速度近くの速度制御が可能なフ
レームシンク(SYNC)サーボ動作とする。その
後、再生フレームシンクが検出されたことを確認
した後にクオーツサーボ(QRTZ)サーボ動作に
切替え常に一定の規定線速度が維持されるような
動作がなされるようになつている。 Therefore, since the LPF output voltage of the clock extraction PLL 7 corresponds to the frequency of the reproduced clock signal, this voltage is compared with the reference voltage and the comparison output is used as frequency error information and added to the phase error information in the adder 17. This is how the quartz servo signal is obtained. By applying this quartz servo, it becomes possible to perform accurate linear velocity servo in which the reading and writing speeds of the RAM 9 are exactly equal on average. Therefore, upon startup, an acceleration (ACC) operation followed by a holding (HLD) operation is performed to bring the rotational speed of the spindle motor to a certain level, and after that, even if no clock signal is extracted, the speed is close to the specified linear velocity to some extent. Frame sync (SYNC) servo operation that allows speed control. Thereafter, after confirming that playback frame sync has been detected, the system switches to quartz servo (QRTZ) servo operation to maintain a constant prescribed linear velocity.
第6図は再生EFM信号からセルフクロツク情
報を抽出するためのPLL7のブロツク図であり、
再生信号Aはエツジ検出器71に入力され、再生
信号Aのレベル遷移タイミングに同期したパルス
Bが発生される。このエツジパルスBは正規のク
ロツク信号の半周期に略等しいパルス幅を有する
ように設定されている。このエツジパルスは位相
比較器72の1入力となり、VCO74の出力C
と位相比較される。この位相差出力はLPF73
により直流化されてVCO74の制御信号となる。
このVCO74の出力を波形整形器75によりパ
ルス化して再生クロツク信号として出力してい
る。尚、PLLをすばやくロツクさせるために
LPF73の出力を用いてスイープ制御が行われ
るが、スイープ制御器76はVCO74の発振周
波数を所定の上限及び下限の間で掃引するように
制御するものである。また、PLLのミスロツク
を解除するためにPLL7へ外乱を加えて先のス
イープ動作よりも更に早い強制スイープを行わせ
るべく、強制スイープ制御信号がスイープ制御器
76へ印加されており、これらのスイープ制御及
び強制スイープ制御は第2図のシステムコントロ
ーラ1からの指令によつてなされる。 FIG. 6 is a block diagram of the PLL 7 for extracting self-clock information from the reproduced EFM signal.
The reproduced signal A is input to an edge detector 71, and a pulse B synchronized with the level transition timing of the reproduced signal A is generated. This edge pulse B is set to have a pulse width approximately equal to a half cycle of a regular clock signal. This edge pulse becomes one input of the phase comparator 72, and the output C of the VCO 74
The phase is compared with This phase difference output is LPF73
The signal is converted into a direct current and becomes a control signal for the VCO 74.
The output of this VCO 74 is converted into pulses by a waveform shaper 75 and output as a reproduced clock signal. In addition, in order to quickly lock the PLL,
Sweep control is performed using the output of the LPF 73, and the sweep controller 76 controls the oscillation frequency of the VCO 74 to sweep between predetermined upper and lower limits. In addition, in order to release the PLL mislock, a forced sweep control signal is applied to the sweep controller 76 in order to apply a disturbance to the PLL 7 and perform a forced sweep that is faster than the previous sweep operation. The forced sweep control is performed by commands from the system controller 1 shown in FIG.
第7図は、第6図のPLL7の動作波形であり、
A〜Cは第6図のブロツクの信号A〜Cの波形を
対応して示している。図から判るようにVCO7
4の出力には、正規線速度において4.3218MHz
(輝線スペクトル成分)の正弦波が得られ、クロ
ツク抽出が可能となる。 FIG. 7 is the operating waveform of PLL7 in FIG. 6,
A to C correspond to the waveforms of signals A to C of the block in FIG. As you can see from the diagram, VCO7
4 output has 4.3218MHz at normal linear velocity.
A sine wave of (emission line spectrum component) is obtained, and clock extraction becomes possible.
第8図は第2図の復調器8に含まれるフレーム
シンク検出器の回路図であり、再生EFM信号は
エツジ検出器81の入力とされ、再生信号のレベ
ル遷移タイミングに応答したパルスが生成され
る。このエツジパルスは再生クロツク信号により
動作する23ビツトシフトレジスタ82へ順次書込
まれる。このシフトレジスタ82の第2ビツト乃
至第11ビツトの合計10ビツト出力はナンドゲート
83の入力となつてり、またシフトレジスタの第
13ビツト乃至第22ビツトの合計10ビツト出力はナ
ンドゲート84の入力となつている。両ナンドゲ
ートの出力とシフトレジスタ82の第1ビツト、
第12ビツト及び第23ビツトの出力とが5入力アン
ドゲート85の各入力とされ、このゲートの出力
はカウンタ86のリセツト信号となつている。当
該カウンタは再生クロツクを入力としており、こ
のカウンタ出力がフレームシンク検出信号として
導出されシステムコントローラ1へ供給される。 FIG. 8 is a circuit diagram of the frame sync detector included in the demodulator 8 of FIG. 2. The reproduced EFM signal is input to the edge detector 81, and pulses are generated in response to the level transition timing of the reproduced signal. Ru. These edge pulses are sequentially written into a 23-bit shift register 82 operated by a regenerated clock signal. A total of 10 bits output from the 2nd bit to the 11th bit of this shift register 82 becomes the input of the NAND gate 83, and
A total of 10 bits output from the 13th bit to the 22nd bit is input to a NAND gate 84. The outputs of both NAND gates and the first bit of shift register 82,
The outputs of the 12th bit and the 23rd bit are input to a 5-input AND gate 85, and the output of this gate is a reset signal for the counter 86. The counter receives the reproduced clock as an input, and the output of this counter is derived as a frame sync detection signal and supplied to the system controller 1.
再生EFM信号中にフレームシンク信号が含ま
れかつこのフレームシンク信号が入力され終つた
時点において、シフトレジスタ82の内容は図示
の如くなつている。この時点におけるアンドゲー
ト85の出力は論理H(1)レベルを示し、他の場合
にはすべて論理(0)レベルを示すことになる。
従つて、カウンタ86の再生信号の1フレーム相
当部分すなわち588ビツトカウンタとすれば、フ
レームシンク終了時点でカウンタ86は必ず零に
リセツトされるから、フレームシンク検出信号は
再生フレームシンクが検出されている時は論理L
レベルとなつて導出される。一方カウンタ86が
再生クロツクを588個カウントした時フレームシ
ンクの到来がなければカウンタ86はリセツトさ
れず論理H信号を出力するのでこのカウンタ出力
を監視することによつて再生フレームシンクの検
出の有無(正しい再生クロツクが抽出されている
か否か)が識別可能となる。 When the frame sync signal is included in the reproduced EFM signal and the frame sync signal has finished being input, the contents of the shift register 82 are as shown in the figure. The output of the AND gate 85 at this point indicates a logic H(1) level, and in all other cases indicates a logic (0) level.
Therefore, if the counter 86 corresponds to one frame of the reproduced signal, that is, the 588-bit counter, the counter 86 is always reset to zero at the end of the frame sync, so the frame sync detection signal indicates that the reproduced frame sync has been detected. Time is logic L
It is derived as a level. On the other hand, when the counter 86 counts 588 reproduced clocks, if no frame sync arrives, the counter 86 is not reset and outputs a logic H signal. It becomes possible to identify whether the correct recovered clock has been extracted or not.
この再生フレームシンクが検出されている場合
にのみフレームシンクサーボからクオーツサーボ
への切換が行われるし、またフレームシンクサー
ボ中に再生フレームシンクが検出されていない場
合には、クオーツサーボへの移行は不可能である
ことから、PLL7を強制スイープしてクロツク
情報への強制引込みを制御するようにするもので
ある。 Switching from frame sync servo to quartz servo is performed only when this playback frame sync is detected, and if playback frame sync is not detected during frame sync servo, the transition to quartz servo is not possible. Since this is impossible, the PLL 7 is forcibly swept to control the forced pull-in to clock information.
第9図は第6図におけるスイープ制御器76の
具体例を示す図であり、両図において同等部分は
同一符号により示し説明を省略する。異なるレベ
ルを有する直流電圧Vg及びVhが夫々スイツチ7
01,702を介して更には抵抗R3,R4と介し
て、ループフイルタ73を構成するアンプOP1の
逆相入力へ印加される。尚、フイルタ73はアン
プOP1とコンデンサC1との他に抵抗R1,R2によ
るアクテイブフイルタ構成となつている。スイツ
チ701,702の制御のために、3入力ノアゲ
ートG1,G2よりなるR−Sフリツプフロツプ7
03が設けられており、ゲートG1の出力Cによ
りスイツチ701が、ゲートG2の出力Dにより
スイツチ702が夫々オンオフされる。 FIG. 9 is a diagram showing a specific example of the sweep controller 76 in FIG. 6. In both figures, equivalent parts are designated by the same reference numerals and explanations will be omitted. DC voltages Vg and Vh with different levels are respectively connected to the switch 7.
01 and 702, and further via resistors R 3 and R 4 to the negative phase input of the amplifier OP 1 constituting the loop filter 73. Note that the filter 73 has an active filter configuration including resistors R 1 and R 2 in addition to the amplifier OP 1 and the capacitor C 1 . For controlling the switches 701 and 702, an R-S flip-flop 7 consisting of three-input NOR gates G1 and G2
03, the switch 701 is turned on and off by the output C of the gate G1 , and the switch 702 is turned on and off by the output D of the gate G2 .
更にループフイルタ73の出力Hすなわち
VCO74の制御入力電圧レベルの上限及び下限
を定めるためにレベル比較器704,705が設
けられている。一方の比較器704の逆相入力に
は上限レベルを定める電圧Vmが印加され、他方
705の正相入力には下限レベルを定める電圧
Vnが印加されている。両比較器704,705
の正相及び逆相入力にはLPF73の出力Hが供
給される。そして、両比較器704,705の出
力I,Jは夫々フリツプフロツプ703のゲート
G2及びG1の1入力となり、セツト、リセツト入
力として用いられる。ゲートG1及びG2の残余の
入力にはスイープの制御信号Aが印加され掃引制
御が行われる。 Furthermore, the output H of the loop filter 73, that is,
Level comparators 704 and 705 are provided to determine the upper and lower limits of the control input voltage level of the VCO 74. A voltage Vm that determines the upper limit level is applied to the negative phase input of one comparator 704, and a voltage that determines the lower limit level is applied to the positive phase input of the other comparator 705.
Vn is applied. Both comparators 704, 705
The output H of the LPF 73 is supplied to the positive phase and negative phase inputs of the LPF 73. The outputs I and J of both comparators 704 and 705 are respectively output from the gates of flip-flop 703.
It becomes one input for G2 and G1 , and is used as a set and reset input. A sweep control signal A is applied to the remaining inputs of gates G1 and G2 to perform sweep control.
抵抗R4の両端にはスイツチ706が設けられ
ており、強制スイープ制御信号Bによりオンとな
つて抵抗R4を短絡する。 A switch 706 is provided across the resistor R4 , and is turned on by the forced sweep control signal B to short-circuit the resistor R4 .
第10図は第9図の回路の動作を示す図であ
り、A〜Jは第9図の回路の各部信号A〜Jの波
形を夫々対応して示している。なお、E及びFは
スイツチ701及び702のオンオフタイミング
を示すチヤートであり、Gはフイルタのコンデン
サC1の充放電電流を示す波形である。スイープ
制御信号AがHレベルにあれば、フリツプフロツ
プ703はリセツト状態にクランプされているか
らスイープ動作は何等生じない。当該信号AがL
レベルとなれば、フリツプフロツプ703はリセ
ツト状態から解放されスイープ可能となる。強制
スイープ制御信号BがHレベルとしてスイツチ7
06がオフになつているとする。この時スイツチ
701がオンとすると、コンデンサC1へGにて
示す充放電電流が流れ、LPF73の出力はHの
ように次第に低下する。この出力レベルが下限レ
ベルVn(4V)に達すると比較器705から出力
がJのように発生されてフリツプフロツプ703
をセツトする。よつて、フリツプフロツプ703
の出力はC,Dのように反転してスイツチ701
がオフ、702がオンとなるから、負電圧Vhが
コンデンサC1へ印加され、Gに示すようにコン
デンサC1の放電が行われる。これによつて、
LPF73の出力はHのように下限レベルVnから
上限レベルVm(6V)へ向けて次第に上昇する。 FIG. 10 is a diagram showing the operation of the circuit of FIG. 9, and A to J indicate the waveforms of signals A to J of the circuit of FIG. 9, respectively. Note that E and F are charts showing the on/off timing of the switches 701 and 702, and G is a waveform showing the charging/discharging current of the capacitor C1 of the filter. When sweep control signal A is at H level, flip-flop 703 is clamped in the reset state, so no sweep operation occurs. The signal A is L
When the level is reached, the flip-flop 703 is released from the reset state and can be swept. Forced sweep control signal B is set to H level and switch 7 is activated.
06 is turned off. At this time, when the switch 701 is turned on, a charging/discharging current indicated by G flows into the capacitor C1 , and the output of the LPF 73 gradually decreases as indicated by H. When this output level reaches the lower limit level Vn (4V), an output like J is generated from the comparator 705 and the flip-flop 703
Set. Therefore, flip-flop 703
The output of is inverted as C and D and sent to switch 701.
is off and 702 is on, a negative voltage Vh is applied to the capacitor C1 , and the capacitor C1 is discharged as shown in G. By this,
The output of the LPF 73 gradually increases from the lower limit level Vn to the upper limit level Vm (6V) like H.
上限レベルVmへ達すると比較器704が動作
してフリツプフロツプ703をリセツトするか
ら、スイツチ701と702とのオンオフ状態が
逆転し、再び上限から下限へ向けてLPF出力H
が変化する。こうして、VCO74の発信出力周
波数がある範囲をもつて増減を繰返すいわゆるス
イープ動作をなす。例えば、4.3218MHz±
200KHzの範囲を約10msの間にスイープを行う
ようにされる。このスイープは比較的ゆつくりで
ある。PLLにとつては小さな外乱にすぎないの
でPLLは一旦再生クロツク周波数にロツクすれ
ば、再びロツクはずれを起すことがない。またス
イープ範囲が±200KHzであり、スプリアスの間
隔(254KHz)より内側であるため、デイスクが
正しい線速度で回転している限り、PLLはスプ
リアスにミスロツクすることはない。 When the upper limit level Vm is reached, the comparator 704 operates and resets the flip-flop 703, so the on/off states of switches 701 and 702 are reversed, and the LPF output goes high again from the upper limit to the lower limit.
changes. In this way, the oscillation output frequency of the VCO 74 repeatedly increases and decreases within a certain range, creating a so-called sweep operation. For example, 4.3218MHz±
It sweeps the 200KHz range in about 10ms. This sweep is relatively slow. Since this is only a small disturbance to the PLL, once the PLL locks to the reproduced clock frequency, it will never lose lock again. In addition, the sweep range is ±200KHz, which is inside the spurious interval (254KHz), so as long as the disk is rotating at the correct linear velocity, the PLL will not mislock to the spurious.
サーチ時等このPLLがスプリアスにミスロツ
クし、そのミスロツクを解除する場合には、強制
スイープ制御信号BがLレベルとなり、スイツチ
706をオンとする。よつて、抵抗R4が短絡さ
れることになつてコンデンサC1への充放電電流
が大となり、スイープ速度がより大(例えば通常
スイープの約100倍)となる。この場合の各部タ
イミングチヤートが第10図の右端部に強制スイ
ープとして示されている。すなわち、PLLには
大きな外乱が与えられたことになり、PLLはロ
ツクを維持できなくなりミスロツクは解除され強
制スイープが開始されるのである。この強制スイ
ープ信号Bは、PLLがミスロツクから十分抜け
出せる程度の時間幅(たとえば数10μs程度)だけ
Lになつていればよいから、システムコントロー
ラは強制スイープ信号BをLにしたあと数10μs程
度でHに戻す。すると、その後は通常のスイープ
速度となる。そしてシステムコントローラは再び
フレームシンクの有無を監視し、所定時間(たと
えば第9図の1スイープ周期である10ms程度)
たつてもまだフレームシンクが検出されないとき
は再び強制スイープをおこなう。このような動作
をフレームシンクが検出されるまで繰り返すこと
によりPLLを正しくロツクさせることができる。 When this PLL mislocks due to spurious signals during a search, etc., and in order to release the mislock, the forced sweep control signal B goes to L level and the switch 706 is turned on. Therefore, the resistor R 4 is short-circuited, and the charging/discharging current to the capacitor C 1 becomes large, and the sweep speed becomes faster (for example, about 100 times the normal sweep). The timing chart for each part in this case is shown as a forced sweep at the right end of FIG. In other words, a large disturbance is applied to the PLL, and the PLL is no longer able to maintain lock, the mislock is released, and a forced sweep is started. This forced sweep signal B only needs to remain low for a time width long enough for the PLL to escape from the mislock (for example, about several tens of microseconds), so the system controller can set the forced sweep signal B to high within a few tens of microseconds after setting it low. Return to After that, the sweep speed becomes normal. Then, the system controller again monitors the presence or absence of frame sync for a predetermined period of time (for example, about 10ms, which is one sweep cycle in Figure 9).
If frame sync is still not detected after a while, force sweep is performed again. By repeating this operation until frame sync is detected, the PLL can be correctly locked.
叙上の構成を用いて、スピンドルモータの起動
から正常な線速度となる安定状態までの動作を行
わせる場合のフローチヤートの例が第11,12
図に示されている。起動指令に応答してピツクア
ツプ用レーザダイオード(LD)が活性化される。
このダイオードの安定化までの時間(約200ms)
が考慮された後に、スピンドルモータの加速
(ACC)動作が開始されると同時にフオーカスサ
ーボ引込み動作も開始される。このACC動作は
約50msの間行われその後回転数を略一定に維持
するホールド(HLD)動作となる。フオーカス
サーボがロツクするのは、フオーカスサーボ引込
み指令が発生されてから早くても100ms以後であ
る(この100msはフオーカスレンズがデイスクか
ら最も離れた位置からデイスクへ近づく動作をな
す期間である)から、この間のACC動作により
デイスク回転数はある程度上昇し、500ms後には
約500rpmの回転数へ達するようになつている。
これはデイスク最内周のトラツク半径(約24mm)
位置において(起動時はピツクアツプが常にこの
半径位置にあるようになされている)規定線速度
を得る回転数に近いものである。 Examples of flowcharts for operating the spindle motor from startup to a stable state at normal linear velocity using the above configuration are shown in 11th and 12th flowcharts.
As shown in the figure. The pick-up laser diode (LD) is activated in response to the activation command.
Time until stabilization of this diode (approx. 200ms)
After this is taken into consideration, the acceleration (ACC) operation of the spindle motor is started, and at the same time, the focus servo pull-in operation is also started. This ACC operation is performed for approximately 50ms, and then becomes a hold (HLD) operation that maintains the rotation speed approximately constant. The focus servo locks at the earliest after 100ms after the focus servo retraction command is generated (this 100ms is the period during which the focus lens moves from the farthest position from the disk to the closest position to the disk. ), the disk rotation speed increases to some extent due to the ACC operation during this period, and reaches approximately 500 rpm after 500ms.
This is the innermost track radius of the disk (approx. 24mm)
This is close to the rotational speed at which the specified linear velocity is obtained at the position (the pickup is always at this radial position at startup).
ACC動作後のHLD動作中において、フオーカ
スサーボロツク状態を検出するのであるが、起動
は必ずトラツクが存在する位置で行われるからこ
の検出は再生RF信号のレベル検出により行われ
る。ここで、フオーカスサーボがロツクしていな
ければ、トラツキングサーボが動作し得ないため
に再生クロツクの抽出も不可となることから、フ
オーカスサーボループをオープンとして再びフオ
ーカスサーボ引込み動作が繰返されるのである。
2度試みてもフオーカス引込みが不可能な場合は
起動不能としてイジエクトするようになつてい
る。 During the HLD operation after the ACC operation, the focus servo lock state is detected, but since activation is always performed at a position where a track exists, this detection is performed by detecting the level of the reproduced RF signal. At this point, if the focus servo is not locked, the tracking servo cannot operate and extraction of the reproduced clock is also impossible, so the focus servo loop is opened and the focus servo pull-in operation is repeated again. It is.
If it is not possible to pull the focus even after two attempts, it will be deemed unable to activate and will be ejected.
フオーカスサーボがロツクしていれば、次にト
ラツキングサーボループがオンとされ、一定時間
後(ロツクが安定した後)にフレームシンク
(SYNC)サーボ動作に切換えられる。SYNCサ
ーボの間再生フレームシンクが検出されているか
否かの判別が復調器8により行われる。フレーム
シンクの検出がなされていなければ、デイスク回
転数が正しい値からまだ大きくずれている(約±
4.6%を越える範囲であり、この範囲はPLLのス
イープ範囲である4.3218MHz±200KHzの範囲と
略一致する)状態にあるか又はスプリアスにミス
ロツクしていることになるから、当該クオーツサ
ーボへの移行は不可能である。従つて、再びRF
信号のチエツクを行い(これは強い外部振動等に
よつてフオーカスはずれをおこしていないかをチ
エツクするためである)フオーカスサーボのロツ
クの有無が調べられる。ロツクはずれであればス
トツプモードとなる。再生RF信号が良好であれ
ば、PLLの強制スイープ制御(第8図における
強制スイープ制御信号の供給がなされる)が行わ
れ、前述の如く例えば10ms経過後に再びフレー
ムシンクの検出の有無が判別される。 If the focus servo is locked, the tracking servo loop is then turned on, and after a certain period of time (after the lock is stabilized), the frame sync (SYNC) servo operation is switched to. During the SYNC servo, the demodulator 8 determines whether or not a playback frame sync is detected. If frame sync is not detected, the disk rotation speed will still deviate significantly from the correct value (approximately ±
The range exceeds 4.6%, which is approximately the same as the PLL sweep range of 4.3218MHz ± 200KHz), or there is a mislock to the spurious, so it is necessary to shift to the quartz servo. is impossible. Therefore, again RF
The signal is checked (this is to check whether the focus has been lost due to strong external vibrations, etc.) to see if the focus servo is locked. If it is out of lock, it becomes stop mode. If the reproduced RF signal is good, forced sweep control of the PLL (the forced sweep control signal shown in FIG. 8 is supplied) is performed, and as described above, for example, after 10 ms have elapsed, it is determined again whether or not frame sync is detected. Ru.
すなわち、再生クロツク情報にPLLがロツク
すればフレームシンクが検出されることから、そ
れまでの間はこの強制スイープの制御動作が繰返
し行われる。そして例えば、このループを所定回
数繰返し行つてもフレームシンクが検出できなけ
ればイジエクトモードへ移行する。これはデイス
クが著しくよごれている場合や、デイスクをうら
返しに装着してしまつた場合等を考慮しているか
らである。フレームシンクが検出されれば、始め
てクオーツサーボへ切換わり以後線速度一定の動
作が行われる。 That is, since frame sync is detected when the PLL locks to the reproduced clock information, this forced sweep control operation is repeated until then. For example, if frame sync cannot be detected even after repeating this loop a predetermined number of times, the process shifts to eject mode. This is to take into account cases where the disk is extremely dirty or the disk is installed upside down. When frame sync is detected, the system switches to quartz servo for the first time, and thereafter operates at a constant linear velocity.
上述のように、フレームシンクサーボオン後に
おいて再生RF信号が良好であつてもフレームシ
ンクの検出が不可能な場合が生ずるのは、フレー
ムシンクサーボオン後瞬時に線速度が正しくなる
わけではなくデイスクの慣性モーメント等によつ
てある程度の時間がかかるからであり、それまで
単に待期状態としないのはクロツクの抽出をでき
るだけ早くするためである。 As mentioned above, even if the reproduced RF signal is good after the frame sync servo is turned on, it may not be possible to detect frame sync. This is because the linear velocity does not become correct instantly after the frame sync servo is turned on, but due to the inertia of the disk. This is because it takes a certain amount of time depending on the moment, etc., and the reason why the clock is not simply put into a standby state until then is to extract the clock as quickly as possible.
次に、アドレス情報を探索することにより所望
情報の再生をなすいわゆるサーチ動作時における
スピンドルサーボの動作制御につき説明する。こ
のアドレス情報は、1フレームの特定場所に1ビ
ツト記録されており、98フレームすなわち98ビツ
トによつて1つのアドレス単位が構成されてい
る。98ビツト中の最後の16ビツトがCRC(Cyclic
Redundancy Check)符号となつており、誤り
検出可能なようになされている。 Next, operation control of the spindle servo during a so-called search operation in which desired information is reproduced by searching for address information will be explained. One bit of this address information is recorded at a specific location in one frame, and one address unit is made up of 98 frames, that is, 98 bits. The last 16 bits of 98 bits are CRC (Cyclic
Redundancy Check) code and is designed to be able to detect errors.
サーチ時には、目標とするサーチアドレスを指
定しておき、記録デイスクとピツクアツプ情報検
出点とのデイスク半径方向相対位置の早送り動作
(スライダ制御)をなしつつアドレス比較が行わ
れるものである。更に詳しくは、早送り動作を少
し行つてはこれを停止させてトラツキングサーボ
をかけ、再生クロツクを抽出してアドレス情報を
読みサーチアドレスと比較するということを何度
も繰返す。従つて、早送りを止めてアドレス情報
を判読可能となるまでの時間はできるだけ少ない
方がサーチ動作の短縮に望ましい。一方、早送り
中はピツクアツプは次々とトラツクを横切り、
RF信号波形は非常に乱れているから、フレーム
シンクサーボのサーボ信号も誤差が大きくシンク
サーボをかけることは得策ではない。よつて、早
送り中はシンクサーボをオフとして回転数保持
(HLD)動作に切換える。 At the time of search, a target search address is specified, and the addresses are compared while performing a fast forward operation (slider control) of the relative position in the disk radial direction between the recording disk and the pick-up information detection point. More specifically, the process repeats a few fast-forward operations, then stops, applies tracking servo, extracts the reproduced clock, reads address information, and compares it with the search address. Therefore, in order to shorten the search operation, it is desirable to shorten the time required until the address information becomes readable after fast-forwarding is stopped. On the other hand, during fast forwarding, the pick-up crosses the track one after another,
Since the RF signal waveform is very disturbed, the servo signal of frame sync servo also has a large error, so it is not a good idea to apply sync servo. Therefore, during fast forwarding, the sink servo is turned off and the rotation speed is maintained (HLD).
所定距離の早送りをなした後にアドレス情報を
読みこれとサーチアドレスとを比較する必要があ
るが、かかるアドレス読込み期間は再生クロツク
を抽出する必要性から所定線速度若しくはそれに
近い速度に制御する必要が生じる。従つて、この
期間はフレームシンクサーボ動作に切換えるよう
にするのである。すなわち、HLD動作をなしつ
つ所定距離の早送りを行つてサーチアドレスに近
づき、このHLD動作をオフとして次にフレーム
シンクサーボ動作に切換えてアドレスの読込み比
較を行う。 After fast-forwarding a predetermined distance, it is necessary to read the address information and compare it with the search address, but this address reading period needs to be controlled to a predetermined linear velocity or a speed close to it because of the need to extract the reproduced clock. arise. Therefore, during this period, the frame sync servo operation is switched. That is, while performing the HLD operation, fast-forwarding a predetermined distance is performed to approach the search address, the HLD operation is turned off, and then the frame sync servo operation is switched to read and compare the addresses.
ここで、早送り時には先述した如くフレームシ
ンクサーボの誤差が大となつており、よつてこの
間この大きな誤差電圧が第3図のLPF45等の
コンデンサに印加される。そうなると、早送りを
停止してフレームシンクサーボ動作へ切換えた時
点でスピンドルモータへ大きな電流が供給される
ことになり、一度線速度が大きくずれた後に正し
いサーボ動作が行われる。そのために、クロツク
抽出用PLL7が再びロツクするまでの時間が長
くなつてサーチ動作を長くする要因となる。そこ
で、この欠点を防ぐために、シンクサーボオフの
場合システムコントローラ1からリセツト信号を
発生して第3図のフレームシンクサーボ系統のコ
ンデンサを放電させるようにしているのである。 Here, during fast forwarding, the error of the frame sync servo becomes large as described above, and therefore, during this time, this large error voltage is applied to the capacitors such as the LPF 45 in FIG. 3. In this case, a large current will be supplied to the spindle motor when fast forwarding is stopped and switched to frame sync servo operation, and correct servo operation will be performed after the linear velocity has once deviated greatly. Therefore, it takes a long time until the clock extraction PLL 7 locks again, which causes a long search operation. Therefore, in order to prevent this drawback, when the sync servo is off, the system controller 1 generates a reset signal to discharge the capacitor of the frame sync servo system shown in FIG.
第13図はサーチ動作の一例を示すチヤトであ
り、目標とすべきサーチアドレスよりも小なるア
ドレス部分からサーチを開始した場合が示されて
いる。t0〜t1の期間は順方向早送り動作(FAST
FWD1)期間であり、この間はHLD動作により
デイスクは一定回転数に維持されつつ半径方向に
所定距離移動する。t1〜t2の間はシンクサーボ動
作としつつアドレスを読みかつサーチアドレスと
の比較が行われる。サーチアドレスがより大であ
るから、t2〜t3の間HLD動作としつつFAST
FWD1が再び行われ、t3〜t4の間シンクサーボ動
作としつつアドレス比較が行われる。この時サー
チアドレスを越えているから、次のt4〜t5の間は
HLD動作としつつ所定距離の逆方向早送り
(FAST RVS)をなし、t5〜t6の間でシンクサー
ボ動作でアドレス比較がなされる。ここでサーチ
アドレスよりも小となつたことから、t6〜t7の間
はHLD動作としつつ、前記順又は逆方向早送り
動作(FAST FWD1又はFAST RVS)より短
い所定距離ピツクアツプを送るFAST FWD2動
作をとる。 FIG. 13 is a chart showing an example of a search operation, and shows a case where the search is started from an address portion smaller than the target search address. The period from t 0 to t 1 is a forward fast forward operation (FAST
This is the FWD1) period, during which the disk moves a predetermined distance in the radial direction while maintaining a constant rotation speed due to the HLD operation. Between t1 and t2 , the address is read and compared with the search address while performing the sync servo operation. Since the search address is larger, FAST is performed while performing HLD operation from t 2 to t 3 .
FWD1 is performed again, and address comparison is performed while performing sync servo operation from t3 to t4 . At this time, the search address is exceeded, so between t 4 and t 5 ,
Fast forwarding in the reverse direction (FAST RVS) of a predetermined distance is performed while performing HLD operation, and address comparison is performed by sync servo operation between t5 and t6 . Since the address is smaller than the search address, the HLD operation is performed between t 6 and t 7 , and the FAST FWD 2 operation is performed to send the pick-up a predetermined distance shorter than the forward or reverse fast forward operation (FAST FWD 1 or FAST RVS). Take.
t7〜t8の間にシンクサーボにしてアドレスが比
較され、サーチアドレスを越えたことが検出され
ると、次に早送り動作ではなく、トラツキングミ
ラー等によるいわゆるジヤンプ動作がおこなわれ
る。すなわち、トラツキングミラーの回動角を瞬
時に変化させて、情報検出点であるスポツト光を
隣接トラツクに飛び越させる動作を行う。このジ
ヤンプ動作は2段階に分かれている。まずt8〜t9
の間はジヤンプリバース(逆方向の隣接トラツク
へのジヤンプ)を数〜数10トラツクだけおこなつ
てから(これをマルチジヤンプリバースとよぶ)、
アドレス比較をおこなう。1トラツクのジヤンプ
動作は瞬時(100〜500μs程度)におこなわれる。
よつて再生信号が乱れる時間もその程度である。
よつて上記のように数〜数10トラツクのジヤンプ
をたとえば数ms間隔でおこなうようにすれば、
再生信号は数ms毎に数100μsだけ乱れている波形
となり、この程度の乱れであればシンクサーボに
よつて線速度を制御することは十分可能である。
よつて、マルチジヤンプリバース中はデイスク回
転の制御はシンクサーボにより行う。マルチジヤ
ンプリバースを行つてt9〜t10の間でアドレス比較
を行い、サーチアドレスを越えたことがわかる
と、t10移行は1トラツクだけジヤンプフオワー
ド(順方向の隣接トラツクへジヤンプする)して
アドレス比較をする、という動作をサーチアドレ
スに達するまで行う。ジヤンプフオワードの期間
も勿論シンクサーボで回転制御がおこなわれる。
t11においてサーチアドレスに達したあとは、
PLAYモードが指定されていればクオーツサーボ
にして通常再生となり、PAUSEモードが指定さ
れていればポーズ動作となる。ポーズ動作とは、
そのサーチアドレス点で1トラツクだけジヤンプ
リバースする動作が繰返されることである。ポー
ズ動作中はこのように1回転時間である数100ms
毎に1回のジヤンプ時間である数100μsだけ再生
信号が乱されるのみであり、この程度の乱れであ
れば、クオーツサーボによつて回転制御をおこな
うことは十分可能であり、よつてデイスク回転制
御はクオーツサーボに切換えてもよいし、シンク
サーボのままとしてもよい。 Between t7 and t8 , addresses are compared using the sync servo, and when it is detected that the search address has been exceeded, a so-called jump operation using a tracking mirror or the like is performed instead of a fast forward operation. That is, the rotation angle of the tracking mirror is changed instantaneously to cause the spot light, which is the information detection point, to jump over the adjacent track. This jump operation is divided into two stages. First t 8 ~ t 9
During this period, perform a jump reverse (jump to an adjacent track in the opposite direction) for only a few to several dozen tracks (this is called a multi-jump reverse),
Perform address comparison. The jump operation for one track is performed instantaneously (about 100 to 500 μs).
Therefore, the time during which the reproduced signal is disturbed is also within that range.
Therefore, if you jump several to several tens of tracks at intervals of, say, several milliseconds as described above,
The reproduced signal has a waveform that is disturbed by several 100 μs every few milliseconds, and with this level of disturbance, it is sufficiently possible to control the linear velocity using the sync servo.
Therefore, during multi-jump reverse, disk rotation is controlled by the sink servo. Multi-jump reverse is performed and addresses are compared between t 9 and t 10 , and if it is found that the search address has been exceeded, at transition to t 10 , jump forward (jump to the adjacent track in the forward direction) by one track. This operation is performed until the search address is reached. Of course, the rotation is controlled by the sync servo during the jump forward period as well.
After reaching the search address at t 11 ,
If PLAY mode is specified, the quartz servo will be used for normal playback, and if PAUSE mode is specified, it will be a pause operation. What is a pose action?
The operation of jumping and reversing one track at that search address point is repeated. During the pose movement, one rotation time is several 100ms like this
The playback signal is only disturbed by a few hundred microseconds, which is the jump time for each jump, and with this level of disturbance, it is sufficient to control the rotation with a quartz servo, and therefore the disk rotation The control may be switched to quartz servo or may remain as sync servo.
なお、第13図における各ステツプはサーチア
ドレスを越えるまで繰返しておこなわれる。 Note that each step in FIG. 13 is repeated until the search address is exceeded.
尚、第13図に示した例は単なる一例であつて
種々の変形が可能であり、要はスライダ送り中は
HLD動作としアドレス読込み時はフレームシン
クサーボ動作とする点に意義がある。 Note that the example shown in Fig. 13 is just one example, and various modifications are possible.
It is significant that it uses HLD operation and uses frame sync servo operation when reading an address.
叙上の如く、本発明によれば、デイスク起動時
において先ず回転加速動作を行わせて規定速度近
くまで駆動し、しかる後にフレームシンクサーボ
動作に切替えるものであるから、停止状態から規
定線速度近傍まで速やかにデイスク回転をもつて
行くことができるので、以後は再生クロツク抽出
が容易となる利点がある。 As described above, according to the present invention, when the disk is started, the rotational acceleration operation is first performed to drive the disk to a speed close to the specified speed, and then the frame sync servo operation is switched to the frame sync servo operation. Since the disk rotation can be quickly brought to the maximum speed, there is an advantage that it is easy to extract the recovered clock from then on.
第1図はEFM信号の一部フオーマツト例を示
す図、第2図は本発明の実施例のためのブロツク
図、第3図はフレームシンクサーボ回路のブロツ
ク図、第4図は第3図はフレームシンクサーボ回
路のブロツク図、第4図は第3図の回路の動作を
説明する図、第5図はフレームシンクサーボの特
性図、第6図はPLLのブロツク図、第7図は第
6図の回路の動作波形図、第8図はフレームシン
ク信号検出回路図、第9図はPLL掃引回路図、
第10図は第9図の回路動作を説明する図、第1
1図及び第12図はデイスク起動時の動作を示す
フローチヤート、第13図はサーチ時の動作の一
例を説明する図である。
主要部分の符号の説明 1…システムコントロ
ーラ、2…ピツクアツプ、4…フレームシンクサ
ーボ器、6…スピンドル駆動器、7…PLL、8
…復調器、9…RAM、14…位相比較器。
Fig. 1 is a diagram showing a partial format example of an EFM signal, Fig. 2 is a block diagram for an embodiment of the present invention, Fig. 3 is a block diagram of a frame sync servo circuit, and Fig. 4 is a diagram showing a frame sync servo circuit. A block diagram of the frame sync servo circuit, Figure 4 is a diagram explaining the operation of the circuit in Figure 3, Figure 5 is a characteristic diagram of the frame sync servo, Figure 6 is a block diagram of the PLL, and Figure 7 is a diagram explaining the operation of the circuit in Figure 3. The operating waveform diagram of the circuit shown in the figure, Figure 8 is the frame sync signal detection circuit diagram, Figure 9 is the PLL sweep circuit diagram,
Figure 10 is a diagram explaining the circuit operation of Figure 9;
1 and 12 are flowcharts showing the operation at the time of disk startup, and FIG. 13 is a diagram illustrating an example of the operation at the time of search. Explanation of symbols of main parts 1...System controller, 2...Pickup, 4...Frame sync servo device, 6...Spindle driver, 7...PLL, 8
...Demodulator, 9...RAM, 14...Phase comparator.
Claims (1)
連続する同期信号を含むデイジタル信号が記録さ
れた記録デイスクの回転制御方式であつて、回転
起動指令に応答して第1駆動信号を所定時間モー
タに供給することによつて前記記録デイスクを一
旦加速し、その後第2駆動信号を前記モータに供
給してデイスク回転を略一定に保持し、ピツクア
ツプのフオーカスサーボがロツクイン状態になつ
たとき前記ピツクアツプにより再生された再生信
号に含まれる最大反転間隔のn倍の期間を検出し
て検出信号を発生し、前記検出信号に基づいて前
記記録デイスクの回転を制御することを特徴とす
る記録デイスクの回転制御方式。1 The maximum interval is reversed n times (n is an integer greater than or equal to 1)
A rotation control method for a recording disk on which digital signals including continuous synchronization signals are recorded, in which the recording disk is once accelerated by supplying a first drive signal to a motor for a predetermined period of time in response to a rotation start command. Then, a second drive signal is supplied to the motor to keep the disk rotation approximately constant, and when the focus servo of the pickup enters the lock-in state, the maximum reversal interval included in the reproduction signal reproduced by the pickup is A rotation control method for a recording disk, characterized in that a detection signal is generated by detecting an n-fold period, and rotation of the recording disk is controlled based on the detection signal.
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-
1982
- 1982-10-15 JP JP18063482A patent/JPS5971165A/en active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS5971165A (en) | 1984-04-21 |
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