JPH0380254B2 - - Google Patents
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- G01L9/0041—Transmitting or indicating the displacement of flexible diaphragms
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- G01L9/0073—Transmitting or indicating the displacement of flexible diaphragms using variations in capacitance using a semiconductive diaphragm
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
この発明は、測定すべき圧力変化を静電容量的
に検出する半導体センサの製造方法に関する。DETAILED DESCRIPTION OF THE INVENTION [Technical field to which the invention pertains] The present invention relates to a method for manufacturing a semiconductor sensor that capacitively detects a pressure change to be measured.
第１図はかかるセンサの従来例を示す断面図、
第２図はダイアフラム部の形成方法を説明するた
めの説明図である。第１図において、１は金属
層、２，９は絶縁層、３は開口、４は金属電極リ
ード、５はSiエピタキシヤル層、６は低抵抗埋込
み層、７はP+層、８はSi単結晶基板、１０は表
面安定化層、１１はダイアフラム部、１２は空洞
である。
FIG. 1 is a sectional view showing a conventional example of such a sensor;
FIG. 2 is an explanatory diagram for explaining the method of forming the diaphragm portion. In FIG. 1, 1 is a metal layer, 2 and 9 are insulating layers, 3 is an opening, 4 is a metal electrode lead, 5 is a Si epitaxial layer, 6 is a low resistance buried layer, 7 is a P + layer, and 8 is a Si A single crystal substrate, 10 a surface stabilizing layer, 11 a diaphragm portion, and 12 a cavity.
Si単結晶基板８は主表面が（100）面であり、
これにP+拡散層（１cm3当たりの濃度が1020程度）
７が形成されていて、ダイアフラム部１１および
空洞１２を形成する際のストツプ層となる。基板
８の一方の面には窒化シリコン（Si3N4）等の絶
縁層９が形成され、この絶縁層９と基板８の薄肉
部との表面には、ガラス等の表面安定化層１０が
形成される。基板８の他面にはエピタキシヤル層
５が形成され、その一部はくりぬかれて空洞にな
つており、さらに他の部分には、P+拡散層７と
金属電極部４との接触を図るための低抵抗埋込み
層６が形成されている。また、Siエピタキシヤル
層５の上には、絶縁層９と同様にSi3N4等よりな
る絶縁層２が形成され、さらにその上には金属層
１が形成される。こうして、金属層１とダイアフ
ラム部１１との間にキヤパシタンスが形成され、
測定圧力にてダイアフラム部１１が変位すると、
これに応じてキヤパシタンスが変化するので、圧
力を容量の変化として測定することができる。 The main surface of the Si single crystal substrate 8 is a (100) plane,
This is followed by a P + diffusion layer (concentration of about 10 to 20 per cm3 )
7 is formed and serves as a stop layer when forming the diaphragm portion 11 and the cavity 12. An insulating layer 9 made of silicon nitride (Si 3 N 4 ) or the like is formed on one surface of the substrate 8, and a surface stabilizing layer 10 made of glass or the like is formed on the surface between this insulating layer 9 and the thin part of the substrate 8. It is formed. An epitaxial layer 5 is formed on the other surface of the substrate 8, a part of which is hollowed out to form a cavity, and another part of which is formed to make contact between the P + diffusion layer 7 and the metal electrode section 4. A low resistance buried layer 6 is formed for this purpose. Further, on the Si epitaxial layer 5, an insulating layer 2 made of Si 3 N 4 or the like is formed similarly to the insulating layer 9, and a metal layer 1 is further formed on the insulating layer 2. In this way, capacitance is formed between the metal layer 1 and the diaphragm part 11,
When the diaphragm part 11 is displaced by the measured pressure,
Since the capacitance changes accordingly, pressure can be measured as a change in capacitance.
こゝで、金属層１と絶縁層２とを貫通する開口
３は、アルカリ系の異方性エツチングによつて空
洞１２を形成するときに、エツチング液を供給す
るためのものとして形成される。つまり、開口３
を通してSiエピタキシヤル層５の異方性エツチン
グ（KOH系やエチレンジアミン・ピロカテコー
ル系等が使用される。）を行なうと、先ず開口３
付近からエツチングが始まり、徐々にエツチング
が進む。そして、第２図に示されるように、幾何
学的形状によつて決まる（111）面が表われると、
そこでエツチングは殆んど進行しなくなる。これ
は、異方性エツチング液が（111）面を侵し難い
からであり、したがつて、エピタキシヤル層５に
現われる、エツチングされた面は（111）面と等
価な面となる。このように、第２図における横方
向のエツチングは（111）面によつて抑制される
のに対し、縦方向は横方向のエツチングが抑制さ
れた後も進行するが、最後的にはP+層７によつ
て抑制される。Si単結晶基板８のエツチングもこ
れと同様にして行なわれ、その結果、Si単結晶基
板８に表われる面は（111）面と等価であり、こ
れによつてエツチングの進行が制限される。な
お、ダイアフラム部１１の形状は、開口３と絶縁
層９の開口との形状によつて決まる。 Here, the opening 3 penetrating the metal layer 1 and the insulating layer 2 is formed to supply an etching solution when the cavity 12 is formed by alkaline anisotropic etching. In other words, opening 3
When performing anisotropic etching (KOH-based or ethylenediamine-pyrocatechol-based etching is used) of the Si epitaxial layer 5 through the opening 3, first
Etching starts from nearby and gradually progresses. Then, as shown in Figure 2, when a (111) plane determined by the geometric shape appears,
At this point, etching hardly progresses. This is because the anisotropic etching solution hardly attacks the (111) plane, and therefore the etched plane appearing in the epitaxial layer 5 is a plane equivalent to the (111) plane. In this way, etching in the horizontal direction in Figure 2 is suppressed by the (111) plane, while etching in the vertical direction continues even after the etching in the horizontal direction is suppressed, but eventually P + It is suppressed by layer 7. Etching of the Si single crystal substrate 8 is carried out in the same manner, and as a result, the plane appearing on the Si single crystal substrate 8 is equivalent to the (111) plane, which limits the progress of etching. Note that the shape of the diaphragm portion 11 is determined by the shapes of the opening 3 and the opening of the insulating layer 9.
しかしながら、かかる構造のセンサには、次の
ような欠点がある。すなわち、上述の如く、異方
性化学エツチング液を用いて空洞１２を形成する
際、発泡を伴う反応が生じて金属層１および絶縁
層２の一方または双方が破壊されたり、製造過程
の取り扱い中に破壊されるため、歩留まりが悪く
なるという点である。その原因は、金属層１およ
び絶縁層２の厚さが１〜2μｍ程度に非常に薄い
ためである。このような欠点を除去すべく絶縁層
２を厚くすると、測定容量に対する直列誤差分が
増加するため、測定誤差が犠牲となる一方、金属
層１を厚くすれば、金属層１、絶縁層２およびSi
エピタキシヤル層５間の熱膨張係数の差のため
に、温度変化によつて絶縁層２に割れが生じた
り、各層間の熱応力によつてダイアフラム部の圧
力−変位特性が大きく変化するという問題が生じ
る。 However, a sensor with such a structure has the following drawbacks. That is, as described above, when forming the cavity 12 using an anisotropic chemical etching solution, a reaction accompanied by foaming may occur and one or both of the metal layer 1 and the insulating layer 2 may be destroyed, or during handling during the manufacturing process. The problem is that the yield rate deteriorates because the parts are destroyed. The reason for this is that the metal layer 1 and the insulating layer 2 have very thin thicknesses of about 1 to 2 μm. If the insulating layer 2 is made thicker in order to eliminate such defects, the series error with respect to the measurement capacitance will increase, so the measurement error will be sacrificed. Si
Due to the difference in thermal expansion coefficient between the epitaxial layers 5, cracks occur in the insulating layer 2 due to temperature changes, and the pressure-displacement characteristics of the diaphragm portion changes significantly due to thermal stress between each layer. occurs.
この発明はこのような事情のもとになされたも
ので、歩留まりが良好で、かつ温度特性の優れた
半導体形静電容量式圧力センサの製造方法を提供
することを目的とする。
The present invention was made under these circumstances, and an object of the present invention is to provide a method for manufacturing a semiconductor capacitive pressure sensor that has a good yield and excellent temperature characteristics.
その要点は、ダイアフラム部とともにキヤパシ
タンスを形成する電極部をP+低抵抗Si層により
形成することにより、熱膨張係数の差による温度
特性を改善するとともに、空洞形成時のアルカリ
系異方性化学エツチングに伴う発泡作用や製造過
程の取り扱いによる電極部の破壊を防いで歩留ま
りの向上を図るようにしたものである。
The key point is that by forming the electrode part that forms capacitance together with the diaphragm part from a P + low-resistance Si layer, the temperature characteristics due to the difference in thermal expansion coefficients are improved, and the alkaline anisotropic chemical etching during cavity formation is improved. This is intended to improve yield by preventing destruction of the electrode portion due to the foaming effect associated with this process and handling during the manufacturing process.
第３図はこの発明の実施例を説明するためのセ
ンサ断面図である。同図において、１３はP+低
抵抗Si電極層、１４は電極層、１５はSi電極リー
ドであり、その他は第１図と同様である。
FIG. 3 is a sectional view of a sensor for explaining an embodiment of the present invention. In the figure, 13 is a P + low resistance Si electrode layer, 14 is an electrode layer, 15 is a Si electrode lead, and the other parts are the same as in FIG. 1.
以下、同図を参照してこの発明の実施例を説明
する。 Hereinafter, embodiments of the present invention will be described with reference to the same figure.
表面の結晶学的方向が（100）面であるＮまた
はｐ型のSi単結晶基板８に、良く知られているイ
オン打ち込み法や熱拡散法等によつてP+層（1020
cm-3程度）７をダイアフラムの厚さにした後、
CVD（Chemical Vapor Deposition；化学反応を
利用した薄膜の形成方法）法等によつてエピタキ
シヤル層５をキヤパシタンスの空隙に相当する厚
さまで成長させる。なお、この層は、低抵抗とは
せずにアルカリ系異方性化学エツチングを受け易
くしておくものとする。次に、P+層７と導通を
図るべく、低抵抗埋込み層６を作る。こうして作
られた集積体を挟むように、Si3N4、SiO2（酸化
シリコン）等の絶縁層２，９を0.5〜1μｍ程度形
成する。Si電極リード１５を作るために絶縁層に
所定の開口を形成した後、P+低抵抗Si層（1020cm
-3程度）１３を数＋μｍ形成し、低抵抗Si電極層
１３と絶縁層２を貫通するように開口３をあけ
る。この場合、P+低抵抗層１３を数＋μｍの厚
さにし得るのは、熱膨張係数が互いに殆んど同じ
だからである。なお、低抵抗Si電極層１３の開口
には、HF・HNO3系のエツチング液が用いられ
る。また、このとき、ダイアフラム部を形成する
ために、絶縁層９を残すように、エツチングが行
なわれる。しかる後、これをKOH系やエチレン
ジアミンとピロカテコール系の異方性エツチング
液に浸すと、抵抗の高いSi層（ここでは、エピタ
キシヤル層５と単結晶基板８）のみがエツチング
除去される。つまり、この異方性エツチング液
は、P+層を殆んどエツチングしない性質がある
ため、充分な時間が経過すれば、第３図の如く、
P+層を残してダイアフラムが形成される。その
後、金線やアルミニウム線をポンデイングするた
めの金属層１および１４をスパツタリング等によ
つて形成する一方、ダイアフラム部１１には表面
安定化層１０を形成して、一連の工程を終了す
る。 A P + layer (10 20
After setting 7 to the thickness of the diaphragm (about cm -3 ),
The epitaxial layer 5 is grown to a thickness corresponding to the capacitance gap by CVD (Chemical Vapor Deposition: a method of forming thin films using chemical reactions) or the like. Note that this layer is not made to have low resistance, but is made to be easily subjected to alkaline anisotropic chemical etching. Next, a low resistance buried layer 6 is formed in order to establish electrical conduction with the P + layer 7. Insulating layers 2 and 9 made of Si 3 N 4 , SiO 2 (silicon oxide), etc. are formed to a thickness of approximately 0.5 to 1 μm so as to sandwich the thus-produced integrated body. After forming a predetermined opening in the insulating layer to make the Si electrode lead 15, a P + low resistance Si layer (10 20 cm
-3 ) 13 is formed by several + micrometers, and an opening 3 is formed so as to penetrate the low resistance Si electrode layer 13 and the insulating layer 2. In this case, the P + low resistance layer 13 can be made to have a thickness of several μm because the coefficients of thermal expansion are almost the same. It should be noted that an HF/HNO 3 based etching solution is used for the opening of the low resistance Si electrode layer 13. Further, at this time, etching is performed so as to leave the insulating layer 9 in order to form a diaphragm portion. Thereafter, when this is immersed in an anisotropic etching solution of KOH type or ethylenediamine and pyrocatechol type, only the high resistance Si layer (in this case, epitaxial layer 5 and single crystal substrate 8) is etched away. In other words, this anisotropic etching solution has the property of hardly etching the P + layer, so if a sufficient amount of time has passed, as shown in Figure 3,
A diaphragm is formed leaving the P + layer. Thereafter, metal layers 1 and 14 for bonding the gold wire or aluminum wire are formed by sputtering or the like, while a surface stabilizing layer 10 is formed on the diaphragm portion 11 to complete the series of steps.
次に、第６図および第７図に基づいて、本実施
例の測定原理、すなわちダイヤフラム部１１に加
わる圧力の測定がどのようにして行われるのかを
詳細に説明する。 Next, the measurement principle of this embodiment, that is, how the pressure applied to the diaphragm portion 11 is measured will be explained in detail based on FIGS. 6 and 7.
圧力の測定にあたつては、まず、第６図に示し
たように、本実施例のダイアフラム部１１の側に
圧力導入口１６ａを有するシリコンあるいはガラ
ス材料等からなる基板１６を接合するとともに、
この基板１６に圧力導入管１７をロー付け等の手
段により接合する。これにより、所望の測定点に
おける圧力がダイアフラム部１１に加わることに
なる。つまり、ダイアフラム部１１の変形（導入
圧力）に応じて、空洞１２の容積が変化する。 To measure the pressure, first, as shown in FIG. 6, a substrate 16 made of silicon or glass material having a pressure introduction port 16a on the side of the diaphragm portion 11 of this embodiment is bonded, and
A pressure introduction pipe 17 is joined to this substrate 16 by means such as brazing. This causes pressure to be applied to the diaphragm portion 11 at the desired measurement point. That is, the volume of the cavity 12 changes according to the deformation (introduction pressure) of the diaphragm portion 11.
そして、本実施例においては、第７図に示した
ように、絶縁層２と空洞１２とに形成される２個
のコンデンサの総合静電容量に対応する信号出力
を、低抵抗Si電極層１３の一部に設けられた金属
層１と、低抵抗埋込み層６と導通する金属層１４
とから取り出す構成となつている。 In this embodiment, as shown in FIG. metal layer 1 provided in a part of the metal layer 1 and the metal layer 14 electrically connected to the low resistance buried layer 6
It is configured to be taken out from.
なお、絶縁層２の部分に形成されるコンデンサ
の静電容量Ccは絶縁層２の面積（Ｓ）とその厚
さ（ｔ）で決まる（CcはＳ／ｔに比例する）一
定値をとるものであり、空洞１２の部分に形成さ
れるコンデンサの静電容量Cxはダイアフラム部
１１の変形に応じて変化するものである。 The capacitance Cc of the capacitor formed in the insulating layer 2 is determined by the area (S) and thickness (t) of the insulating layer 2 (Cc is proportional to S/t) and takes a constant value. The capacitance Cx of the capacitor formed in the cavity 12 changes according to the deformation of the diaphragm portion 11.
したがつて、上述の金属層１と金属層１４とか
ら取り出される総合静電容量Csは次の式で表わ
される。 Therefore, the total capacitance Cs extracted from the metal layer 1 and the metal layer 14 described above is expressed by the following equation.
Cs＝Cs・Cx／Cc＋Cx＝１／１／CC＋１／CX
この式からも明らかなように、絶縁層２の部分
に形成されるコンデンサの静電容量Ccが、測定
精度に与える影響は大きいので、歩留り向上のた
めといえども絶縁層２の厚さを大きくすることは
好ましくない。 Cs=Cs・Cx/Cc+Cx=1/1/C C +1/ C Since the thickness of the insulating layer 2 is large, it is not preferable to increase the thickness of the insulating layer 2 even in order to improve yield.
そこで、本実施例においては、絶縁層２の上面
に低抵抗Si電極層１３を形成することにより、有
害な絶縁層２の部分に形成される静電容量の値を
増加させることなく（絶縁層２の厚みを増大する
ことなく）、電極部分の強度を高めるようにして
いる。したがつて、空洞１２形成時のエツチング
に伴う発泡作用や製造過程の取扱いによる電極部
分の破壊を防いで歩留りの向上を図ることができ
る。 Therefore, in this example, by forming the low resistance Si electrode layer 13 on the upper surface of the insulating layer 2, the value of the capacitance formed in the harmful portion of the insulating layer 2 is not increased (the insulating layer The strength of the electrode portion is increased without increasing the thickness of the electrode. Therefore, it is possible to prevent the foaming effect caused by etching when forming the cavity 12 and the destruction of the electrode portion due to handling during the manufacturing process, thereby improving the yield.
また、第１図に示した従来装置にあつては、絶
縁層２と金属層１との熱膨張係数が異なるため、
周囲温度の変化が激しい状況では、電極部分がバ
イメタルのような挙動を示し、圧力の変化がない
にもかかわらず空洞１２の容量が変化してしまう
恐れがあるが、本実施例によれば、低抵抗Si電極
層１３の熱膨張係数が絶縁層２のそれとほぼ等し
いので、金属電極層を絶縁層の全域に形成する従
来装置に比べて、温度特性の向上を図ることがで
きる。 Furthermore, in the conventional device shown in FIG. 1, since the thermal expansion coefficients of the insulating layer 2 and the metal layer 1 are different,
In situations where the ambient temperature changes rapidly, the electrode portion may behave like a bimetal, and the capacitance of the cavity 12 may change even though there is no change in pressure. However, according to this embodiment, Since the coefficient of thermal expansion of the low-resistance Si electrode layer 13 is approximately equal to that of the insulating layer 2, the temperature characteristics can be improved compared to a conventional device in which a metal electrode layer is formed over the entire area of the insulating layer.
第４図はこの発明の他の実施例を説明するため
のセンサ断面図である。これは、第３図における
金属層１と１４のストレイ容量の特性改善を図る
べく、上述の如き低抵抗埋込み層を省略し、電極
部４をP+層７に直接形成するようにしたもので、
その他は第３図と同様である。 FIG. 4 is a sectional view of a sensor for explaining another embodiment of the invention. In order to improve the stray capacitance characteristics of the metal layers 1 and 14 in FIG. 3, the low-resistance buried layer as described above is omitted and the electrode portion 4 is formed directly on the P + layer 7. ,
Other details are the same as in FIG. 3.
第５図はこの発明のさらに別の実施例を説明す
るためのセンサ断面図である。 FIG. 5 is a sectional view of a sensor for explaining still another embodiment of the present invention.
すなわち、以上の実施例では、P+層をイオン
打ち込みや熱拡散等の方法により形成するように
したが、この実施例は該P+層７をSi単結晶基板
８の全面にわたりCVD法等によりエピタキシヤ
ル成長させた場合であり、こうすることにより、
ダイアフラムの厚さを従来よりも一層正確に制御
することができるようにしたものである。なお、
その他の点は、第３，４図と同様である。 That is, in the above embodiments, the P + layer was formed by ion implantation, thermal diffusion, etc., but in this embodiment, the P + layer 7 was formed over the entire surface of the Si single crystal substrate 8 by CVD method, etc. This is the case of epitaxial growth, and by doing this,
This allows the thickness of the diaphragm to be controlled more accurately than before. In addition,
Other points are the same as in FIGS. 3 and 4.
以上の実施例では、電極間ギヤツプ（空洞１
２）の形成とダイアフラム部１１の形成とをアル
カリ系異方性化学エツチングにて同時に行なうよ
うにしているが、Si単結晶基板８にP+層７を拡
散またはエピタキシヤル法によつて形成し、他の
異方性または等方性化学エツチングにて所望形状
のダイアフラム部を形成し、その後に、Siエピタ
キシヤル層５、絶縁層２の成長等を上述の如く進
めるようにしても良いものである。なお、この場
合、Si単結晶基板８上の絶縁層９と安定化膜１０
は無くても差しつかえない。 In the above embodiment, the gap between the electrodes (cavity 1
Although the formation of 2) and the formation of the diaphragm portion 11 are performed simultaneously by alkaline anisotropic chemical etching, the P + layer 7 is formed on the Si single crystal substrate 8 by diffusion or epitaxial method. Alternatively, a diaphragm portion having a desired shape may be formed by other anisotropic or isotropic chemical etching, and then the growth of the Si epitaxial layer 5, the insulating layer 2, etc. may proceed as described above. be. Note that in this case, the insulating layer 9 and the stabilizing film 10 on the Si single crystal substrate 8
It doesn't matter if you don't have it.
この発明によれば、金属電極層のかわりにSiの
P+低抵抗層を所定厚さ（数＋μｍ）に形成する
ようにしたゝめ、従来のものに比べて電極部の強
度が上がり、その結果、前述の如き発泡現象に伴
う破壊が防止され、歩留まりが向上するばかりで
なく、その取り扱いが容易になるという効果がも
たらされるものである。また、電極部にSiの低抵
抗層を用いているので、金属電極と比べて熱膨張
差によつて生じる温度特性の劣化が防止される利
点を有するものである。
According to this invention, Si is used instead of the metal electrode layer.
Since the P + low resistance layer is formed to a predetermined thickness (several + μm), the strength of the electrode part is increased compared to conventional ones, and as a result, the destruction caused by the foaming phenomenon described above is prevented. This not only improves yield but also facilitates handling. Furthermore, since a low resistance layer of Si is used in the electrode portion, it has the advantage that deterioration of temperature characteristics caused by differences in thermal expansion is prevented compared to metal electrodes.
第１図は半導体形静電容量式圧力センサの従来
例を示す構成図、第２図はダイアフラム部の形成
方法を説明するための説明図、第３図はこの発明
の実施例を説明するためのセンサ断面図、第４図
はこの発明の他の実施例を説明するためのセンサ
断面図、第５図はこの発明のさらに他の実施例を
説明するためのセンサ断面図、第６図は第３図に
示した実施例の補助説明図、第７図は第３図に示
した実施例の測定原理を説明するための図であ
る。
符号説明、１，１４……金属層、２，９……絶
縁層、３……開口、４……金属電極リード、５…
…Siエピタキシヤル層、６……低抵抗埋込層、７
……P+層、８……Si単結晶基板、１０……表面
安定化膜、１１……ダイアフラム部、１２……空
洞、１３……Si低抵抗電極層、１５……Si電極リ
ード。
Fig. 1 is a configuration diagram showing a conventional example of a semiconductor capacitive pressure sensor, Fig. 2 is an explanatory diagram for explaining a method of forming a diaphragm portion, and Fig. 3 is an explanatory diagram for explaining an embodiment of the present invention. FIG. 4 is a sectional view of a sensor for explaining another embodiment of the invention, FIG. 5 is a sectional view of a sensor for explaining still another embodiment of the invention, and FIG. A supplementary explanatory diagram of the embodiment shown in FIG. 3, and FIG. 7 are diagrams for explaining the measurement principle of the embodiment shown in FIG. Description of symbols, 1, 14...metal layer, 2, 9...insulating layer, 3...opening, 4...metal electrode lead, 5...
...Si epitaxial layer, 6...Low resistance buried layer, 7
... P + layer, 8 ... Si single crystal substrate, 10 ... surface stabilizing film, 11 ... diaphragm part, 12 ... cavity, 13 ... Si low resistance electrode layer, 15 ... Si electrode lead.
Claims (1)
は全域にわたつてP+拡散層７を形成する工程と、 前記P+拡散層７の上に所定厚さのSiエピタキ
シヤル層５を形成する工程と、 前記エピタキシヤル層５の一部に前記P+拡散
層７とつながる低抵抗埋込み層６を形成する工程
と、 前記エピタキシヤル層５の表面全域に薄膜状の
絶縁層２を形成する工程と、 前記エピタキシヤル層５の表面に形成された絶
縁層２上に該絶縁層２とほぼ同じ熱膨張係数を有
する薄膜状のP+低抵抗Si層１３を形成するとと
もに、前記低抵抗埋込み層６とつながるSi電極リ
ード１５を形成する工程と、 前記P+低抵抗Si層１３の一部および前記Si電
極リード１５にそれぞれ金属層１，１４を形成す
る工程と、 前記P+低抵抗Si層１３および絶縁層２を貫通
する開口３を形成する工程と、 前記開口３を通じて前記エピタキシヤル層５の
エツチングを行うことにより空洞１２を形成する
工程とを含み、 前記Si単結晶基板８の他方の面側に形成される
ダイヤフラム部１１と前記P+低抵抗Si層１３と
の間に測定用キヤパシタンスを形成するようにし
たことを特徴とする半導体形静電容量式圧力セン
サの製造方法。 ２ Si単結晶基板８の一方の面のほぼ全域にわた
つてP+拡散層７を形成する工程と、 前記P+拡散層７の上の一部領域を除いて所定
厚さのSiエピタキシヤル層５を形成する工程と、 前記エピタキシヤル層５の表面全域に薄膜状の
絶縁層２を形成する工程と、 前記エピタキシヤル層５の表面に形成された絶
縁層２上に該絶縁層２とほぼ同じ熱膨張係数を有
する薄膜状のP+低抵抗Si層１３を形成する工程
と、 前記P+低抵抗Si層１３の一部および前記P+拡
散層７にそれぞれ金属層１，４を形成する工程
と、 前記P+低抵抗Si層１３および絶縁層２を貫通
する開口３を形成する工程と、 前記開口３を通じて前記エピタキシヤル層５の
エツチングを行うことにより空洞１２を形成する
工程とを含み、 前記Si単結晶基板８の他方の面側に形成される
ダイアフラム部１１と前記P+低抵抗Si層１３と
の間に測定用キヤパシタンスを形成するようにし
たことを特徴とする半導体形静電容量式圧力セン
サの製造方法。[Claims] 1. A step of forming a P + diffusion layer 7 over almost the entire area or the entire area of one surface of the Si single crystal substrate 8, and forming a Si epitaxy to a predetermined thickness on the P + diffusion layer 7. a step of forming a low-resistance buried layer 6 connected to the P + diffusion layer 7 in a part of the epitaxial layer 5; and a step of forming a thin film-like insulating layer over the entire surface of the epitaxial layer 5. forming a thin P + low resistance Si layer 13 having approximately the same coefficient of thermal expansion as the insulating layer 2 on the insulating layer 2 formed on the surface of the epitaxial layer 5; , a step of forming a Si electrode lead 15 connected to the low-resistance buried layer 6; a step of forming metal layers 1 and 14 on a part of the P + low-resistance Si layer 13 and the Si electrode lead 15, respectively; forming an opening 3 penetrating the P + low resistance Si layer 13 and the insulating layer 2; and forming a cavity 12 by etching the epitaxial layer 5 through the opening 3; A semiconductor capacitive pressure sensor characterized in that a measurement capacitance is formed between a diaphragm portion 11 formed on the other side of a crystal substrate 8 and the P + low resistance Si layer 13. manufacturing method. 2. Forming a P + diffusion layer 7 over almost the entire area of one surface of the Si single crystal substrate 8, and forming a Si epitaxial layer with a predetermined thickness except for a part of the area above the P + diffusion layer 7. a step of forming a thin film-like insulating layer 2 over the entire surface of the epitaxial layer 5; A step of forming a thin P + low resistance Si layer 13 having the same coefficient of thermal expansion, and forming metal layers 1 and 4 on a part of the P + low resistance Si layer 13 and the P + diffusion layer 7, respectively. forming an opening 3 passing through the P + low resistance Si layer 13 and the insulating layer 2; and forming a cavity 12 by etching the epitaxial layer 5 through the opening 3. , a semiconductor type electrostatic capacitor characterized in that a measurement capacitance is formed between a diaphragm portion 11 formed on the other side of the Si single crystal substrate 8 and the P + low resistance Si layer 13. A method for manufacturing a capacitive pressure sensor.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24478383A JPS60138434A (en) | 1983-12-27 | 1983-12-27 | Manufacture of semiconductor electrostatic capacity type pressure sensor |
| DE19843445774 DE3445774A1 (en) | 1983-12-27 | 1984-12-12 | Method for fabricating a capacitive semiconductor pressure pick-up |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24478383A JPS60138434A (en) | 1983-12-27 | 1983-12-27 | Manufacture of semiconductor electrostatic capacity type pressure sensor |
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|---|---|
| JPS60138434A JPS60138434A (en) | 1985-07-23 |
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Family
ID=17123853
Family Applications (1)
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1983
- 1983-12-27 JP JP24478383A patent/JPS60138434A/en active Granted
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1984
- 1984-12-12 DE DE19843445774 patent/DE3445774A1/en not_active Ceased
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Also Published As
| Publication number | Publication date |
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