JP4783914B2 - Semiconductor dynamic quantity sensor and manufacturing method of semiconductor dynamic quantity sensor - Google Patents

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Description

この発明は、半導体力学量センサに係り、詳しくは、自動車のエアバッグシステムやサスペンション制御システム等に好適な半導体式の半導体力学量センサに関するものである。   The present invention relates to a semiconductor dynamic quantity sensor, and more particularly to a semiconductor dynamic quantity sensor suitable for an automobile airbag system, suspension control system, and the like.

日経エレクトロニクス1991.11.11(no.540)、P223〜P231には、表面マイクロマシーニング技術を用いた加速度センサが示されている。つまり、シリコン基板の上に薄膜のポリシリコン膜を積層して、このポリシリコン膜をエッチングすることにより、表面の平行方向に移動可能な梁を形成して差動容量型加速度センサを形成している。   Nikkei Electronics 1991.11.11 (no. 540), P223 to P231 show an acceleration sensor using surface micromachining technology. That is, by laminating a thin polysilicon film on a silicon substrate and etching this polysilicon film, a beam movable in the parallel direction of the surface is formed to form a differential capacitive acceleration sensor. Yes.

ところが、上記文献のようにポリシリコン膜などの導電性を有する梁構造が、同じく導電性を有する基板の上に積層された構造である場合、この梁構造を基板から電気的に絶縁する必要があり、今後の課題となっている。   However, when the beam structure having conductivity such as a polysilicon film is laminated on a substrate having the same conductivity as in the above document, it is necessary to electrically insulate the beam structure from the substrate. Yes, it is an issue for the future.

そこで、この発明の目的は、新規な構造を有して、梁構造を基板から電気的に絶縁した半導体力学量センサと、半導体力学量センサの製造方法を提供することにある。   Accordingly, an object of the present invention is to provide a semiconductor dynamic quantity sensor having a novel structure and electrically insulating a beam structure from a substrate, and a method for manufacturing the semiconductor dynamic quantity sensor.

上記目的を達成するため、第1の発明は、シリコン材料から形成された第1層と、該第1層の下面側に絶縁部材を介して配置されたシリコン材料から形成された第2層とを備え、第1層は、力学量に応じて水平方向に変位する可動電極を有し、絶縁部材を介して第2層に固定された支持梁と、支持梁を形成するために第1層を貫通して設けられた絶縁溝と、絶縁溝を挟んで支持梁の側方に設けられ、絶縁部材を介して第2層に固定された固定電極と、支持梁及び固定電極の周囲に配置され、絶縁部材上に形成され支持梁及び固定電極から絶縁溝で電気的に分離された周縁部と、から構成され、第1層の上面から下面に対する方向の可動電極の厚みは、固定電極の厚みよりも薄いことを特徴とする。
In order to achieve the above object, a first invention includes a first layer formed of a silicon material, and a second layer formed of a silicon material disposed on the lower surface side of the first layer via an insulating member. The first layer has a movable electrode that is displaced in the horizontal direction in accordance with a mechanical quantity, and is supported by the first layer to form the support beam fixed to the second layer via an insulating member. An insulating groove provided through the insulating groove, a fixed electrode provided on the side of the support beam across the insulating groove and fixed to the second layer via the insulating member, and disposed around the support beam and the fixed electrode And a peripheral portion formed on the insulating member and electrically separated from the supporting beam and the fixed electrode by an insulating groove, and the thickness of the movable electrode in the direction from the upper surface to the lower surface of the first layer is It is characterized by being thinner than the thickness.

上記構成によれば、可動電極の厚みが固定電極の厚みよりも薄くない場合に比べて、より確実に第2層と可動電極とを電気的に絶縁することができる。   According to the said structure, compared with the case where the thickness of a movable electrode is not thinner than the thickness of a fixed electrode, a 2nd layer and a movable electrode can be electrically insulated more reliably.

第2の発明は、シリコン材料から形成された第1層と、該第1層の下面側に絶縁部材を介して配置されたシリコン材料から形成された第2層とを備え、第1層は、力学量に応じて水平方向に変位する可動電極を有し、絶縁部材を介して第2層に固定された支持梁と、支持梁を形成するために第1層を貫通して設けられた絶縁溝と、絶縁溝を挟んで支持梁の側方に設けられ、絶縁部材を介して第2層に固定された固定電極と、支持梁及び固定電極の周囲に配置され、絶縁部材上に形成され支持梁及び固定電極から絶縁溝で電気的に分離された周縁部と、から構成され、第1層と絶縁部材との間において、絶縁溝に至る箇所には凹部が設けられることを特徴とする。
A second invention includes a first layer formed of a silicon material, and a second layer formed of a silicon material disposed on the lower surface side of the first layer via an insulating member, , Having a movable electrode that is displaced in the horizontal direction according to the mechanical quantity, and is provided through the first layer to form a support beam fixed to the second layer via an insulating member, and the support beam An insulating groove, a fixed electrode provided on the side of the support beam across the insulating groove, fixed to the second layer via the insulating member, and disposed around the support beam and the fixed electrode, formed on the insulating member And a peripheral portion electrically separated from the support beam and the fixed electrode by an insulating groove, and a recess is provided at a position reaching the insulating groove between the first layer and the insulating member. To do.

上記構成によれば、絶縁溝に至る箇所に凹部が設けられない場合に比べて、より確実に第2層と可動電極とを電気的に絶縁することができる。   According to the said structure, compared with the case where a recessed part is not provided in the location which reaches an insulation groove | channel, a 2nd layer and a movable electrode can be electrically insulated more reliably.

第3の発明は、シリコン材料から形成された第1層の主表面に凹部を形成する第1工程と、絶縁部材を有するシリコン材料から形成された第2層の該絶縁部材側と、前記第1層の前記凹部が形成された側とを接合する第2工程と、前記第1層をエッチングして前記凹部に至るトレンチを形成し、支持梁を画定する第3工程とを備えたことを特徴とする。 A third invention comprises a first step of forming a concave portion on the main surface of the first layer formed of a silicon material, and the insulating member side of the second layer formed of a silicon material having an insulating member, said first A second step of joining one side of the side where the concave portion is formed, and a third step of etching the first layer to form a trench reaching the concave portion and defining a support beam. Features.

(第1実施例)
以下、この発明を具体化した一実施例を図面に従って説明する。
(First embodiment)
An embodiment embodying the present invention will be described below with reference to the drawings.

図1には、加速度センサの平面図を示すとともに、図2には図1のA−A断面図を示す。本加速度センサは容量型加速度センサであり、図2に示すように、単結晶シリコン基板8上にSiO膜9を介して単結晶シリコン基板1が接合され、単結晶シリコン基板1には同基板1を貫通するトレンチ3により片持ち梁13が形成されている。この片持ち梁13は、図1に示すように、その先端側が2つに分かれた構造をなしている。そして、片持ち梁13は、単結晶シリコン基板1の表面に平行な方向(図1中、C矢印方向)に可動となっている。さらに、単結晶シリコン基板1において、信号処理回路10がポリシリコン膜6及びSiO膜5により片持ち梁13とは電気的に絶縁された状態で形成されている。 1 is a plan view of the acceleration sensor, and FIG. 2 is a cross-sectional view taken along the line AA of FIG. This acceleration sensor is a capacitive acceleration sensor, and as shown in FIG. 2, a single crystal silicon substrate 1 is bonded to a single crystal silicon substrate 8 via a SiO 2 film 9, and the single crystal silicon substrate 1 is connected to the same substrate. A cantilever beam 13 is formed by a trench 3 penetrating 1. As shown in FIG. 1, the cantilever 13 has a structure in which the tip side is divided into two. The cantilever 13 is movable in a direction parallel to the surface of the single crystal silicon substrate 1 (direction of arrow C in FIG. 1). Further, in the single crystal silicon substrate 1, the signal processing circuit 10 is formed in a state of being electrically insulated from the cantilever 13 by the polysilicon film 6 and the SiO 2 film 5.

図3〜図10にはその製造工程を示す。以下に、製造工程を説明する。図3に示すように、1〜20Ω・cmのn型(100)単結晶シリコン基板1を用意し、その主表面に熱酸化により1μm程度のSiO膜2を形成し、フォトリソグラフィー手法によりSiO膜2を所定のパターンに形成する。続いて、単結晶シリコン基板1の主表面側において、リアクティブイオンエッチング等により所定の深さ、例えば0.2〜30μm程度の垂直の壁を持つトレンチ3を形成する。本実施例では、約3μmの場合で説明する。 3 to 10 show the manufacturing process. The manufacturing process will be described below. As shown in FIG. 3, an n-type (100) single crystal silicon substrate 1 of 1 to 20 Ω · cm is prepared, an SiO 2 film 2 of about 1 μm is formed on the main surface by thermal oxidation, and SiO 2 film is formed by photolithography. Two films 2 are formed in a predetermined pattern. Subsequently, a trench 3 having a vertical wall with a predetermined depth, for example, about 0.2 to 30 μm is formed on the main surface side of the single crystal silicon substrate 1 by reactive ion etching or the like. In this embodiment, the case of about 3 μm will be described.

そして、SiO膜2を除去した後、図4に示すように、トレンチ3の内壁を含む単結晶シリコン基板1の主表面に、リンやヒ素等によるn+拡散層4を形成し、さらに熱酸化等により0.1〜1μmのSiO膜5を形成する。この時、エッチングのダメージを除去するため、n+拡散層4を形成する前にSiOを熱酸化で形成し除去する、いわゆる犠牲酸化を行ってもよい。 Then, after removing the SiO 2 film 2, as shown in FIG. 4, an n + diffusion layer 4 made of phosphorus, arsenic, or the like is formed on the main surface of the single crystal silicon substrate 1 including the inner wall of the trench 3, and thermal oxidation is performed. The SiO 2 film 5 having a thickness of 0.1 to 1 μm is formed by, for example. At this time, in order to remove etching damage, so-called sacrificial oxidation in which SiO 2 is formed and removed by thermal oxidation before the n + diffusion layer 4 is formed may be performed.

続いて、図5に示すように、単結晶シリコン基板1の主表面にポリシリコン膜6を形成して、トレンチ3をポリシリコン膜6にて充填する。尚、ポリシリコン膜6をバイアス用導電路として使用すべく同ポリシリコン膜6に不純物を導入する場合には、ポリシリコン膜6を形成する前に薄いポリシリコン層を形成しリン等を高濃度に拡散しておけばポリシリコン膜6に不純物を導入することができる。   Subsequently, as shown in FIG. 5, a polysilicon film 6 is formed on the main surface of the single crystal silicon substrate 1, and the trench 3 is filled with the polysilicon film 6. In the case where impurities are introduced into the polysilicon film 6 so that the polysilicon film 6 can be used as a conductive path for bias, a thin polysilicon layer is formed before the polysilicon film 6 is formed, and phosphorus or the like is highly concentrated. If it is diffused, impurities can be introduced into the polysilicon film 6.

次に、図6に示すように、ポリシリコン膜6の表面を鏡面研磨して所定の厚さのポリシリコン膜6が残るようする。続いて、ポリシリコン膜6に対しイオン注入等により所定領域にボロンによるp+拡散層7を形成する。   Next, as shown in FIG. 6, the surface of the polysilicon film 6 is mirror-polished so that the polysilicon film 6 having a predetermined thickness remains. Subsequently, a p + diffusion layer 7 made of boron is formed in a predetermined region in the polysilicon film 6 by ion implantation or the like.

一方、図7に示すように、もう1枚の(100)単結晶シリコン基板8を用意し、その主表面に熱酸化による0.1〜1.0μmのSiO膜9を形成する。次に、単結晶シリコン基板1と単結晶シリコン基板8とを、例えば過酸化水素水と硫酸の混合水溶液中に入れ、親水性化処理を行う。そして、乾燥後、図8に示すように、単結晶シリコン基板1の主表面と単結晶シリコン基板8の主表面とを室温中で重ね合わせ、400〜1100℃の炉の中に0.5〜2時間入れ強固な接合を行う。 On the other hand, as shown in FIG. 7, another (100) single crystal silicon substrate 8 is prepared, and a 0.1 to 1.0 μm SiO 2 film 9 is formed on the main surface by thermal oxidation. Next, the single crystal silicon substrate 1 and the single crystal silicon substrate 8 are placed in, for example, a mixed aqueous solution of hydrogen peroxide and sulfuric acid, and a hydrophilic treatment is performed. Then, after drying, as shown in FIG. 8, the main surface of the single crystal silicon substrate 1 and the main surface of the single crystal silicon substrate 8 are superposed at room temperature and placed in a furnace at 400 to 1100 ° C. for 0.5 to Perform strong bonding for 2 hours.

次に、図9に示すように、アルカリ系の水溶液、例えばKOH溶液等を用いて単結晶シリコン基板1の裏面側を選択ポリッシングしてSiO膜2が表れるまで処理する。その結果、単結晶シリコン基板1の厚さが、例えば、3μm程度となり、薄膜化される。 Next, as shown in FIG. 9, the back side of the single crystal silicon substrate 1 is selectively polished using an alkaline aqueous solution such as a KOH solution until the SiO 2 film 2 appears. As a result, the thickness of the single crystal silicon substrate 1 becomes about 3 μm, for example, and is thinned.

そして、図10に示すように、単結晶シリコン基板1の所定領域に通常のCMOSプロセス、又はバイポーラプロセス等を用いて信号処理回路(IC回路部)10を形成する。尚、図1及び図10においては、信号処理回路10の一部としてMOSトランジスタのみを示す。さらに、信号処理回路10の上面にパッシベーション膜11として、例えばプラズマCVD法によるプラズマSiN膜(P−SiN)を形成する。引き続き、このパッシベーション膜11の所定の領域に窓12を明ける。   Then, as shown in FIG. 10, a signal processing circuit (IC circuit portion) 10 is formed in a predetermined region of the single crystal silicon substrate 1 using a normal CMOS process, a bipolar process, or the like. 1 and 10, only a MOS transistor is shown as a part of the signal processing circuit 10. Furthermore, a plasma SiN film (P-SiN) is formed as a passivation film 11 on the upper surface of the signal processing circuit 10 by, for example, a plasma CVD method. Subsequently, a window 12 is opened in a predetermined region of the passivation film 11.

そして、図2に示すように、TMAH(テトラメチルアンモニウムハイドロオキサイト)(CH3)4NOHの約20%溶液を用いて、単結晶シリコン基板1の裏面側(図2中、上側)からパッシベーション膜11の窓12を通してポリシリコン膜6をエッチング除去する。このとき、パッシベーション膜11(P−SiN)、SiO膜5,アルミ配線層,p+拡散層(p+ポリシリコン膜)7は選択的エッチングではほとんどエッチングされない。 Then, as shown in FIG. 2, the passivation film 11 is formed from the back side (upper side in FIG. 2) of the single crystal silicon substrate 1 using an approximately 20% solution of TMAH (tetramethylammonium hydroxide) (CH 3) 4 NOH. The polysilicon film 6 is removed by etching through the window 12. At this time, the passivation film 11 (P-SiN), the SiO 2 film 5, the aluminum wiring layer, and the p + diffusion layer (p + polysilicon film) 7 are hardly etched by selective etching.

尚、ポリシリコン膜6のエッチング除去の際に、図1における片持ち梁13の幅の広い部分にエッチング用穴48が設けられ、このエッチング用穴48を通してポリシリコン膜6をより確実にエッチング除去するようにしている。   When the polysilicon film 6 is removed by etching, an etching hole 48 is provided in the wide portion of the cantilever 13 in FIG. 1, and the polysilicon film 6 is more reliably removed by etching through the etching hole 48. Like to do.

その結果、片持ち梁13が形成される。このとき、片持ち梁13は、図2に示すように、単結晶シリコン基板1の深さ方向の厚さL1に対し単結晶シリコン基板1の表面に平行な方向の厚さL2の方が小さくなっている。   As a result, a cantilever 13 is formed. At this time, as shown in FIG. 2, the cantilever 13 has a smaller thickness L2 in the direction parallel to the surface of the single crystal silicon substrate 1 than the thickness L1 in the depth direction of the single crystal silicon substrate 1. It has become.

容量型加速度センサにおいては、片持ち梁13の先端部分(2つに分かれた部分)が可動電極となるとともに、図1に示すように、この片持ち梁13の先端部分に対向する単結晶シリコン基板1が固定電極14,15,16,17となる。又、図1に示すように、固定電極14と固定電極16とがアルミ配線層18aにて取り出され、固定電極15と固定電極17とがアルミ配線層18bにて取り出され、さらに、片持ち梁(可動電極)13がアルミ配線層18cにて取り出されている。このアルミ配線層18a,18b,18cは信号処理回路10と接続され、この信号処理回路10により加速度による片持ち梁(可動電極)13の変位に伴う信号処理が行われるようになっている。又、片持ち梁13(可動電極)及び固定電極14,15,16,17に配置したn+拡散層4(図2参照)により、電位が一定に保たれる。   In the capacitive acceleration sensor, the tip portion of the cantilever 13 (part divided into two) serves as a movable electrode and, as shown in FIG. 1, single crystal silicon facing the tip portion of the cantilever 13 The substrate 1 becomes the fixed electrodes 14, 15, 16, and 17. Further, as shown in FIG. 1, the fixed electrode 14 and the fixed electrode 16 are taken out by the aluminum wiring layer 18a, the fixed electrode 15 and the fixed electrode 17 are taken out by the aluminum wiring layer 18b, and the cantilever The (movable electrode) 13 is taken out by the aluminum wiring layer 18c. The aluminum wiring layers 18a, 18b, and 18c are connected to the signal processing circuit 10, and the signal processing circuit 10 performs signal processing accompanying the displacement of the cantilever (movable electrode) 13 due to acceleration. The potential is kept constant by the n + diffusion layer 4 (see FIG. 2) disposed on the cantilever 13 (movable electrode) and the fixed electrodes 14, 15, 16, and 17.

尚、本実施例では容量型加速度センサとしたが、片持ち梁13の根元部分の表面にピエゾ抵抗層を形成すればピエゾ抵抗型の加速度センサとすることができる。勿論、この両タイプのセンサを同一基板内に形成すれば、さらにその精度、信頼性を向上させることができる。   In this embodiment, the capacitive acceleration sensor is used. However, if a piezoresistive layer is formed on the surface of the base portion of the cantilever 13, a piezoresistive acceleration sensor can be obtained. Of course, if both types of sensors are formed on the same substrate, the accuracy and reliability can be further improved.

このように製造された加速度センサにおいては、単結晶シリコン基板8上にSiO膜を介して単結晶シリコン基板1が接合されてSOI構造となっている。さらに、片持ち梁13においては、単結晶シリコン基板1の深さ方向の厚さL1に対し単結晶シリコン基板1の表面に平行な方向の厚さL2の方が小さい。よって、片持ち梁13が単結晶シリコン基板1の表面において表面に平行な方向に移動可能となり、基板表面に平行な方向への加速度が検出される。 In the acceleration sensor manufactured as described above, the single crystal silicon substrate 1 is bonded to the single crystal silicon substrate 8 via the SiO 2 film to form an SOI structure. Further, in the cantilever 13, the thickness L 2 in the direction parallel to the surface of the single crystal silicon substrate 1 is smaller than the thickness L 1 in the depth direction of the single crystal silicon substrate 1. Therefore, the cantilever 13 can move in the direction parallel to the surface of the single crystal silicon substrate 1, and acceleration in the direction parallel to the substrate surface is detected.

このように本実施例では、単結晶シリコン基板1の主表面に、片持ち梁13を形成するための所定深さのトレンチ(溝)3を形成し(第1工程)、単結晶シリコン基板1の主表面にポリシリコン膜6を形成してトレンチ3を当該ポリシリコン膜6にて充填するとともに、そのポリシリコン膜6の表面を平滑化した(第2工程)。そして、単結晶シリコン基板1の主表面と、SiO膜(絶縁膜)9を形成した単結晶シリコン基板8とを、SiO膜9を介して接合し(第3工程)、単結晶シリコン基板1の裏面側を所定量研磨して単結晶シリコン基板1を薄膜化した(第4工程)。さらに、単結晶シリコン基板1の表面に信号処理回路10を形成した後、単結晶シリコン基板1の裏面側からポリシリコン膜6をエッチング除去して片持ち梁13を形成した(第5工程)。 As described above, in this embodiment, the trench (groove) 3 having a predetermined depth for forming the cantilever 13 is formed on the main surface of the single crystal silicon substrate 1 (first step), and the single crystal silicon substrate 1 is formed. A polysilicon film 6 was formed on the main surface of the silicon film 6 and the trench 3 was filled with the polysilicon film 6, and the surface of the polysilicon film 6 was smoothed (second step). Then, the main surface of the single crystal silicon substrate 1 and the single crystal silicon substrate 8 on which the SiO 2 film (insulating film) 9 is formed are joined via the SiO 2 film 9 (third step), and the single crystal silicon substrate A single crystal silicon substrate 1 was thinned by polishing a predetermined amount on the back side of 1 (fourth step). Further, after forming the signal processing circuit 10 on the surface of the single crystal silicon substrate 1, the polysilicon film 6 was etched away from the back side of the single crystal silicon substrate 1 to form the cantilever 13 (fifth step).

よって、ウェハプロセスの途中における信号処理回路10の形成プロセスでは、ポリシリコン膜6により単結晶シリコン基板1の表面部分にはトレンチ3が埋められており、IC素子の汚染、製造装置への汚染、それに伴う電気特性の不良や劣化が防止できる。つまり、ウェハプロセスはプロセス途中の熱処理、フォトリソグラフィー処理等においてウェハ表面に凹部や貫通孔等の表面構造が現れないようにすることにより、コンタミネーション等を防止してウェハプロセスの安定化を図り、高精度の加速度センサを安定して供給することができる。   Therefore, in the formation process of the signal processing circuit 10 in the middle of the wafer process, the trench 3 is buried in the surface portion of the single crystal silicon substrate 1 by the polysilicon film 6, and contamination of the IC element, contamination of the manufacturing apparatus, Accordingly, it is possible to prevent electrical characteristics from being deteriorated or deteriorated. In other words, in the wafer process, by preventing surface structures such as recesses and through-holes from appearing on the wafer surface during heat treatment, photolithography processing, etc. during the process, contamination is prevented and the wafer process is stabilized. A highly accurate acceleration sensor can be stably supplied.

このように製造された加速度センサは、単結晶シリコン基板8上にSiO膜(絶縁膜)9を介して接合され、かつ薄膜化された単結晶シリコン基板1と、単結晶シリコン基板1に形成され、その表面に平行な方向に可動な片持ち梁13と、単結晶シリコン基板1に形成され、加速度による片持ち梁13の動作に伴う信号処理を行う信号処理回路10とを備えている。そして、単結晶シリコン基板1の表面に平行な方向に加速度が作用すると、単結晶シリコン基板1に形成した片持ち梁13が動作する。その片持ち梁13の動作に伴い単結晶シリコン基板1に形成した信号処理回路10にて信号処理が行われる。このようにして、単結晶シリコンを用いた表面マイクロマシーニング技術により加速度センサが形成され、新規な構造にて高精度、高信頼性を図ることができることとなる。 The acceleration sensor manufactured as described above is bonded to the single crystal silicon substrate 8 via the SiO 2 film (insulating film) 9 and formed into a thin single crystal silicon substrate 1 and the single crystal silicon substrate 1. And a signal processing circuit 10 which is formed on the single crystal silicon substrate 1 and performs signal processing accompanying the operation of the cantilever 13 by acceleration. When acceleration acts in a direction parallel to the surface of the single crystal silicon substrate 1, the cantilever 13 formed on the single crystal silicon substrate 1 operates. Signal processing is performed by the signal processing circuit 10 formed on the single crystal silicon substrate 1 in accordance with the operation of the cantilever 13. In this way, an acceleration sensor is formed by surface micromachining technology using single crystal silicon, and high accuracy and high reliability can be achieved with a novel structure.

又、前記片持ち梁13の表面、及び、片持ち梁13と対向する単結晶シリコン基板1をSiO膜(絶縁体)5にて被覆したので、容量型加速度センサにおける電極ショートを未然に防止することができる。尚、片持ち梁13の表面と、片持ち梁13と対向する単結晶シリコン基板1とは、少なくともいずれかがSiO膜(絶縁体)5にて被覆されていればよい。 In addition, since the surface of the cantilever 13 and the single crystal silicon substrate 1 facing the cantilever 13 are covered with the SiO 2 film (insulator) 5, an electrode short circuit in the capacitive acceleration sensor can be prevented. can do. Note that at least one of the surface of the cantilever 13 and the single crystal silicon substrate 1 facing the cantilever 13 may be covered with the SiO 2 film (insulator) 5.

尚、本実施例では、図11,12に示すように、寄生容量を減らすため片持ち梁13を信号処理回路(IC回路部)10と切り離し、エアーブリッジ配線としてもよい。又、固定電極14,15,16,17も同様な構造にしてもよい。さらに、前記実施例ではアルミ配線層を用いたがポリシリコン層により配線部を形成してもよい。さらには、前記実施例では梁の先端に2つの可動電極を形成するとともに4つの固定電極14,15,16,17を形成したが、さらに感度を向上させるために、可動電極部と固定電極部とを櫛歯状にしてもよい。   In this embodiment, as shown in FIGS. 11 and 12, the cantilever 13 may be separated from the signal processing circuit (IC circuit unit) 10 to reduce the parasitic capacitance, and may be an air bridge wiring. Also, the fixed electrodes 14, 15, 16, and 17 may have the same structure. Further, although the aluminum wiring layer is used in the above embodiment, the wiring portion may be formed of a polysilicon layer. Furthermore, in the above embodiment, the two movable electrodes are formed at the tip of the beam and the four fixed electrodes 14, 15, 16, and 17 are formed. In order to further improve the sensitivity, the movable electrode portion and the fixed electrode portion are formed. And may be comb-like.

(第2実施例)
次に、第2実施例を第1実施例との相違点を中心に説明する。
(Second embodiment)
Next, the second embodiment will be described focusing on the differences from the first embodiment.

前記第1実施例では片持ち梁13を形成するために、この部分を単結晶シリコン基板から一定距離離す目的でp+拡散層(p+ポリシリコン膜)7を形成したが、本実施例においては、この一定距離離すためにトレンチを形成する前に凹部を形成している。   In the first embodiment, in order to form the cantilever 13, the p + diffusion layer (p + polysilicon film) 7 is formed for the purpose of separating this portion from the single crystal silicon substrate by a certain distance, but in this embodiment, In order to leave this constant distance, a recess is formed before the trench is formed.

図13〜図21にはその製造工程を示す。図13に示すように、n型(100)単結晶シリコン基板20を用意し、単結晶シリコン基板20の主表面にドライエッチング又はウェットエッチングにより凹部21を所定の深さ、例えば0.1〜5μmの深さで形成する。そして、図14に示すように、単結晶シリコン基板20の主表面にSiO膜22を形成し、フォトリソグラフィー手法のよりパターンを形成する。続いて、凹部21の底部を含む単結晶シリコン基板20の主表面にドライエッチング等により0.1〜30μm程度のトレンチ23を形成する。 13 to 21 show the manufacturing process. As shown in FIG. 13, an n-type (100) single crystal silicon substrate 20 is prepared, and a recess 21 is formed on the main surface of the single crystal silicon substrate 20 by a dry etching or a wet etching to a predetermined depth, for example, 0.1 to 5 μm. Form with a depth of. Then, as shown in FIG. 14, a SiO 2 film 22 is formed on the main surface of the single crystal silicon substrate 20, and a pattern is formed by a photolithography technique. Subsequently, a trench 23 of about 0.1 to 30 μm is formed on the main surface of the single crystal silicon substrate 20 including the bottom of the recess 21 by dry etching or the like.

そして、図15に示すように、トレンチ23の内壁を含む単結晶シリコン基板20の主表面に、n+拡散層24を形成するとともに、熱酸化によりSiO膜25を形成する。その後、図16に示すように、トレンチ23内にLPCVD法によりポリシリコン膜26を埋め込む。 Then, as shown in FIG. 15, an n + diffusion layer 24 is formed on the main surface of the single crystal silicon substrate 20 including the inner wall of the trench 23, and an SiO 2 film 25 is formed by thermal oxidation. Thereafter, as shown in FIG. 16, a polysilicon film 26 is buried in the trench 23 by LPCVD.

引き続き、図17に示すように、SiO膜25をストッパーとしてポリシリコン膜26の表面を研摩し、表面を平滑にする。この時、ポリシリコン膜26とSiO膜25の表面が平滑になることが望ましいが、ポリシリコン膜26の部分がへこみぎみになったとしてもSiO膜25の表面が平滑になっていれば続いて行われるウエハ接合において差し支えない。 Subsequently, as shown in FIG. 17, the surface of the polysilicon film 26 is polished using the SiO 2 film 25 as a stopper to smooth the surface. At this time, it is desirable that the surfaces of the polysilicon film 26 and the SiO 2 film 25 be smooth. However, even if the polysilicon film 26 is dented, the surface of the SiO 2 film 25 is smooth. Subsequent wafer bonding may be performed.

一方、図18に示すように、もう1枚の(100)単結晶シリコン基板27を用意し、その主表面に熱酸化による0.1〜1.0μmのSiO膜28を形成する。次に、単結晶シリコン基板20,27を、例えば過酸化水素水と硫酸の混合水溶液中に入れ、親水性化処理を行う。そして、乾燥後、両単結晶シリコン基板20,27の主表面を室温中で重ね合わせ、400〜1100℃の炉の中に0.5〜2時間入れ強固な接合を行う。 On the other hand, as shown in FIG. 18, another (100) single crystal silicon substrate 27 is prepared, and a 0.1 to 1.0 μm SiO 2 film 28 is formed on the main surface by thermal oxidation. Next, the single crystal silicon substrates 20 and 27 are placed in, for example, a mixed aqueous solution of hydrogen peroxide and sulfuric acid, and a hydrophilic treatment is performed. After drying, the main surfaces of the single crystal silicon substrates 20 and 27 are superposed at room temperature and placed in a furnace at 400 to 1100 ° C. for 0.5 to 2 hours to perform strong bonding.

次に、図19に示すように、アルカリ系の水溶液、例えばKOH溶液等を用いて単結晶シリコン基板20の裏面側を選択ポリッシングしてSiO膜25が表れるまで処理する。その結果、単結晶シリコン基板20の厚さが、例えば、3μm程度となり、薄膜化される。 Next, as shown in FIG. 19, the back surface side of the single crystal silicon substrate 20 is selectively polished using an alkaline aqueous solution such as a KOH solution until the SiO 2 film 25 appears. As a result, the thickness of the single crystal silicon substrate 20 becomes about 3 μm, for example, and is thinned.

そして、図20に示すように、通常のCMOSプロセス、又はバイポーラプロセス等を通して信号処理回路(IC回路部)10を形成する。さらに、信号処理回路10の上面にパッシベーション膜11として、例えばプラズマCVD法によるプラズマSiN膜(P−SiN膜)を形成する。引き続き、このパッシベーション膜11の所定の領域に窓12を明ける。   Then, as shown in FIG. 20, a signal processing circuit (IC circuit portion) 10 is formed through a normal CMOS process or a bipolar process. Further, a plasma SiN film (P-SiN film) is formed as a passivation film 11 on the upper surface of the signal processing circuit 10 by, for example, a plasma CVD method. Subsequently, a window 12 is opened in a predetermined region of the passivation film 11.

そして、図21に示すように、TMAH(テトラメチルアンモニウムハイドロオキサイト)(CH3)4NOHの約20%溶液を用いて、単結晶シリコン基板20の裏面側からパッシベーション膜11の窓12を通してポリシリコン膜26をエッチング除去する。このとき、パッシベーション膜11(P−SiN)、SiO膜25,アルミ配線層は選択的エッチングではほとんどエッチングされない。 Then, as shown in FIG. 21, a polysilicon film is formed from the back surface side of the single crystal silicon substrate 20 through the window 12 of the passivation film 11 using an approximately 20% solution of TMAH (tetramethylammonium hydroxide) (CH 3) 4 NOH. 26 is etched away. At this time, the passivation film 11 (P-SiN), the SiO 2 film 25, and the aluminum wiring layer are hardly etched by selective etching.

その結果、片持ち梁13が形成される。   As a result, a cantilever 13 is formed.

(第3実施例)
次に、第3実施例を第1実施例との相違点を中心に説明する。
(Third embodiment)
Next, the third embodiment will be described focusing on the differences from the first embodiment.

前記第1,第2実施例においてはウェハ接合の前にトレンチ内にポリシリコンを埋め込んだが、本実施例ではウェハ接合後トレンチ内にポリシリコンを埋め込み、最終工程でこの埋め込んだポリシリコンを除去し、加速度センサを作製している。   In the first and second embodiments, polysilicon is buried in the trench before wafer bonding, but in this embodiment, polysilicon is buried in the trench after wafer bonding, and the buried polysilicon is removed in the final step. The acceleration sensor is manufactured.

図22〜図28には、製造工程を示す。図22に示すように、n型(100)単結晶シリコン基板30を用意し、その主表面に深さ0.1〜5μmの凹部31を形成する。一方、図23に示すように、単結晶シリコン基板32を用意し、その主表面に熱酸化によるSiO膜33を形成する。そして、単結晶シリコン基板30の主表面と単結晶シリコン基板32の主表面とを接合する。 22 to 28 show the manufacturing process. As shown in FIG. 22, an n-type (100) single crystal silicon substrate 30 is prepared, and a recess 31 having a depth of 0.1 to 5 μm is formed on the main surface. On the other hand, as shown in FIG. 23, a single crystal silicon substrate 32 is prepared, and a SiO 2 film 33 is formed on the main surface by thermal oxidation. Then, the main surface of single crystal silicon substrate 30 and the main surface of single crystal silicon substrate 32 are joined.

さらに、図24に示すように、単結晶シリコン基板30の裏面側を所定の厚さ(0.1〜30μm)になるまで鏡面研磨する。そして、図25に示すように、SiO膜34を0.1〜2μm形成し、続いてエッチングによりトレンチ35を形成する。この時、片持ち梁13が形成される。 Further, as shown in FIG. 24, the back surface side of the single crystal silicon substrate 30 is mirror-polished until a predetermined thickness (0.1 to 30 μm) is reached. Then, as shown in FIG. 25, a SiO 2 film 34 is formed in a thickness of 0.1 to 2 μm, and then a trench 35 is formed by etching. At this time, the cantilever 13 is formed.

次に、熱拡散法等により、ヒ素やリンのN型不純物を高濃度に導入し、SiO膜33,34で覆われていない領域にn+高濃度層36を形成する。続いて、図26に示すように、単結晶シリコン基板30の表面にポリシリコン膜37を形成してトレンチ35をポリシリコン膜37で充填する。その後、図27に示すように、ポリシリコン膜37の表面を選択研磨してSiO膜34が表れるまで平坦にする。さらに、図28に示すように、信号処理回路10を形成した後、最後に単結晶シリコン基板30の裏面側(上面側)からポリシリコン膜37をエッチング除去して片持ち梁13を形成する。 Next, N-type impurities such as arsenic and phosphorus are introduced at a high concentration by a thermal diffusion method or the like, and an n + high concentration layer 36 is formed in a region not covered with the SiO 2 films 33 and 34. Subsequently, as shown in FIG. 26, a polysilicon film 37 is formed on the surface of the single crystal silicon substrate 30, and the trench 35 is filled with the polysilicon film 37. Thereafter, as shown in FIG. 27, the surface of the polysilicon film 37 is selectively polished and flattened until the SiO 2 film 34 appears. Further, as shown in FIG. 28, after the signal processing circuit 10 is formed, finally, the polysilicon film 37 is etched away from the back surface (upper surface) of the single crystal silicon substrate 30 to form the cantilever 13.

このように本実施例では、単結晶シリコン基板30の主表面と、SiO膜(絶縁膜)33を形成した単結晶シリコン基板32とを、SiO膜33を介して接合し(第1工程)、単結晶シリコン基板30の裏面側を所定量研磨して単結晶シリコン基板30を薄膜化する(第2工程)。そして、単結晶シリコン基板30の裏面に、片持ち梁13を形成するための所定深さのトレンチ(溝)35を形成し(第3工程)、単結晶シリコン基板30の裏面にポリシリコン膜37を形成してトレンチ35をポリシリコン膜37にて充填するとともに、そのポリシリコン膜37の表面を平滑化する(第4工程)。さらに、単結晶シリコン基板30に信号処理回路を形成した後、単結晶シリコン基板30の裏面側からポリシリコン膜37をエッチング除去して片持ち梁13を形成した(第5工程)。 As described above, in this embodiment, the main surface of the single crystal silicon substrate 30 and the single crystal silicon substrate 32 on which the SiO 2 film (insulating film) 33 is formed are bonded via the SiO 2 film 33 (first step). ) A predetermined amount of the back side of the single crystal silicon substrate 30 is polished to reduce the thickness of the single crystal silicon substrate 30 (second step). Then, a trench (groove) 35 having a predetermined depth for forming the cantilever 13 is formed on the back surface of the single crystal silicon substrate 30 (third step), and the polysilicon film 37 is formed on the back surface of the single crystal silicon substrate 30. The trench 35 is filled with the polysilicon film 37, and the surface of the polysilicon film 37 is smoothed (fourth step). Further, after forming a signal processing circuit on the single crystal silicon substrate 30, the polysilicon film 37 was etched away from the back side of the single crystal silicon substrate 30 to form the cantilever 13 (fifth step).

よって、ウェハプロセスの途中における信号処理回路10の形成プロセスでは、ポリシリコン膜37により単結晶シリコン基板30の上面部分にはトレンチ35が埋められており、IC素子の汚染、製造装置への汚染、それに伴う電気特性の不良や劣化が防止できる。つまり、ウェハプロセスはプロセス途中の熱処理、フォトリソグラフィー処理等においてウェハ表面に凹部や貫通孔等の表面構造が現れないようにすることにより、コンタミネーション等を防止してウェハプロセスの安定化を図り、高精度の加速度センサを安定して供給することができる。   Therefore, in the formation process of the signal processing circuit 10 in the middle of the wafer process, the trench 35 is buried in the upper surface portion of the single crystal silicon substrate 30 by the polysilicon film 37, contamination of the IC element, contamination of the manufacturing apparatus, Accordingly, it is possible to prevent electrical characteristics from being deteriorated or deteriorated. In other words, in the wafer process, by preventing surface structures such as recesses and through-holes from appearing on the wafer surface during heat treatment, photolithography processing, etc. during the process, contamination is prevented and the wafer process is stabilized. A highly accurate acceleration sensor can be stably supplied.

(第4実施例)
次に、第4実施例を第3実施例との相違点を中心に説明する。
(Fourth embodiment)
Next, the fourth embodiment will be described focusing on the differences from the third embodiment.

本実施例は前記第3実施例に比較してより安価にセンサを製造するためのものである。図29〜図31には、製造工程を示す。   This embodiment is for manufacturing a sensor at a lower cost than the third embodiment. 29 to 31 show the manufacturing process.

図29に示すように、単結晶シリコン基板40の主表面に0.1〜2μmのSiO膜41を形成するとともに、このSiO膜41を挟んで単結晶シリコン基板42を接合する。そして、図30に示すように、単結晶シリコン基板42の上面を研磨して単結晶シリコン基板42を所定の厚さにする。つまり、単結晶シリコン基板42の厚さを、例えば、3μm程度に薄膜化する。その後、単結晶シリコン基板42の上面に高濃度n+拡散層43を形成し、さらに、その上にSiO膜44を形成する。 As shown in FIG. 29, a 0.1 to 2 μm SiO 2 film 41 is formed on the main surface of the single crystal silicon substrate 40, and the single crystal silicon substrate 42 is bonded with the SiO 2 film 41 interposed therebetween. Then, as shown in FIG. 30, the upper surface of the single crystal silicon substrate 42 is polished so that the single crystal silicon substrate 42 has a predetermined thickness. That is, the thickness of the single crystal silicon substrate 42 is reduced to about 3 μm, for example. Thereafter, a high concentration n + diffusion layer 43 is formed on the upper surface of the single crystal silicon substrate 42, and an SiO 2 film 44 is further formed thereon.

続いて、図31に示すように、単結晶シリコン基板42にトレンチ45を形成し、フッ酸溶液によりもこのトレンチ45より下層にあるSiO膜41を部分的にエッチング除去する。この時、片持ち梁13となる部分の下部のSiO膜41は完全に除去される。 Subsequently, as shown in FIG. 31, a trench 45 is formed in the single crystal silicon substrate 42, and the SiO 2 film 41 below the trench 45 is partially removed by etching with a hydrofluoric acid solution. At this time, the SiO 2 film 41 below the portion that becomes the cantilever 13 is completely removed.

その後の処理は、図26〜図28と同じである。次に、この第4の実施例の応用例を図32〜図34を用いて説明する。図32に示すように、単結晶シリコン基板40の主表面に0.1〜2μmのSiO膜41を形成するとともに、単結晶シリコン基板42の主表面の所定領域に深さが0.1〜3μmの凹部47を形成する。そして、SiO膜41を挟んで単結晶シリコン基板42の主表面を接合する。さらに、図33に示すように、単結晶シリコン基板42の上面を研磨して単結晶シリコン基板42を所定の厚さにする。つまり、単結晶シリコン基板42の厚さを、例えば、3μm程度に薄膜化する。その後、単結晶シリコン基板42の上面に高濃度n+拡散層43を形成し、さらに、その上にSiO膜44を形成する。 Subsequent processing is the same as that shown in FIGS. Next, an application example of the fourth embodiment will be described with reference to FIGS. As shown in FIG. 32, a 0.1 to 2 μm SiO 2 film 41 is formed on the main surface of the single crystal silicon substrate 40, and a depth of 0.1 to 0.1 in a predetermined region on the main surface of the single crystal silicon substrate 42. A concave portion 47 of 3 μm is formed. Then, the main surface of the single crystal silicon substrate 42 is bonded with the SiO 2 film 41 interposed therebetween. Further, as shown in FIG. 33, the upper surface of the single crystal silicon substrate 42 is polished so that the single crystal silicon substrate 42 has a predetermined thickness. That is, the thickness of the single crystal silicon substrate 42 is reduced to about 3 μm, for example. Thereafter, a high concentration n + diffusion layer 43 is formed on the upper surface of the single crystal silicon substrate 42, and an SiO 2 film 44 is further formed thereon.

続いて、図34に示すように、単結晶シリコン基板42に対し凹部47に至るトレンチ45を形成し、片持ち梁13を形成する。その後の処理は、図26〜図28と同じである。   Subsequently, as shown in FIG. 34, a trench 45 reaching the recess 47 is formed in the single crystal silicon substrate 42, and the cantilever 13 is formed. Subsequent processing is the same as that shown in FIGS.

このようにすることにより、図31のようにSiO膜41を部分的にエッチング除去する場合に比べ、より確実に電気的絶縁をとることができることとなる。 By doing so, the electrical insulation can be more reliably obtained as compared with the case where the SiO 2 film 41 is partially etched away as shown in FIG.

尚、この発明は上記各実施例に限定されるものではなく、例えば、片持ち梁構造の他にも、両持ち梁構造や多数持ち梁構造に対して適用可能である。又、図35に示すように、単結晶シリコン基板50に対し2つの加速度センサ13a,13bを形成し、加速度センサ13aによりX方向を、加速度センサ13bによりY方向の加速度を検出するようにしてもよい。さらに、このX,Y方向加速度センサ13a,13bに対し表面垂直方向に対して加速度を検出可能な加速度センサを同一基板に形成し、三次元方向の加速度を検知するようにしてもよい。さらに、容量型として本加速度センサを用いる場合は、いわゆるサーボ型(閉ループ回路構成)にすることにより、より特性の安定化を図ることができる。   The present invention is not limited to the above embodiments, and can be applied to, for example, a cantilever beam structure or a multi-beam structure other than a cantilever beam structure. As shown in FIG. 35, two acceleration sensors 13a and 13b are formed on the single crystal silicon substrate 50, and the X direction is detected by the acceleration sensor 13a and the acceleration in the Y direction is detected by the acceleration sensor 13b. Good. Further, an acceleration sensor that can detect acceleration in the surface vertical direction may be formed on the same substrate with respect to the X and Y direction acceleration sensors 13a and 13b to detect acceleration in a three-dimensional direction. Furthermore, when this acceleration sensor is used as a capacitive type, the characteristics can be further stabilized by using a so-called servo type (closed loop circuit configuration).

又、上記各実施例ではポリシリコン膜6,26,37にてトレンチ(溝)3,23,35を充填したが、多結晶又は非結質又はそれらの混在したシリコン膜を用いてもよい。つまり、ポリシリコン又はアモルアァスシリコン又はポリシリコンとアモルアァスシリコンの混在したシリコン膜を用いてもよい。   In each of the above embodiments, the trenches (grooves) 3, 23, and 35 are filled with the polysilicon films 6, 26, and 37. However, a polycrystalline silicon film, a non-condensed silicon film, or a mixed silicon film may be used. In other words, polysilicon, amorphous silicon, or a silicon film in which polysilicon and amorphous silicon are mixed may be used.

以上詳述したようにこの発明によれば、新規な構造にて高精度、高信頼性を図ることができる優れた効果を発揮する。   As described above in detail, according to the present invention, an excellent effect of achieving high accuracy and high reliability with a novel structure is exhibited.

加速度センサの平面図である。It is a top view of an acceleration sensor. 図1のA−A断面を示す図である。It is a figure which shows the AA cross section of FIG. 第1実施例の製造工程を示す図である。It is a figure which shows the manufacturing process of 1st Example. 製造工程を示す図である。It is a figure which shows a manufacturing process. 製造工程を示す図である。It is a figure which shows a manufacturing process. 製造工程を示す図である。It is a figure which shows a manufacturing process. 製造工程を示す図である。It is a figure which shows a manufacturing process. 製造工程を示す図である。It is a figure which shows a manufacturing process. 製造工程を示す図である。It is a figure which shows a manufacturing process. 製造工程を示す図である。It is a figure which shows a manufacturing process. 第1実施例の応用例を示す平面図である。It is a top view which shows the application example of 1st Example. 図11のB−B断面を示す図である。It is a figure which shows the BB cross section of FIG. 第2実施例の製造工程を示す図である。It is a figure which shows the manufacturing process of 2nd Example. 製造工程を示す図である。It is a figure which shows a manufacturing process. 製造工程を示す図である。It is a figure which shows a manufacturing process. 製造工程を示す図である。It is a figure which shows a manufacturing process. 製造工程を示す図である。It is a figure which shows a manufacturing process. 製造工程を示す図である。It is a figure which shows a manufacturing process. 製造工程を示す図である。It is a figure which shows a manufacturing process. 製造工程を示す図である。It is a figure which shows a manufacturing process. 製造工程を示す図である。It is a figure which shows a manufacturing process. 第3実施例の製造工程を示す図である。It is a figure which shows the manufacturing process of 3rd Example. 製造工程を示す図である。It is a figure which shows a manufacturing process. 製造工程を示す図である。It is a figure which shows a manufacturing process. 製造工程を示す図である。It is a figure which shows a manufacturing process. 製造工程を示す図である。It is a figure which shows a manufacturing process. 製造工程を示す図である。It is a figure which shows a manufacturing process. 製造工程を示す図である。It is a figure which shows a manufacturing process. 第4実施例の製造工程を示す図である。It is a figure which shows the manufacturing process of 4th Example. 製造工程を示す図である。It is a figure which shows a manufacturing process. 製造工程を示す図である。It is a figure which shows a manufacturing process. 第4実施例の応用例の製造工程を示す図である。It is a figure which shows the manufacturing process of the application example of 4th Example. 製造工程を示す図である。It is a figure which shows a manufacturing process. 製造工程を示す図である。It is a figure which shows a manufacturing process. 別例の加速度センサの平面図である。It is a top view of the acceleration sensor of another example.

符号の説明Explanation of symbols

1 単結晶シリコン基板
2 SiO膜(絶縁膜)
3 トレンチ(溝)
6 ポリシリコン膜
8 単結晶シリコン基板
9 SiO膜(絶縁膜)
10 信号処理回路
13 片持ち梁
1 Single crystal silicon substrate 2 SiO 2 film (insulating film)
3 Trench
6 Polysilicon film 8 Single crystal silicon substrate 9 SiO 2 film (insulating film)
10 Signal processing circuit 13 Cantilever beam

Claims (8)

シリコン材料から形成された第1層と、該第1層の下面側に絶縁部材を介して配置されたシリコン材料から形成された第2層とを備え、
前記第1層は、
力学量に応じて水平方向に変位する可動電極を有し、前記絶縁部材を介して前記第2層に固定された支持梁と、
前記支持梁を形成するために前記第1層を貫通して設けられた絶縁溝と、
前記絶縁溝を挟んで前記支持梁の側方に設けられ、前記絶縁部材を介して前記第2層に固定された固定電極と
前記支持梁及び前記固定電極の周囲に配置され、前記絶縁部材上に形成され前記支持梁及び前記固定電極から絶縁溝で電気的に分離された周縁部と、から構成され、
前記第1層の上面から下面に対する方向の前記可動電極の厚みは、前記固定電極の厚みよりも薄いことを特徴とする半導体力学量センサ。
A first layer formed of a silicon material, and a second layer formed of a silicon material disposed on the lower surface side of the first layer via an insulating member,
The first layer is
A support beam having a movable electrode that is displaced in a horizontal direction according to a mechanical quantity, and fixed to the second layer via the insulating member;
An insulating groove provided through the first layer to form the support beam;
A fixed electrode provided on a side of the support beam across the insulating groove and fixed to the second layer via the insulating member ;
A peripheral portion disposed around the support beam and the fixed electrode, and formed on the insulating member and electrically separated from the support beam and the fixed electrode by an insulating groove ;
The thickness of the movable electrode in the direction from the upper surface to the lower surface of the first layer is smaller than the thickness of the fixed electrode.
シリコン材料から形成された第1層(42)と、該第1層の下面側に絶縁部材(41)を介して配置されたシリコン材料から形成された第2層(40)とを備え、
前記第1層は、
力学量に応じて水平方向に変位する可動電極を有し、前記絶縁部材を介して前記第2層に固定された支持梁(13)と、
前記支持梁を形成するために前記第1層を貫通して設けられた絶縁溝(35、45)と、
前記絶縁溝を挟んで前記支持梁の側方に設けられ、前記絶縁部材を介して前記第2層に固定された固定電極(14、15、16、17)と、
前記支持梁及び前記固定電極の周囲に配置され、前記絶縁部材上に形成され前記支持梁及び前記固定電極から絶縁溝で電気的に分離された周縁部と、から構成され、
前記第1層と前記絶縁部材との間において、前記絶縁溝に至る箇所には凹部(31、47)が設けられることを特徴とする半導体力学量センサ。
A first layer (42) formed from a silicon material, and a second layer (40) formed from a silicon material disposed via an insulating member (41) on the lower surface side of the first layer,
The first layer is
A support beam (13) having a movable electrode that is displaced in a horizontal direction according to a mechanical quantity, and fixed to the second layer via the insulating member;
Insulating grooves (35, 45) provided through the first layer to form the support beam;
A fixed electrode (14, 15, 16, 17) provided on the side of the support beam across the insulating groove and fixed to the second layer via the insulating member;
A peripheral portion disposed around the support beam and the fixed electrode, and formed on the insulating member and electrically separated from the support beam and the fixed electrode by an insulating groove ;
A semiconductor dynamic quantity sensor characterized in that a recess (31, 47) is provided between the first layer and the insulating member at a location reaching the insulating groove.
前記第1層と前記第2層とは前記絶縁部材により互いに電気的に絶縁されており、
前記第1層は、前記固定電極および前記支持梁の周囲に前記絶縁部材を介して前記第2層に固定された周縁部(10)を有することを特徴とする請求項1または2に記載の半導体力学量センサ。
The first layer and the second layer are electrically insulated from each other by the insulating member,
The said 1st layer has the peripheral part (10) fixed to the said 2nd layer through the said insulating member around the said fixed electrode and the said support beam, The Claim 1 or 2 characterized by the above-mentioned. Semiconductor dynamic quantity sensor.
前記可動電極の下方には、前記絶縁部材が配置されることを特徴とする請求項1ないし3のいずれかに記載の半導体力学量センサ。   The semiconductor dynamic quantity sensor according to claim 1, wherein the insulating member is disposed below the movable electrode. 前記絶縁部材は、SiOであることを特徴とする請求項1ないし4のいずれかに記載の半導体力学量センサ。 The semiconductor mechanical quantity sensor according to claim 1, wherein the insulating member is SiO 2 . 前記絶縁溝は、前記支持梁の全周に設けられていることを特徴とする請求項1ないし5のいずれかに記載の半導体力学量センサ。   6. The semiconductor dynamic quantity sensor according to claim 1, wherein the insulating groove is provided on the entire circumference of the support beam. シリコン材料から形成された第1層の主表面に凹部(47)を形成する第1工程と、
絶縁部材を有するシリコン材料から形成された第2層の該絶縁部材側と、前記第1層の前記凹部が形成された側とを接合する第2工程と、
前記第1層をエッチングして前記凹部(47)に至るトレンチを形成し、支持梁を画定する第3工程とを備えたことを特徴とする半導体力学量センサの製造方法。
A first step of forming a recess (47) in the main surface of the first layer formed of a silicon material ;
A second step of joining the insulating member side of the second layer formed of a silicon material having an insulating member and the side of the first layer on which the concave portion is formed;
A method of manufacturing a semiconductor dynamic quantity sensor, comprising: a third step of etching the first layer to form a trench reaching the recess (47) and defining a support beam.
前記第3工程の後、さらに前記トレンチを充填物で充填するとともに該充填物を平滑化する第4工程と、
前記第1層に回路を形成する第5工程と、
前記充填物を除去する第6工程とを有することを特徴とする請求項7に記載の半導体力学量センサの製造方法。
After the third step, a fourth step of further filling the trench with a filling and smoothing the filling;
A fifth step of forming a circuit in the first layer;
The method according to claim 7, further comprising a sixth step of removing the filler.
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