JPH0378064A - Input/output control system under integrated memory control of peripheral control part - Google Patents
Input/output control system under integrated memory control of peripheral control partInfo
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- 230000002093 peripheral effect Effects 0.000 title claims abstract description 32
- 238000012545 processing Methods 0.000 claims abstract description 33
- 238000000034 method Methods 0.000 claims description 7
- 230000006870 function Effects 0.000 claims description 5
- 230000002159 abnormal effect Effects 0.000 abstract description 4
- 238000012805 post-processing Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 4
- 101100168904 Schizosaccharomyces pombe (strain 972 / ATCC 24843) cul3 gene Proteins 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、周辺制御部との入出力管理方式に関し、特に
、主記憶部に専用領域を設定した統合メモリ管理方式に
関する。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to an input/output management system with a peripheral control unit, and more particularly to an integrated memory management system in which a dedicated area is set in a main storage unit.
従来の技術
従来の入出力制御方式においては、各周辺制御部にロー
カルメモリが存在して、そのローカルメモリ上に入出力
管理情報が含まれていた。2. Description of the Related Art In conventional input/output control systems, each peripheral control unit has a local memory, and input/output management information is contained in the local memory.
例えば、第5図に示したように、演算処理装置(EPU
)から入出力(Ilo)要求が出され、周辺制御部(p
cu)がその指示に基づき当該入出力処理を行い、完了
すると演算処理装置(EPU)に対して入出力完了通知
を出す6通常、これは演算処理装置(EPU)に対する
割込みの形態をとる。この入出力完了通知には、当該入
出力処理の概要情報が含まれているが、異常終了の場合
等においては、詳細情報を見なければその後の処理を決
定できない場合がある1例えば、異常終了の状態によっ
ては再試行可能の場合もあり、また同じ再試行可能であ
っても、最初からか途中の入出力要求からかは詳細情報
で判別するしかない、この場合、演算処理装置はステー
タス・リード要求を出し、終了状態の詳細情報を読出す
必要がある。For example, as shown in FIG.
), an input/output (Ilo) request is issued from the peripheral control unit (p
The input/output processing unit (cu) performs the input/output processing based on the instruction, and upon completion, issues an input/output completion notification to the processing unit (EPU).6 Usually, this takes the form of an interrupt to the processing unit (EPU). This input/output completion notification includes summary information of the input/output process, but in the case of abnormal termination, subsequent processing may not be determined without seeing the detailed information1. It may be possible to retry depending on the state of It is necessary to issue a read request and read detailed information on the end status.
発明が解決しようとする課題
上述した従来の入出力制御方式では、入出力(Ilo)
要求の完了通知が行われた後にステータスを読出す処理
が必要となることがあり、これもI10命令で行う為に
演算処理装置を占有することになる。Problems to be Solved by the Invention In the conventional input/output control method described above, the input/output (Ilo)
It may be necessary to read the status after the completion of the request is notified, and since this is also performed using the I10 instruction, it occupies the arithmetic processing unit.
また、その場合の周辺制御部の状態によっては(例えば
異常終了となった場合)、次のステータス・リードが正
常に行われないことがある。Furthermore, depending on the state of the peripheral control unit in that case (for example, if the process ends abnormally), the next status read may not be performed normally.
従って、従来の方式においては、
■、入出力要求の後処理における演算処理装置上のオー
バヘッド、
■、異常終了時等の場合のステータス・リード不可、
の課題があった。Therefore, the conventional method has the following problems: (1) Overhead on the arithmetic processing unit in post-processing of input/output requests; and (2) Inability to read status in case of abnormal termination.
本発明は従来の上記実情に鑑みてなされたものであり、
従って本発明の目的は、従来の技術に内在する上記諸課
題を解決することを可能とした新規な入出力制御方式を
提供することにある。The present invention has been made in view of the above-mentioned conventional situation,
Therefore, an object of the present invention is to provide a novel input/output control method that makes it possible to solve the above-mentioned problems inherent in the conventional technology.
課題を解決するための手段
上記目的を達成する為に、本発明に係る周辺制御部の統
合メモリ管理による入出力制御方式は、各周辺制御部(
pcu)が主記憶部(HEM)上に分割された専用領域
を割当てられており、その専用領域に前記各周辺制御部
の入出力管理情報を書込む機能と、その周辺制御部の専
用領域に書込まれた入出力管理情報を演算処理装置が参
照できる機能とを有して構成される。Means for Solving the Problems In order to achieve the above object, an input/output control method based on integrated memory management of peripheral control units according to the present invention provides
pcu) is allocated a dedicated area divided on the main memory (HEM), and has the function of writing the input/output management information of each peripheral control unit to the dedicated area, and the function of writing the input/output management information of each peripheral control unit to the dedicated area. It is configured with a function that allows the arithmetic processing unit to refer to the written input/output management information.
実施例
次に、本発明をその好ましい一実施例について図面を参
照して具体的に説明する。Embodiment Next, a preferred embodiment of the present invention will be specifically explained with reference to the drawings.
第1図は本発明の一実施例を示すブロック構成図である
。FIG. 1 is a block diagram showing one embodiment of the present invention.
第1図を参照するに、共通バス30に、演算処理装置1
0、主記憶部20、周辺制御部40.41.42.・・
・が接続されている。Referring to FIG. 1, arithmetic processing unit 1 is connected to common bus 30.
0, main storage unit 20, peripheral control unit 40.41.42.・・・
・is connected.
各周辺制御部(pcui 、 PCU2. PCU3・
・・) 40,41゜42、・・・には、入出力を制御
するファームウェア(F/%l) 50.51.52.
・・・が設けられており、演算処理装置10からの入出
力要求に対して当該入出力処理を行う為に、各周辺袋f
f160.61.62.・・・を制御する。Each peripheral control unit (pcui, PCU2, PCU3,
...) 40,41゜42, ... has firmware (F/%l) that controls input/output 50.51.52.
... are provided, and in order to perform input/output processing in response to input/output requests from the arithmetic processing unit 10, each peripheral bag f
f160.61.62. ...control.
主記憶部20は第2図に示すように分割されて管理され
ている。The main storage unit 20 is divided and managed as shown in FIG.
第2図において、各周辺制御部の使用領域25゜26.
27.・・・、28は、そのサイズ、及び主記憶部20
上のロケーションは計算機システム毎に異なる。それら
の使用領域は主記憶部20の固定位置に存在する各周辺
制御部の使用領域ポインタ21.22.23゜・・・、
24からチェーン付けされている。この使用領域ポイン
タ21・・・24の位置は、計算機システムには無関係
に、各周辺制御部40.41.42.・・・によって固
定的に決定されている。In FIG. 2, the usage area of each peripheral control unit is 25°, 26.
27. . . , 28 is its size and main storage unit 20
The above location differs depending on the computer system. These used areas are the used area pointers 21, 22, 23, 21, 22, 23, 21, 22, 23, .
It is chained from 24 onwards. The positions of the used area pointers 21...24 are determined by each peripheral control unit 40, 41, 42, . . . regardless of the computer system. It is fixedly determined by...
この各周辺制御部の使用領域は、各周辺制御部が任意に
使用することができる。また、この使用領域は他の周辺
制御部或いは演算処理装置からその内容を変更できない
ように第3図に示したプロテクションをかけておく。The use area of each peripheral control section can be used by each peripheral control section as desired. Further, this used area is protected as shown in FIG. 3 so that its contents cannot be changed by other peripheral control units or arithmetic processing units.
各周辺制御部40.41.42.・・・は入出力処理の
完了状態等の情報をこの専用領域に書込む。Each peripheral control unit 40.41.42. ... writes information such as the completion status of input/output processing to this dedicated area.
第4図に入出力処理の実施例を示す。FIG. 4 shows an example of input/output processing.
第4図を参照するに、先ず、演算処理装置(EPU)か
ら入出力(Ilo)要求が出されると、各周辺制御部(
PCU )は当該入出力処理を実行する。処理の状態及
び入出力完了情報は、主記憶部(MEM)の専用領域に
書込まれる。この書込み処理は演算処理装置(EPU’
)とは非同期に実行されるので、演算処理装fi(EP
U)のオーバヘッドにはならない。Referring to FIG. 4, first, when an input/output (Ilo) request is issued from the arithmetic processing unit (EPU), each peripheral control unit (
PCU ) executes the relevant input/output processing. Processing status and input/output completion information are written to a dedicated area of the main memory (MEM). This write process is performed by the arithmetic processing unit (EPU').
) is executed asynchronously with the processing unit fi (EP
It does not become the overhead of U).
次に入出力処理が終了すると、各周辺制御部(pcu
)は演算処理装置(EPU)に完了通知を出す。Next, when the input/output processing is completed, each peripheral control unit (pcu
) issues a completion notification to the arithmetic processing unit (EPU).
演算処理装置(EPU)は完了状態をチエツクする為に
、主記憶部(HEM )の当該周辺制御部の専用領域上
のステータス情報を読出す。In order to check the completion status, the arithmetic processing unit (EPU) reads the status information in the dedicated area of the peripheral control unit in the main memory (HEM).
発明の詳細
な説明したように、本発明によれば、主記憶部上に各周
辺制御部の専用領域を設定し、その領域に各周辺制御部
の入出力処理の管理情報を存在させることにより、演算
処理装置がステータス・リードの入出力要求を出さずに
入出力完了情報を読出すことができ、また異常終了時の
場合のように、その後のステータス・リードが不可能な
場合にも、直前の周辺制御部の状態を知ることができる
効果が得られる。As described in detail, according to the present invention, a dedicated area for each peripheral control unit is set on the main memory, and management information for input/output processing of each peripheral control unit is stored in the area. , the processing unit can read the input/output completion information without issuing a status read input/output request, and even when subsequent status reading is impossible, such as in the case of abnormal termination, This provides the advantage of being able to know the previous state of the peripheral control unit.
第1図は本発明の一実施例を示す全体ブロック構成図、
第2図は主記憶部のレイアウトを示す図、第3図は主記
憶部の各専用領域のメモリプロテクションの例を示す図
、第4図は本発明における入出力処理のタイミング・チ
ャート、第5図は従来方式における入出力処理のタイミ
ング・チャートである。
10・・・演算処理装置(EPLI) 、20・・・主
記憶部(MEN)。FIG. 1 is an overall block configuration diagram showing an embodiment of the present invention;
FIG. 2 is a diagram showing the layout of the main memory section, FIG. 3 is a diagram showing an example of memory protection for each dedicated area of the main memory section, FIG. 4 is a timing chart of input/output processing in the present invention, and FIG. The figure is a timing chart of input/output processing in the conventional system. 10... Arithmetic processing unit (EPLI), 20... Main storage unit (MEN).
Claims (1)
バスを経由して主記憶部をアクセスすることができる計
算機システムにおいて、前記各周辺制御部が個別に管理
する入出力完了ステータス等の管理情報を前記主記憶部
の分割された専用の領域に書込む機能と、その周辺制御
部専用領域を前記演算処理装置から参照できる機能とを
含むことを特徴とする周辺制御部の統合メモリ管理によ
る入出力制御方式。In a computer system in which an arithmetic processing unit and a peripheral control unit that controls peripheral devices can access a main memory unit via a common bus, each of the peripheral control units individually manages input/output completion status, etc. Integrated memory management of the peripheral control unit, characterized by including a function of writing information into a divided dedicated area of the main storage unit, and a function of allowing the peripheral control unit exclusive area to be referenced from the arithmetic processing unit. Input/output control method.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21466989A JPH0378064A (en) | 1989-08-21 | 1989-08-21 | Input/output control system under integrated memory control of peripheral control part |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21466989A JPH0378064A (en) | 1989-08-21 | 1989-08-21 | Input/output control system under integrated memory control of peripheral control part |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0378064A true JPH0378064A (en) | 1991-04-03 |
Family
ID=16659610
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP21466989A Pending JPH0378064A (en) | 1989-08-21 | 1989-08-21 | Input/output control system under integrated memory control of peripheral control part |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0378064A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013012106A (en) * | 2011-06-30 | 2013-01-17 | Hitachi Ltd | Control system and memory control method for control system |
-
1989
- 1989-08-21 JP JP21466989A patent/JPH0378064A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2013012106A (en) * | 2011-06-30 | 2013-01-17 | Hitachi Ltd | Control system and memory control method for control system |
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