JPH0377524B2 - - Google Patents
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- JPH0377524B2 JPH0377524B2 JP57103880A JP10388082A JPH0377524B2 JP H0377524 B2 JPH0377524 B2 JP H0377524B2 JP 57103880 A JP57103880 A JP 57103880A JP 10388082 A JP10388082 A JP 10388082A JP H0377524 B2 JPH0377524 B2 JP H0377524B2
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- 238000001514 detection method Methods 0.000 claims description 37
- 238000006243 chemical reaction Methods 0.000 claims description 18
- 238000010586 diagram Methods 0.000 description 6
- 238000005070 sampling Methods 0.000 description 5
- 230000010363 phase shift Effects 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000010276 construction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M1/00—Details of apparatus for conversion
- H02M1/08—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Control Of Voltage And Current In General (AREA)
- Control Of Electrical Variables (AREA)
- Power Conversion In General (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、多重系電力変換制御相違に係り、特
に、電力変換器を制御する制御回路を複数設けて
多重系を構成し、複数の制御回路のうちのいずれ
かが故障しても運転を正常に継続するに好適の多
重系電力変換制御装置に関する。
に、電力変換器を制御する制御回路を複数設けて
多重系を構成し、複数の制御回路のうちのいずれ
かが故障しても運転を正常に継続するに好適の多
重系電力変換制御装置に関する。
第1図は、従来の多重系電力変換制御装置の系
統構成の一例を示すブロツク図である。例えばサ
イリスタ変換器を用いた電力変換器10は、負荷
12に所定の電力を供給する。負荷状態検出手段
すなわち電流検出器14は、負荷12への電力供
給状態を検出し、検出信号100を出力する。多
重系電力変換制御装置は、制御回路16A,16
B、…を含んでいる。各制御回路16A,16
B、…は、負荷12を所定状態にするための指令
信号102を取り込み、検出信号100と指令信
号102とに基づいてサイリスタ変換器10を制
御する制御信号104を形成する。多重系電力変
換制御装置は、制御回路16A,16B,…から
の制御信号104A,104B,…を切り換え、
パルストランス18を介して、いずれかの制御信
号をサイリスタ変換器10に供給する。
統構成の一例を示すブロツク図である。例えばサ
イリスタ変換器を用いた電力変換器10は、負荷
12に所定の電力を供給する。負荷状態検出手段
すなわち電流検出器14は、負荷12への電力供
給状態を検出し、検出信号100を出力する。多
重系電力変換制御装置は、制御回路16A,16
B、…を含んでいる。各制御回路16A,16
B、…は、負荷12を所定状態にするための指令
信号102を取り込み、検出信号100と指令信
号102とに基づいてサイリスタ変換器10を制
御する制御信号104を形成する。多重系電力変
換制御装置は、制御回路16A,16B,…から
の制御信号104A,104B,…を切り換え、
パルストランス18を介して、いずれかの制御信
号をサイリスタ変換器10に供給する。
制御回路16Aは、電流検出器14からの検出
信号100と指令器160Aからの指令信号10
2Aとの偏差を演算し信号106Aを得る加算器
161Aと、加算器161Aからの信号106A
を取り込み所定の演算処理を実行し演算信号10
8Aを形成する演算器162Aと、演算器162
Aからの演算信号108Aと制御回路16Bから
の演算信号108Bとを取り込み偏差110Aを
検出する偏差検出器163Aと、スチツチ164
Aを介して偏差検出器163Aからの偏差110
Aを取り込むとともに演算信号108Aを取り込
み加算信号112Aを得る加算器165Aと、加
算器165Aからの加算信号112Aに基づき制
御信号104を形成するパルス移相器166A
と、制御信号104をパルストランス18に供給
するスイツチ167Aとを備えている。
信号100と指令器160Aからの指令信号10
2Aとの偏差を演算し信号106Aを得る加算器
161Aと、加算器161Aからの信号106A
を取り込み所定の演算処理を実行し演算信号10
8Aを形成する演算器162Aと、演算器162
Aからの演算信号108Aと制御回路16Bから
の演算信号108Bとを取り込み偏差110Aを
検出する偏差検出器163Aと、スチツチ164
Aを介して偏差検出器163Aからの偏差110
Aを取り込むとともに演算信号108Aを取り込
み加算信号112Aを得る加算器165Aと、加
算器165Aからの加算信号112Aに基づき制
御信号104を形成するパルス移相器166A
と、制御信号104をパルストランス18に供給
するスイツチ167Aとを備えている。
他の制御回路16B,…も制御回路16Aと同
様に構成されている。
様に構成されている。
スイツチ1645と167とは、各制御回路1
6A,16B,…の内部で運動する。スチツチ1
64は、自らの系を使用中は回路を遮断する一方
で不使用時は回路を接続する状態になり、スイツ
チ167は、自らの系を使用中は回路を接続する
一方で不使用時は回路を遮断する状態になる。各
スイツチ164A,164B,…とスチツチ16
7A,167B,…とは、診断装置20により制
御される。診断装置20は、演算器162A,1
62B,…およびパルス移相器166A,166
B,…からの信号を取り込み、制御回路16A,
16B,…が故障しているか否かを診断する。
6A,16B,…の内部で運動する。スチツチ1
64は、自らの系を使用中は回路を遮断する一方
で不使用時は回路を接続する状態になり、スイツ
チ167は、自らの系を使用中は回路を接続する
一方で不使用時は回路を遮断する状態になる。各
スイツチ164A,164B,…とスチツチ16
7A,167B,…とは、診断装置20により制
御される。診断装置20は、演算器162A,1
62B,…およびパルス移相器166A,166
B,…からの信号を取り込み、制御回路16A,
16B,…が故障しているか否かを診断する。
第1図に示す多重系電力変換制御装置は、制御
回路16Aを使用中は制御回路16B,…待期状
態とし、制御回路16Bを使用中は制御回路16
A,…を待期状態として用いる。
回路16Aを使用中は制御回路16B,…待期状
態とし、制御回路16Bを使用中は制御回路16
A,…を待期状態として用いる。
例えば、制御回路16Aを使用状態とし制御回
路16Bを待期状態として使用する場合、制御回
路16Aにおいては、スイツチ167Aを接続状
態としスイツチ164Aを遮断状態とし、制御回
路16Bにおいては、スイツチ167Bを遮断状
態とし、スイツチ164Bを接続状態とする。
路16Bを待期状態として使用する場合、制御回
路16Aにおいては、スイツチ167Aを接続状
態としスイツチ164Aを遮断状態とし、制御回
路16Bにおいては、スイツチ167Bを遮断状
態とし、スイツチ164Bを接続状態とする。
制御回路16Aの加算器161Aは、指令器1
60Aからの指令信号102Aと電流検出器14
からの検出信号100との偏差を演算し、信号1
06Aを得て、演算器162Aに出力する。演算
器162Aは、所定の演算処理を実行し演算信号
108Aを出力する。この場合、スチツチ164
Aが遮断状態となつているので、加算器165A
は、演算信号108Aを加算信号112Aとし
て、パルス移相器166Aに出力する。パルス移
相器166Aは、加算信号112Aを取り込み、
所定の移相処理を実行して制御信号104Aを出
力し、パルストランス18を介して、サイリスタ
変換器10のゲートに印加する。
60Aからの指令信号102Aと電流検出器14
からの検出信号100との偏差を演算し、信号1
06Aを得て、演算器162Aに出力する。演算
器162Aは、所定の演算処理を実行し演算信号
108Aを出力する。この場合、スチツチ164
Aが遮断状態となつているので、加算器165A
は、演算信号108Aを加算信号112Aとし
て、パルス移相器166Aに出力する。パルス移
相器166Aは、加算信号112Aを取り込み、
所定の移相処理を実行して制御信号104Aを出
力し、パルストランス18を介して、サイリスタ
変換器10のゲートに印加する。
一方、制御回路16Bにおいては、偏差検出器
163Bが、制御回路16Aの演算器162Aの
演算信号108Aと自らの演算器162Bの演算
信号108Bとを取り込み、偏差110Bを検出
し、スイツチ164Bを介して、加算器165B
に印加する。加算器165Bは、演算器162B
からの演算信号108Bとを偏差110Bとを加
算し、加算信号112Bを得る。パルス移相器1
66Bは、加算信号112Bに基づいて、制御信
号を104Bを出力する。したがつて、パルス移
相器166Bから出力される制御信号104B
は、制御回路16Aから出力されている制御信号
104Aと一応同じものとして、制御回路16A
が故障した時にその制御信号104Aに代えて、
パルストランス18に加えられる。
163Bが、制御回路16Aの演算器162Aの
演算信号108Aと自らの演算器162Bの演算
信号108Bとを取り込み、偏差110Bを検出
し、スイツチ164Bを介して、加算器165B
に印加する。加算器165Bは、演算器162B
からの演算信号108Bとを偏差110Bとを加
算し、加算信号112Bを得る。パルス移相器1
66Bは、加算信号112Bに基づいて、制御信
号を104Bを出力する。したがつて、パルス移
相器166Bから出力される制御信号104B
は、制御回路16Aから出力されている制御信号
104Aと一応同じものとして、制御回路16A
が故障した時にその制御信号104Aに代えて、
パルストランス18に加えられる。
しかし、この種の多重系電力変換制御装置にお
いては、パルス移相器166Aおよび166B等
における移相遅れ等は同しであるという仮定に基
づいているため、パルス移相器166Aまたは1
66B等の内部故障や内部ドリフト等により、パ
ルス移相器166Aからの制御信号104Aとパ
ルス移相器166Bから制御信号104B等との
間に位相差が生じることがあつた。このように、
制御信号104Aと104B等との間に位相差が
あると、制御信号切り換えの前後において、大き
な偏差が生じることがあり、この偏差が負荷やサ
イリスタ変換器等を与え、その変動の大きさによ
つてはトリツプに移行するという欠点があつた。
いては、パルス移相器166Aおよび166B等
における移相遅れ等は同しであるという仮定に基
づいているため、パルス移相器166Aまたは1
66B等の内部故障や内部ドリフト等により、パ
ルス移相器166Aからの制御信号104Aとパ
ルス移相器166Bから制御信号104B等との
間に位相差が生じることがあつた。このように、
制御信号104Aと104B等との間に位相差が
あると、制御信号切り換えの前後において、大き
な偏差が生じることがあり、この偏差が負荷やサ
イリスタ変換器等を与え、その変動の大きさによ
つてはトリツプに移行するという欠点があつた。
本発明の目的は、制御信号の切り換え時に偏差
を生ずることがなく、負荷やサイリスタ変換器等
に変動を与えることのない多重系電力変換制御装
置を提供することがある。
を生ずることがなく、負荷やサイリスタ変換器等
に変動を与えることのない多重系電力変換制御装
置を提供することがある。
本発明は、上記目的を達成するために、電力変
換器から所定の電力が供給される負荷の状態を検
出する負荷状態検出手段からの検出信号を取り込
むとともに前記負荷を所定の状態とするための指
令信号を取り込みこれらの検出信号および指令信
号に基づいて電力変換器を制御する制御信号を形
成する複数の対等な制御回路を設け、これら複数
の対等な制御回路からの制御信号を切り換えて電
力変換器に供給する多重系電力変換制御装置にお
いて、前記各制御回路が、負荷状態検出手段から
の検出信号と指令値との偏差を演算する加算器
と、加算から信号を取り込み所定の演算処理を行
なう演算器と、演算された信号に基づいて制御信
号を形成するパルス移相器と、パルス移相器から
出力される制御信号および現に電力変換器に供給
されている制御信号を取り込み両信号の位相の偏
差を検出しこの偏差に基づいて偏差修正信号を形
成し前記加算器に印加する偏差検出手段とを備え
た多重系電力変換制御装置を提案するものであ
る。
換器から所定の電力が供給される負荷の状態を検
出する負荷状態検出手段からの検出信号を取り込
むとともに前記負荷を所定の状態とするための指
令信号を取り込みこれらの検出信号および指令信
号に基づいて電力変換器を制御する制御信号を形
成する複数の対等な制御回路を設け、これら複数
の対等な制御回路からの制御信号を切り換えて電
力変換器に供給する多重系電力変換制御装置にお
いて、前記各制御回路が、負荷状態検出手段から
の検出信号と指令値との偏差を演算する加算器
と、加算から信号を取り込み所定の演算処理を行
なう演算器と、演算された信号に基づいて制御信
号を形成するパルス移相器と、パルス移相器から
出力される制御信号および現に電力変換器に供給
されている制御信号を取り込み両信号の位相の偏
差を検出しこの偏差に基づいて偏差修正信号を形
成し前記加算器に印加する偏差検出手段とを備え
た多重系電力変換制御装置を提案するものであ
る。
本発明においては、各制御回路が、自からのパ
ルス移相器から出力される制御信号と現に電力変
換器に供給されている制御信号とを取り込み、両
信号の位相の偏差を検出し、この偏差に基づいて
偏差修正信号を形成し、自らの加算器にフイード
バツクして印加する偏差検出手段とを備えている
ので、自らのパルス移相器から出力される制御信
号が現に電力変換器に供給されている制御信号に
常に一致していることになる。
ルス移相器から出力される制御信号と現に電力変
換器に供給されている制御信号とを取り込み、両
信号の位相の偏差を検出し、この偏差に基づいて
偏差修正信号を形成し、自らの加算器にフイード
バツクして印加する偏差検出手段とを備えている
ので、自らのパルス移相器から出力される制御信
号が現に電力変換器に供給されている制御信号に
常に一致していることになる。
したがつて、使用中の制御回路と待機中の制御
回路との制御信号を切り換えた時に偏差を生ずる
ことがなく、負荷やサイリスタ変換器等に変動を
与えることもない。
回路との制御信号を切り換えた時に偏差を生ずる
ことがなく、負荷やサイリスタ変換器等に変動を
与えることもない。
第2図は、本発明による多重系電力変換制御装
置の一実施例の系統構成を示すブロツク図であ
る。第2図において、第1図の従来例と同じ機能
を果たす部分には、同一の符号を付け、その説明
を省略する。
置の一実施例の系統構成を示すブロツク図であ
る。第2図において、第1図の従来例と同じ機能
を果たす部分には、同一の符号を付け、その説明
を省略する。
本実施例の制御回路26Aが、第1図の制御回
路16Aと異なるのは、偏差検出器163A,ス
イツチ164A,加算器165Aを削除する一方
で、パルストランス18を介してサイルスタ変換
器10に現に供給されている制御信号120を取
り込み、この制御信号120を制御回路26A自
身から出力される制御信号104と比較し、その
比較結果に応じて制御回路26Aから出力される
制御信号104Aを修正するようにしたことであ
る。
路16Aと異なるのは、偏差検出器163A,ス
イツチ164A,加算器165Aを削除する一方
で、パルストランス18を介してサイルスタ変換
器10に現に供給されている制御信号120を取
り込み、この制御信号120を制御回路26A自
身から出力される制御信号104と比較し、その
比較結果に応じて制御回路26Aから出力される
制御信号104Aを修正するようにしたことであ
る。
制御回路26は、指令信号102Aを設定する
指令器160Aと、指令器160Aから指令信号
102Aと電流検出器14からの検出信号100
との偏差を演算して信号106Aを得る加算器1
61Aと、信号106Aを取り込み所定の演算処
理を行なつて演算信号108Aを形成する演算器
162Aと、演算器162Aからの演算信号10
8Aに基づいて制御信号104Aを形成するパル
ス移相器166Aと、パルス移相器166Aから
出力される制御信号104Aとサイリスタ変換器
10に現に供給されている制御信号120とを取
り込み、制御信号104Aと制御信号120との
偏差を検出し、この偏差に基づいて偏差修正信号
130を形成し、偏差修正信号130を加算器1
61Aに印加する偏差検出手段30Aとからな
る。
指令器160Aと、指令器160Aから指令信号
102Aと電流検出器14からの検出信号100
との偏差を演算して信号106Aを得る加算器1
61Aと、信号106Aを取り込み所定の演算処
理を行なつて演算信号108Aを形成する演算器
162Aと、演算器162Aからの演算信号10
8Aに基づいて制御信号104Aを形成するパル
ス移相器166Aと、パルス移相器166Aから
出力される制御信号104Aとサイリスタ変換器
10に現に供給されている制御信号120とを取
り込み、制御信号104Aと制御信号120との
偏差を検出し、この偏差に基づいて偏差修正信号
130を形成し、偏差修正信号130を加算器1
61Aに印加する偏差検出手段30Aとからな
る。
制御回路26B,…等も、制御回路26Aと同
様に構成されている。
様に構成されている。
サイリスタ変換器10に現に供給されている制
御信号120は、スイツチ167Aまたは167
Bにより選択された制御信号104Aまたは10
4Bである。
御信号120は、スイツチ167Aまたは167
Bにより選択された制御信号104Aまたは10
4Bである。
第2図の多重系電力変換制御装置において、例
えば、制御回路26Aを使用中は、スイツチ16
7Aが接続状態にあり、制御回路26Aのパルス
移相器166Aの制御信号104Aが、パルスト
ランス18を介して、サイリスタ変換器10のゲ
ートに制御信号120として供給される。
えば、制御回路26Aを使用中は、スイツチ16
7Aが接続状態にあり、制御回路26Aのパルス
移相器166Aの制御信号104Aが、パルスト
ランス18を介して、サイリスタ変換器10のゲ
ートに制御信号120として供給される。
偏差検出手段30Aの二つの入力信号104A
と120とは、位相が等しく、偏差がゼロとなる
から、偏差修正信号130Aはゼロとして加算器
161Aに供給される。制御回路26Aのパルス
移相器166は、指令部160Aからの指令信号
102Aと電流検出器14からの検出信号100
とに基づいて制御信号104Aを形成し、この制
御信号104Aでサイリスタ変換器10を制御
し、負荷に所定の電力を供給する。
と120とは、位相が等しく、偏差がゼロとなる
から、偏差修正信号130Aはゼロとして加算器
161Aに供給される。制御回路26Aのパルス
移相器166は、指令部160Aからの指令信号
102Aと電流検出器14からの検出信号100
とに基づいて制御信号104Aを形成し、この制
御信号104Aでサイリスタ変換器10を制御
し、負荷に所定の電力を供給する。
一方、制御回路26Bは、スイツチ167Bが
処断状態にあるので、パルス移相器166Bの出
力制御信号104Bが、サイリスタ変換器10に
現に供給されている制御信号120位相に対して
偏差を生ずると、位相偏差検出手段30Bでその
偏差を検出し、その偏差に基づいて形成した偏差
修正信号130Bを加算器161Bに印加し、制
御回路26Aの運転中の位相に対する制御回路2
6Bのパルス移相器166B位相のずれを補正す
る。したがつて、制御回路26Bのパルス移相器
166Bからの制御信号104Bは、サイリスタ
変換器10に現に供給されている制御信号120
すなわち制御回路26Aのパルス移相器166A
から出力される制御信号104Aと同一位相とな
つている。
処断状態にあるので、パルス移相器166Bの出
力制御信号104Bが、サイリスタ変換器10に
現に供給されている制御信号120位相に対して
偏差を生ずると、位相偏差検出手段30Bでその
偏差を検出し、その偏差に基づいて形成した偏差
修正信号130Bを加算器161Bに印加し、制
御回路26Aの運転中の位相に対する制御回路2
6Bのパルス移相器166B位相のずれを補正す
る。したがつて、制御回路26Bのパルス移相器
166Bからの制御信号104Bは、サイリスタ
変換器10に現に供給されている制御信号120
すなわち制御回路26Aのパルス移相器166A
から出力される制御信号104Aと同一位相とな
つている。
この状態で、制御回路26Aに故障が生じ、制
御主体が待機中の制御回路26Bに切り換わつた
としても、サイリスタ変換器10に供給される制
御信号120の位相に変動を生ずることがなく、
使用中の制御回路26Aから待機中の制御回路2
6Bへの切り換えが円滑に行なわれる。結局、複
数のパルス移相器166A,166B等の特性の
ずれが、負荷12やサイリスタ変換器10に変動
を与えることはない。
御主体が待機中の制御回路26Bに切り換わつた
としても、サイリスタ変換器10に供給される制
御信号120の位相に変動を生ずることがなく、
使用中の制御回路26Aから待機中の制御回路2
6Bへの切り換えが円滑に行なわれる。結局、複
数のパルス移相器166A,166B等の特性の
ずれが、負荷12やサイリスタ変換器10に変動
を与えることはない。
第3図は、第2図実施例に用いる偏差検出手段
30の一具体例の構成を示すブロツク図てある。
ここでは、三相交流のサイリスタ変換器10を制
御する場合の一相のみを表してある。偏差検出手
段30は、少なくとも三つの入力パルスUPA,
WPB,VPBを取り込み位相遅れまたは進みを検
出する検出部32と、前記位相遅れまたは進みの
検出信号e,e´とクロツクパルスとに基づいて進
みまたは遅れの位相角度を計数するカウンタ部3
4と、カウンタ部34からの計数値を所定の周期
で保持するレジスタ部36とからなる。偏差検出
手段30は、検出部32から位相進み出力がある
間は、カウンタ部34をカウントダウンさせ、検
出部32から位相遅れ出力かある間は、カウンタ
部34をカウントアツプさせる。
30の一具体例の構成を示すブロツク図てある。
ここでは、三相交流のサイリスタ変換器10を制
御する場合の一相のみを表してある。偏差検出手
段30は、少なくとも三つの入力パルスUPA,
WPB,VPBを取り込み位相遅れまたは進みを検
出する検出部32と、前記位相遅れまたは進みの
検出信号e,e´とクロツクパルスとに基づいて進
みまたは遅れの位相角度を計数するカウンタ部3
4と、カウンタ部34からの計数値を所定の周期
で保持するレジスタ部36とからなる。偏差検出
手段30は、検出部32から位相進み出力がある
間は、カウンタ部34をカウントダウンさせ、検
出部32から位相遅れ出力かある間は、カウンタ
部34をカウントアツプさせる。
検出部32は、入力パルスUPA,WPBを取り
込み位相遅れを検出する論理積回路321と、入
力パルスUPA,VPBを取り込み位相進みを検出
する論理積回路322とからなる。カウンタ部3
4は、アツプダウンカウンタ341と、UPA,
UPB等の入力パルスの整数倍の周波数のパルス
を発生するクロツクパルス発生器342と、検出
部32からの位相遅れまたは位相進み信号により
クロツクパルス発生器342からのクロツクパル
スをゲートする論理積回路343および344と
からなる。アツプダウンカウンタ341は、位相
遅れ検出部321の出力がある間すなわち論理積
回路343が動作する間は、カウントアツプし、
位相遅れ検出部322の出力がある間すなわち論
理積回路344が動作する間は、カウントダウン
する。レジスタ36は、カウンタ341からの出
力信号hを所定の周期毎に保持する。サンプリン
グ制御部38は、入力パルスの立ち上がり部分で
動作し、サンプリング信号fおよびセツト信号g
をレジスタ36およびアツプダウンカウンタ34
1にそれぞれ供給する。D/A変換器40は、レ
ジスタ36からの出力信号iをアナログ電圧に変
換する。
込み位相遅れを検出する論理積回路321と、入
力パルスUPA,VPBを取り込み位相進みを検出
する論理積回路322とからなる。カウンタ部3
4は、アツプダウンカウンタ341と、UPA,
UPB等の入力パルスの整数倍の周波数のパルス
を発生するクロツクパルス発生器342と、検出
部32からの位相遅れまたは位相進み信号により
クロツクパルス発生器342からのクロツクパル
スをゲートする論理積回路343および344と
からなる。アツプダウンカウンタ341は、位相
遅れ検出部321の出力がある間すなわち論理積
回路343が動作する間は、カウントアツプし、
位相遅れ検出部322の出力がある間すなわち論
理積回路344が動作する間は、カウントダウン
する。レジスタ36は、カウンタ341からの出
力信号hを所定の周期毎に保持する。サンプリン
グ制御部38は、入力パルスの立ち上がり部分で
動作し、サンプリング信号fおよびセツト信号g
をレジスタ36およびアツプダウンカウンタ34
1にそれぞれ供給する。D/A変換器40は、レ
ジスタ36からの出力信号iをアナログ電圧に変
換する。
第4図および第5図は、このように構成された
偏差検出手段30の動作を説明するタイムチヤー
トである。入力パルスUPAおよびUPBは、それ
ぞれ26A系のパルスおよび26B系のパルスを
示している。
偏差検出手段30の動作を説明するタイムチヤー
トである。入力パルスUPAおよびUPBは、それ
ぞれ26A系のパルスおよび26B系のパルスを
示している。
第4図は、26A系のパルスUPAに対し26
B系のパルスUPBが遅れている場合のタイムチ
ヤートである。論理積回路321において、26
A系のパルスUPAと26B系のパルスWPBとの
論理積を求めると、eのようなパルス位相遅れ信
号が得られる。アツプダウンカウンタ341は、
信号eが得られている間、fに示すようにカウン
トアツプしていく。アツプダウンカウンタ341
は、信号eがなくなると、信号eがなくなつた時
のカウントを保持する。
B系のパルスUPBが遅れている場合のタイムチ
ヤートである。論理積回路321において、26
A系のパルスUPAと26B系のパルスWPBとの
論理積を求めると、eのようなパルス位相遅れ信
号が得られる。アツプダウンカウンタ341は、
信号eが得られている間、fに示すようにカウン
トアツプしていく。アツプダウンカウンタ341
は、信号eがなくなると、信号eがなくなつた時
のカウントを保持する。
サンプリング制御部38は、26A系のパルス
UPAが立ち上る時に、信号fおよびgを出力す
る。
UPAが立ち上る時に、信号fおよびgを出力す
る。
信号fによりその時のカウントがレジスタ部3
6にセツトされ、その後リセツト信号gによりア
ツプダウンカウンタ341はゼロによりセツトさ
れ、以後、同様の動作を繰り返す。
6にセツトされ、その後リセツト信号gによりア
ツプダウンカウンタ341はゼロによりセツトさ
れ、以後、同様の動作を繰り返す。
第5図は、26A系のパルスUPAに対し26
B系のパルスUPBが進んでいる場合のタイムチ
ヤートである。この場合は、論理積回路322に
おいて、26A系のパルスUPAと26B系のパ
ルスVPBとの論理積を求めると、eのような位
相進み信号が得られる。アツプダウンカウンタ3
41は、信号eが得られている間、fに示すよう
にカウントダウンしていく。アツプダウンカウン
タ341は、信号eがなくなると、信号eがなく
なつた時のカウントを保持する。このカウントは
負の値となる。アツプダウンカウンタ341のカ
ウントfは、サンプリング制御部38からの信号
により、レジスタ部36に保持される。D/A変
換器40は、レジスタ部36の出力をアナログ電
圧として出力する。レジスタ部36の出力を直接
位相検出信号として使用しても良い。
B系のパルスUPBが進んでいる場合のタイムチ
ヤートである。この場合は、論理積回路322に
おいて、26A系のパルスUPAと26B系のパ
ルスVPBとの論理積を求めると、eのような位
相進み信号が得られる。アツプダウンカウンタ3
41は、信号eが得られている間、fに示すよう
にカウントダウンしていく。アツプダウンカウン
タ341は、信号eがなくなると、信号eがなく
なつた時のカウントを保持する。このカウントは
負の値となる。アツプダウンカウンタ341のカ
ウントfは、サンプリング制御部38からの信号
により、レジスタ部36に保持される。D/A変
換器40は、レジスタ部36の出力をアナログ電
圧として出力する。レジスタ部36の出力を直接
位相検出信号として使用しても良い。
このようにすると、遅れの時は例えば正の電圧
として、進みの時は負の電圧として、パルスの位
相ずれを検出できる。また、本発明においては、
デジタル演算を採用しているため、精度が良い。
すなわち、出力データの極性により位相の進み遅
れがわかり、しかもクロツクパルスの周波数を上
げればそれに伴つて精度が上がる。さらに、レジ
スタ部36にカウントを保持するので、出力電圧
のリツプルが少ない。
として、進みの時は負の電圧として、パルスの位
相ずれを検出できる。また、本発明においては、
デジタル演算を採用しているため、精度が良い。
すなわち、出力データの極性により位相の進み遅
れがわかり、しかもクロツクパルスの周波数を上
げればそれに伴つて精度が上がる。さらに、レジ
スタ部36にカウントを保持するので、出力電圧
のリツプルが少ない。
本発明によれば、自らのパルス移相器から出力
される制御信号が現に電力変換器に供給されてい
る制御信号に常に一致していることになり、制御
信号の切り換え時に偏差を生ずることがなく、負
荷やサイリスタ変換器等に変動を与えることのな
い多重系電力変換制御装置が得られる。
される制御信号が現に電力変換器に供給されてい
る制御信号に常に一致していることになり、制御
信号の切り換え時に偏差を生ずることがなく、負
荷やサイリスタ変換器等に変動を与えることのな
い多重系電力変換制御装置が得られる。
第1図は従来の多重系電力変換制御装置の系統
構成の一例を示すブロツク図、第2図は本発明に
よる多重系電力変換制御装置の一実施例の系統構
成を示すブロツク図、第3図は本発明に用いる偏
差出手段の一具体例の構成を示すブロツク図、第
4図および第5図は第3図に示す偏差検出手段の
同動作を説明するタイムチヤートである。 10……電力変換器(サイリスタ変換器)、1
2……負荷、14……電流検出器、16……制御
回路、18……パルストランス、20……診断装
置、26……制御回路、30……偏差検出手段、
32……検出部、34……カウンタ部、36……
レジスタ、38……サンプリング制御部、40…
…D/A変換器、100……検出信号、102…
…指令信号、104……制御信号、106……信
号、108……演算信号、110……偏差、11
2……加算信号、120……現に電力変換器に供
給されている制御信号、160……指令器、16
1……加算器、162……演算器、163……偏
差検出器、164……スイツチ、165……加算
器、166……パルス移相器、167……スイツ
チ、321,322……論理積回路、341……
アツプダウンカウンタ、342……クロツクパル
ス発生器、343,344……論理積回路。
構成の一例を示すブロツク図、第2図は本発明に
よる多重系電力変換制御装置の一実施例の系統構
成を示すブロツク図、第3図は本発明に用いる偏
差出手段の一具体例の構成を示すブロツク図、第
4図および第5図は第3図に示す偏差検出手段の
同動作を説明するタイムチヤートである。 10……電力変換器(サイリスタ変換器)、1
2……負荷、14……電流検出器、16……制御
回路、18……パルストランス、20……診断装
置、26……制御回路、30……偏差検出手段、
32……検出部、34……カウンタ部、36……
レジスタ、38……サンプリング制御部、40…
…D/A変換器、100……検出信号、102…
…指令信号、104……制御信号、106……信
号、108……演算信号、110……偏差、11
2……加算信号、120……現に電力変換器に供
給されている制御信号、160……指令器、16
1……加算器、162……演算器、163……偏
差検出器、164……スイツチ、165……加算
器、166……パルス移相器、167……スイツ
チ、321,322……論理積回路、341……
アツプダウンカウンタ、342……クロツクパル
ス発生器、343,344……論理積回路。
Claims (1)
- 【特許請求の範囲】 1 電力変換器から所定の電力が供給される負荷
の状態を検出する負荷状態検出手段からの検出信
号を取り込むとともに前記負荷を所定の状態とす
るための指令信号を取り込み前記検出信号および
指令信号に基づいて前記電力変換器を制御する制
御信号を形成する複数の対等な制御回路を設け、
当該複数の対等な制御回路からの制御信号を切り
換えて前記電力変換器に供給する多重系電力変換
制御装置において、 前記各制御回路が、 前記負荷状態検出手段からの検出信号と指令値
との偏差を演算する加算器と、 当該加算器からの信号を取り込み所定の演算処
理を行なう演算器と、 演算された信号に基づいて前記制御信号を形成
するパルス移相器と、 当該パルス移相器から出力される制御信号およ
び現に電力変換器に供給されている制御信号を取
り込み、両信号の位相の偏差を検出し、当該偏差
に基づいて偏差修正信号を形成し、前記加算器に
印加する偏差検出手段と を備えたことを特徴とする多重系電力変換制御装
置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57103880A JPS58221420A (ja) | 1982-06-18 | 1982-06-18 | 多重系電力変換制御装置 |
JP3243427A JPH07111658B2 (ja) | 1982-06-18 | 1991-09-24 | 多重系電力変換制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57103880A JPS58221420A (ja) | 1982-06-18 | 1982-06-18 | 多重系電力変換制御装置 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3243427A Division JPH07111658B2 (ja) | 1982-06-18 | 1991-09-24 | 多重系電力変換制御装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS58221420A JPS58221420A (ja) | 1983-12-23 |
JPH0377524B2 true JPH0377524B2 (ja) | 1991-12-10 |
Family
ID=14365743
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57103880A Granted JPS58221420A (ja) | 1982-06-18 | 1982-06-18 | 多重系電力変換制御装置 |
JP3243427A Expired - Lifetime JPH07111658B2 (ja) | 1982-06-18 | 1991-09-24 | 多重系電力変換制御装置 |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3243427A Expired - Lifetime JPH07111658B2 (ja) | 1982-06-18 | 1991-09-24 | 多重系電力変換制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (2) | JPS58221420A (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58221420A (ja) * | 1982-06-18 | 1983-12-23 | Hitachi Ltd | 多重系電力変換制御装置 |
JP7338418B2 (ja) * | 2019-11-15 | 2023-09-05 | 株式会社デンソー | インバータの運転停止装置 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4979158A (ja) * | 1972-12-01 | 1974-07-31 | ||
JPS58221420A (ja) * | 1982-06-18 | 1983-12-23 | Hitachi Ltd | 多重系電力変換制御装置 |
JPS60105005A (ja) * | 1983-11-14 | 1985-06-10 | Hitachi Ltd | 冗長系出力信号の異常監視装置 |
-
1982
- 1982-06-18 JP JP57103880A patent/JPS58221420A/ja active Granted
-
1991
- 1991-09-24 JP JP3243427A patent/JPH07111658B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPS58221420A (ja) | 1983-12-23 |
JPH07111658B2 (ja) | 1995-11-29 |
JPH0511865A (ja) | 1993-01-22 |
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