JPH0373175B2 - - Google Patents
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- Publication number
- JPH0373175B2 JPH0373175B2 JP16767785A JP16767785A JPH0373175B2 JP H0373175 B2 JPH0373175 B2 JP H0373175B2 JP 16767785 A JP16767785 A JP 16767785A JP 16767785 A JP16767785 A JP 16767785A JP H0373175 B2 JPH0373175 B2 JP H0373175B2
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- Japan
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- voltage
- scr
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- wave rectifier
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- 238000009499 grossing Methods 0.000 claims description 18
- 238000010586 diagram Methods 0.000 description 8
- 101100365087 Arabidopsis thaliana SCRA gene Proteins 0.000 description 2
- 101000668165 Homo sapiens RNA-binding motif, single-stranded-interacting protein 1 Proteins 0.000 description 2
- 102100039692 RNA-binding motif, single-stranded-interacting protein 1 Human genes 0.000 description 2
- 101150105073 SCR1 gene Proteins 0.000 description 2
- 101100134054 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) NTG1 gene Proteins 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
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Landscapes
- Power Conversion In General (AREA)
- Control Of Electrical Variables (AREA)
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、負荷としての被試験素子に定電流
かつ大電流パルスを供給するための大電流パルス
電源装置に関するものである。
かつ大電流パルスを供給するための大電流パルス
電源装置に関するものである。
［従来の技術］
電力用ダイオード等の被試験素子（DUT）の
順電圧降下特性を測定するために定電流かつ大電
流パルスを供給する大電流パルス電源装置として
たとえば、第３図に示すような回路構成のものが
ある。
順電圧降下特性を測定するために定電流かつ大電
流パルスを供給する大電流パルス電源装置として
たとえば、第３図に示すような回路構成のものが
ある。
図において、Ｔは一次側に交流200Vを入力と
し、二次側に交流20Vを出力する交流変圧器、Ｂ
は交流変圧器Ｔの二次側に接続されたダイオード
D1〜D4から成る全波整流回路、Ｃはこの全波整
流回路の直流出力ラインの正、負間に接続された
平滑用コンデンサ、Ｒは定電流回路であつて、こ
の定電流回路Ｒは全波整流回路Ｂの直流出力ライ
の正極側に電界効果トランジスタ（MOSFET）
等のスイツチング素子Trとシヤントレジユレー
タSHが直列に接続されている。
し、二次側に交流20Vを出力する交流変圧器、Ｂ
は交流変圧器Ｔの二次側に接続されたダイオード
D1〜D4から成る全波整流回路、Ｃはこの全波整
流回路の直流出力ラインの正、負間に接続された
平滑用コンデンサ、Ｒは定電流回路であつて、こ
の定電流回路Ｒは全波整流回路Ｂの直流出力ライ
の正極側に電界効果トランジスタ（MOSFET）
等のスイツチング素子Trとシヤントレジユレー
タSHが直列に接続されている。
Ｃ・ＵはシヤントレギユレータSHの両端に接
続された制御回路であつて、スイツチング素子
Trを制御するものである。
続された制御回路であつて、スイツチング素子
Trを制御するものである。
DUTは出力端子T1，T2間に接続された被試験
素子としての電力用ダイオードである。
素子としての電力用ダイオードである。
次に、上記構成の動作について第４図の波形図
を参照しつつ説明する。
を参照しつつ説明する。
すなわち、第４図イは交流変圧器Ｔの二次側に
流れる点における交流電圧波形、同図ロは全波
整流回路Ｂの直流出力側点における電圧波形、
同図ハは電力用ダイオードDUTに流れる電流波
形、同図ニは平滑用コンデンサＣのコンデンサ電
圧Vcの変化を示す波形である。
流れる点における交流電圧波形、同図ロは全波
整流回路Ｂの直流出力側点における電圧波形、
同図ハは電力用ダイオードDUTに流れる電流波
形、同図ニは平滑用コンデンサＣのコンデンサ電
圧Vcの変化を示す波形である。
そこで、出力端子T1，T2に接続した電力用ダ
イオードDUTに対して所定のタイミングで制御
回路CUからスイツチング素子Tr、この例では
MOS FETにオン信号を与えると、DUTには第
４図ハに示すように所定のパルス電流が流れる
が、このDUTが、たとえば300A級の電力用ダイ
オードである場合には順方向パルス電流（IF）を
1000A程度にする必要があり、通流時間は５〜
8msとなる。
イオードDUTに対して所定のタイミングで制御
回路CUからスイツチング素子Tr、この例では
MOS FETにオン信号を与えると、DUTには第
４図ハに示すように所定のパルス電流が流れる
が、このDUTが、たとえば300A級の電力用ダイ
オードである場合には順方向パルス電流（IF）を
1000A程度にする必要があり、通流時間は５〜
8msとなる。
［発明が解決しようとする問題点］
従来の大電流パルス電源装置は、以上のように
構成されているので、DUTに流すIFを大電流に
するために平滑用コンデンサＣの容量を大きくし
なければならず、また、かかる平滑用コンデンサ
Ｃのコンデンサ電圧Vcの低下を防ぐには充電電
圧を高くする必要があり、一方、コンデンサ電圧
Vcが高くなると、MOS FETは耐電圧の高い素
子を使用しなければならない。さらに、MOS
FETはIFの大きさにより10〜30個並列接続して使
用しており、この場合に電力損失が大きくなる。
構成されているので、DUTに流すIFを大電流に
するために平滑用コンデンサＣの容量を大きくし
なければならず、また、かかる平滑用コンデンサ
Ｃのコンデンサ電圧Vcの低下を防ぐには充電電
圧を高くする必要があり、一方、コンデンサ電圧
Vcが高くなると、MOS FETは耐電圧の高い素
子を使用しなければならない。さらに、MOS
FETはIFの大きさにより10〜30個並列接続して使
用しており、この場合に電力損失が大きくなる。
上記のように従来の大電流パルス電源装置で
は、平滑用コンデンサの大容量化に伴う高価格
化、MOS FETの高耐圧化の必要性、電力損失
の増大等の問題点があつた。
は、平滑用コンデンサの大容量化に伴う高価格
化、MOS FETの高耐圧化の必要性、電力損失
の増大等の問題点があつた。
［発明の目的］
この発明は、上記のような問題点を解決するた
めになされたもので、平滑用コンデンサの容量を
小さくし、かつMOS FET等のスイツチング素
子の高耐圧化を必要とせず、安価に、また電力損
失の少い大電流パルス電源装置を得ることを目的
とするものである。
めになされたもので、平滑用コンデンサの容量を
小さくし、かつMOS FET等のスイツチング素
子の高耐圧化を必要とせず、安価に、また電力損
失の少い大電流パルス電源装置を得ることを目的
とするものである。
［問題点を解決するための手段］
この発明にかかる大電流パルス電源装置は、全
波整流回路を構成する少くとも２つのアームにサ
イリスタを使用し、このサイリスタを制御する制
御回路を設けたものである。
波整流回路を構成する少くとも２つのアームにサ
イリスタを使用し、このサイリスタを制御する制
御回路を設けたものである。
［作用］
前記全波整流回路の直流出力ラインの正、負間
に接続した平滑用コンデンサの両端電圧を検出
し、所定電圧よりもコンデンサ電圧が低下する
と、前記全波整流回路の２つのアームに設けたサ
イリスタに前記制御回路からオンゲート信号を送
出する。これにより前記サイリスタがターンオン
し、平滑用コンデンサが所定電圧まで充電される
とともに被試験素子である電力用ダイオード
DUTにも電流が流れることとなる。
に接続した平滑用コンデンサの両端電圧を検出
し、所定電圧よりもコンデンサ電圧が低下する
と、前記全波整流回路の２つのアームに設けたサ
イリスタに前記制御回路からオンゲート信号を送
出する。これにより前記サイリスタがターンオン
し、平滑用コンデンサが所定電圧まで充電される
とともに被試験素子である電力用ダイオード
DUTにも電流が流れることとなる。
［実施例］
以下に、この発明の一実施例による大電流パル
ス電源装置について、第１図の回路構成図および
第２図の動作波形図を参照して説明する。
ス電源装置について、第１図の回路構成図および
第２図の動作波形図を参照して説明する。
なお、従来装置の構成を示す第３図と同一また
は相当部分には、同一符号を付してその詳しい説
明は省略する。
は相当部分には、同一符号を付してその詳しい説
明は省略する。
第１図において、SCR1，SCR2は全波整流回路
Ｂの２つのアームに接続したサイリスタ、Ｔ・
Ｃ・Ｕは、このサイリスタSCR1，SCR2のゲート
G1，G2にオンゲート信号を送出し、サイリスタ
SCR1，SCR2を制御するための制御回路である。
Ｂの２つのアームに接続したサイリスタ、Ｔ・
Ｃ・Ｕは、このサイリスタSCR1，SCR2のゲート
G1，G2にオンゲート信号を送出し、サイリスタ
SCR1，SCR2を制御するための制御回路である。
すなわち、制御回路Ｔ・Ｃ・Ｕは、平滑用コン
デンサC1の両端に接続され、当該コンデンサC1
の両端電圧Vcを検出し、かかるVcが所定値より
低下した場合に前記サイリスタSCR1，SCR2にオ
ンゲート信号を送出する。
デンサC1の両端に接続され、当該コンデンサC1
の両端電圧Vcを検出し、かかるVcが所定値より
低下した場合に前記サイリスタSCR1，SCR2にオ
ンゲート信号を送出する。
他の構成については従来装置の構成と同一であ
るが、前記のサイリスタSCR1，SCR2、ダイオー
ドD3，D4およびスイツチング素子Trとしての
MOS FETについては、最大IF電流を流すことが
できる容量としておくものとする。
るが、前記のサイリスタSCR1，SCR2、ダイオー
ドD3，D4およびスイツチング素子Trとしての
MOS FETについては、最大IF電流を流すことが
できる容量としておくものとする。
次に、上記構成の動作について説明する。
制御回路Ｔ・Ｃ・Ｕから全波整流回路Ｂのサイ
リスタSCR1，SCR2には平滑用コンデンサC1のコ
ンデンサ電圧Vcを検出し、所定のVcになるよう
にサイリスタSCR1，SCR2の通流角を制御するオ
ンゲート信号を送出している。なお、この実施例
では、第２図ハに示すようにコンデンサ電圧を
12Vに設定している。そこで、定電流回路Ｒ内に
設けられた制御回路Ｃ・Ｕよりスイツチング素子
Tr、すなわちMOS FETのゲートへオン信号を
送出すると、MOS FETはターンオンし、被試
験素子である電力用ダイオードDUTには第２図
ロで示すパルス電流IFが流れる。DUTにこのパ
ルス電流IFが流れると、平滑用コンデンサＣ１の
コンデンサ電圧Vcは第２図ハに示すように低下
する。
リスタSCR1，SCR2には平滑用コンデンサC1のコ
ンデンサ電圧Vcを検出し、所定のVcになるよう
にサイリスタSCR1，SCR2の通流角を制御するオ
ンゲート信号を送出している。なお、この実施例
では、第２図ハに示すようにコンデンサ電圧を
12Vに設定している。そこで、定電流回路Ｒ内に
設けられた制御回路Ｃ・Ｕよりスイツチング素子
Tr、すなわちMOS FETのゲートへオン信号を
送出すると、MOS FETはターンオンし、被試
験素子である電力用ダイオードDUTには第２図
ロで示すパルス電流IFが流れる。DUTにこのパ
ルス電流IFが流れると、平滑用コンデンサＣ１の
コンデンサ電圧Vcは第２図ハに示すように低下
する。
次に、このコンデンサ電圧Vcが低下すると、
SCR1，SCR2の制御回路Ｔ・Ｃ・Ｕで前記Vcの
低下を検出し、サイリスタSCR1，SCR2にオンゲ
ート信号を送出する。
SCR1，SCR2の制御回路Ｔ・Ｃ・Ｕで前記Vcの
低下を検出し、サイリスタSCR1，SCR2にオンゲ
ート信号を送出する。
第２図の例では、同図ニに示すようにサイリス
タSCR1のゲートG1にオンゲート信号を送出する
ため、サイリスタSCR1がターンオンし、平滑用
コンデンサC1の充電と同時に電力用ダイオード
DUTにも電流が流れる。
タSCR1のゲートG1にオンゲート信号を送出する
ため、サイリスタSCR1がターンオンし、平滑用
コンデンサC1の充電と同時に電力用ダイオード
DUTにも電流が流れる。
一方、電力用ダイオードDUTへのIFが断たれ
ると、サイリスタSCR1，SCR2によつて平滑用コ
ンデンサC1は直ちに充電され、所定のコンデン
サ電圧Vcになると、サイリスタSCR1，SCR2の
通流角が小さくなり定常状態となる。
ると、サイリスタSCR1，SCR2によつて平滑用コ
ンデンサC1は直ちに充電され、所定のコンデン
サ電圧Vcになると、サイリスタSCR1，SCR2の
通流角が小さくなり定常状態となる。
なお、第２図イは第４図ロと同様、全波整流回
路Ｂの点における整波波形を示すものである。
路Ｂの点における整波波形を示すものである。
また、上記の実施例では、全波整流回路の２つ
のアームにサイリスタを接続したが、これら一般
的サイリスタの代りにゲートターンオフサイリス
タ（GTO）を使用するようにしてもよい。
のアームにサイリスタを接続したが、これら一般
的サイリスタの代りにゲートターンオフサイリス
タ（GTO）を使用するようにしてもよい。
［発明の効果］
以上のように、この発明によれば大電流パルス
電源装置における全波整流回路の少くとも２つの
アームにサイリスタを使用し、平滑用コンデンサ
のコンデンサ電圧を検出し、コンデンサ電圧が低
下した場合に制御回路によつて直ちにサイリスタ
のゲートにオンゲート信号を送出しコンデンサ電
圧の低下を補充し得るようにしたので、従来のよ
うにあらかじめコンデンサ電圧の低下を考慮して
充電電圧を高くしておくという必要性がなくな
り、したがつてコンデンサ容量の小さいものが使
用可能となり、製造原価が低減するとともに
MOS FET等のスイツチング素子も従来のもの
に比し耐電圧の低いものが使用でき、これらの素
子を多数並列接続して使用した場合の電力損失が
少くて済む等の効果がある。
電源装置における全波整流回路の少くとも２つの
アームにサイリスタを使用し、平滑用コンデンサ
のコンデンサ電圧を検出し、コンデンサ電圧が低
下した場合に制御回路によつて直ちにサイリスタ
のゲートにオンゲート信号を送出しコンデンサ電
圧の低下を補充し得るようにしたので、従来のよ
うにあらかじめコンデンサ電圧の低下を考慮して
充電電圧を高くしておくという必要性がなくな
り、したがつてコンデンサ容量の小さいものが使
用可能となり、製造原価が低減するとともに
MOS FET等のスイツチング素子も従来のもの
に比し耐電圧の低いものが使用でき、これらの素
子を多数並列接続して使用した場合の電力損失が
少くて済む等の効果がある。
第１図はこの発明の一実施例による大電流パル
ス電源装置の回路構成図、第２図はその動作波形
図、第３図は従来の大電流パルス電源装置の回路
構成図、第４図はその動作波形図である。 図において、Ｔは交流変圧器、Ｂは全波整流回
路、SCR1，SCR2はサイリスタ、D3，D4はダイ
オード、C1は平滑用コンデンサ、TCUはサイリ
スタSCR1，SCR2の制御回路、TrはMOS FET
等のスイツチング素子、Ｃ・Ｕはスイツチング素
子Trの制御回路、DUTは被試験素子としての電
力用ダイオードである。
ス電源装置の回路構成図、第２図はその動作波形
図、第３図は従来の大電流パルス電源装置の回路
構成図、第４図はその動作波形図である。 図において、Ｔは交流変圧器、Ｂは全波整流回
路、SCR1，SCR2はサイリスタ、D3，D4はダイ
オード、C1は平滑用コンデンサ、TCUはサイリ
スタSCR1，SCR2の制御回路、TrはMOS FET
等のスイツチング素子、Ｃ・Ｕはスイツチング素
子Trの制御回路、DUTは被試験素子としての電
力用ダイオードである。
Claims (1)
- １ 交流変圧器の二次側に接続された全波整流回
路と、この全波整流回路の直流出力ラインの正、
負間に挿入された平滑用コンデンサとを備え、制
御回路により制御されるスイツチング素子を介し
て大電流かつ定電流パルスを被試験素子に供給す
る大電流パルス電源装置において、上記全波整流
回路を構成する少くとも２つのアームに使用した
サイリスタと、上記平滑用コンデンサの両端電圧
を検出し、当該コンデンサのコンデンサ電圧が所
定値より低下した場合に上記サイリスタにオンゲ
ート信号を送出する制御回路とを有することを特
徴とする大電流パルス電源装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16767785A JPS6229312A (ja) | 1985-07-31 | 1985-07-31 | 大電流パルス電源装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16767785A JPS6229312A (ja) | 1985-07-31 | 1985-07-31 | 大電流パルス電源装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6229312A JPS6229312A (ja) | 1987-02-07 |
| JPH0373175B2 true JPH0373175B2 (ja) | 1991-11-21 |
Family
ID=15854171
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16767785A Granted JPS6229312A (ja) | 1985-07-31 | 1985-07-31 | 大電流パルス電源装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6229312A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6211701B1 (en) * | 1996-12-16 | 2001-04-03 | Rose Research, Llc | Low power line switching circuit, device and method |
| US6407732B1 (en) | 1998-12-21 | 2002-06-18 | Rose Research, L.L.C. | Low power drivers for liquid crystal display technologies |
-
1985
- 1985-07-31 JP JP16767785A patent/JPS6229312A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6229312A (ja) | 1987-02-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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| EXPY | Cancellation because of completion of term |