JPH0370464A - スイッチングレギュレータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、入力電圧をスイッチング手段を介してオン／
オフしインダクタンスとコンデンサとダイオードを用い
た回路を介して負荷に出力電圧を出力するスイッチング
レギュレータに係り、特に入力電圧の範囲が広く安定な
動作をするように改良したスイッチングレギュレータに
関する。

〈従来の技術〉 第５図は従来のいわゆる２線式計器の槽底の概要を示す
構成図である。

マイクロ１０セツサを含む２線式計器１０は、負荷１１
測から直流電源１２により２線の伝送線！＋　、１２を
介し入力端子’ｒ’、、Ｔ２を通じて電流の供給を受け
てこの電流から回路電源を作ると共に測定すべき物理量
を検出してこれを電流信号の変化として、同一の伝送線
１＋　、１２を通じて例えば４〜２０ｍＡの統一された
統一電流ＩＬの形で負荷１１に伝達する。

このうち最小の電流は４ｍＡであるが、通常この電流は
ゼロ点の調整・確認のため３．２ｍＡ〜３．６ｍＡ程度
での動作が要求され、２線式計器１０での消ｔ　Ｔｈ流
に対する制限が大きい、特に、最近は多機能化の要求を
満たすためこの２線式計器１０にマイクロコンピュータ
が導入されその電源に対する要求が厳しくなっている。

その電源回路の具体的な構成の１例を第６図に示す。

入力端子Ｔ１、Ｔ２には入力電圧ｖｌとして通常１０Ｖ
程度が供給され、マイクロプロセッサを含む回路１３の
出力電圧ＶＩはたとえば５■なので、この電圧差を利用
して供給電流を増加させるためにスイッチングレギュレ
ータ１４が用いられている。

スイッチングレギュレータ１４はスイッチＳＷ１、コイ
ルし＋、コンデンサＣ１、ダイオードＤ１等で構成され
、その入力端子ＴＩ　、Ｔ２の間にスイッチＳ　Ｗ　＋
　とコイル上１との直列回路を介して回路１３の電源回
路に接続され、コイルし、の両端にはダイオードＤ、と
コンデンサＣ１の一端がそれぞれ接続され、これ等の他
端は入力端子Ｔ２に接続されている。

積分器１５は抵抗Ｒ１、コンデンサＣ２、演算増幅器Ｑ
ｌ及び基準電源Ｅｓなどで構成されている。非反転入力
＠（＋）が基準電圧Ｅｓを介して共通電位点ＣＯＭに接
続された演算増幅器Ｑ、の反転入力端（−〉に抵抗Ｒ１
を介して出力電圧Ｖ讃が印加され、この抵抗Ｒ１と出力
端との間に接続されたコンデンサＣ２により基準電圧Ｅ
ｓと出力電圧ＶＩＩＬとの偏差が積分される。

この積分器１５の出力である積分信号Ｖｒは三角波発生
器１６を介して共通電位点ＣＯＭに接続された比較器Ｑ
２の反転入力＠（−）に印加されている。この比較器Ｑ
２の出力端に得られるデュデイ信号ＳＯＴはスイッチＳ
Ｗ１のオン／オフを制御する。

第７図は第６図に示す各部の波形を示す波形図である。

ここでは、簡単のため出力電圧Ｖｌｌと基準電圧ＥＳと
の偏差を積分した積分信号Ｖ、は一定として示しである
。

比較器Ｑ２は第７図（イ）に示すように三角波発生器１
６の三角波信号Ｖｖと積分信号ｖＩとを比較し、その大
小により第７図（ロ）に示すようなデユティを持つデユ
ティ信号８口１としてスイッチＳＷ、のオン／オフを１
１１８して出力電圧ｖＩＬを所定の値に一定に制御する
。

〈発明が解決しようとする課題〉 しかしながら、以上のような従来のスイッチングレギュ
レータでは以下に説明するような問題がある。

＜ａ）入力電圧Ｖｉの変化範囲、あるいは回路１３に流
れる電流の変化範囲が大きいと、比較器Ｑ２の出力であ
るデユティ信号ＳＯＴのデユティの変化が大きく、特に
入力電圧ＶＬが大きく回路１３に流れる電流が小さいと
きにはデユティは極めて小さくなり、コンデンサＣ２の
速度が問題となり安定なパルスを作ることができない。

（ｂ）積分信号ｖＩの出力範囲と三角波信号Ｖｖの出力
範囲とを一致させない場合、例えばｖＴ＞ＶＸのときに
はデユティに上下限が発生して動作できない範囲が生じ
たり、ｖＴ（ＶＩのときには不感帯が発生したりする。

〈課題を解決するための手段〉 本発明は、以上の課題を解決するために、入力電圧をス
イッチング手段を介してオン／オンしインダクタンスと
コンデンサとダイオードを用いた回路を介して負荷に出
力電圧を出力するスイッチングレギュレータにおいて、
出力電圧と基準電圧を比較手段により比較し、この比較
手段の出力によりアップカウントとダウンカウントの切
換が選定されて所定周期のクロックをアップ／ダウンカ
ウンタにより計数し、このアップ／ダウンカウンタの計
数値と所定値とをデジタル比較手段により比較してその
比較結果をパルス幅変調信号として出力し、このパルス
幅変調信号によりスイッチング手段を制御し基準電圧に
対応した出力電圧を得るようにしたものである。

く作　用〉 出力電圧とこの出力電圧を所定の鎖に針脚する制御目標
である基準電圧とを比較手段により比較する。この比較
手段で比較された２値出力はアップ／ダウンカウンタに
入力されこの２値レベルに応じてクロックをアップカウ
ント或いはダウンカウントして計数する。

このアップ／ダウンカウンタの計数値と所定値とはデジ
タル比較手段により比較されてその比較結果はパルス幅
変調信すとしてスイッチング手段に出力される。

このパルス幅変調信号によりスイッチング手段が制御さ
れ基準電圧に対応した出力電圧を得る。

〈実施例〉 以下、本発明の実施例について図を用いて説明する。な
お、第５図、第６図に示す部分と同一のａ能を有する部
分については適宜にその説明を省略する。

第１図本発明の１実Ｍ例の構成を示す回路図である。

出力電圧■亀は抵抗Ｒ２を介して比較器Ｑ３の反転入力
＠（−）に印加され、その非反転入力端〈＋）には基準
電圧Ｅｓが共通電位点ＣＯＭを基準として印加されてい
る。比較器Ｑ３の比較電圧Ｖｃはアップダウンカウンタ
１７のアップダウン切換＠Ｕ／Ｄに出力されている。こ
の場合、アップダウンカウンタ１７はＶｍ＞Ｂｓのとき
にダウンカウントするように接続されている。

一方、１８はパルス発生器１９からのパルス信号ｓＰを
所定数だけ計数するカウンタであり、このカウント終了
ごとにＣＲＹ端に発生するキャリーをクロック信号Ｓｃ
としてアップダウンカウンタ１７のクロック端ＣＫに出
力する。

２０はデジタル比較器であり、カウンタ１８のカウント
出力Ｑａとアップダウンカウンタ１７のカウント出力Ｑ
Ａとを比較してＱＡ＞Ｑａのときにハイレベル“１”を
、ＱＡ　＜ＱＢのときにローレベル“０”となるパルス
幅変調信号ＳＤ２を出力する。

アップダウンカウンタ１７はＶｌｌ＞ＥＳのときにはこ
のクロック信号Ｓｃをダウンカウントし、Ｖｔ＜Ｅｓの
ときにはアップカウントする。そして、デジタル比較器
２０はアップダウンカウンタ１７のカウント出力ＱＡと
カウンタ１８のカウント出力Ｑａとを比較し、その大小
に応じて出力端Ｑから２値レベルのパルス幅変調信号５
ｌ）２を出力して、これによりスイッチＳＷＩの開閉を
制御する。

なお、この場合、アップダウンカウンタ１７のキャリ一
端ＣＲＹからキャリー／ボローが発生したことを検知し
て制御状態の異常を知ることもできる。

以上、説明したように第１図に示す実腫例ではパルス幅
変調がデジタル方式なので、パルス信号ｓＰの周期単位
で正確な変調ができ、短いパルスでも確実に出力するこ
とができ、さらに変調範囲が広くとれる。また、比較器
Ｑ３はオフセットさえ小さければあまり速くなくてもよ
く、このため低コストとなる。

第２図は本発明の一部を変形した変形実施例を示す回路
図である。

この実施例は比較器Ｑ３とアップダウンカウンタ１７と
の間にデジタルフィルタ２１を挿入してｆｌｌＪ御に時
定数を持たせた構成を示す。

デジタルフィルタ２１のデータ端りに印加された比較電
圧ＶＣの２値レベルはクロック信号Ｓｃでサンプルされ
るが、適当な回数続けて比較電圧ＶＣのレベルが同じと
きだけクロック信号Ｓｃに対応するクロック信号ＳＣＣ
が出力クロック端ＣＫＯに出力されてアンド回路２２を
制御する。

アンド回路２２はクロック信号Ｓｃｃがハイレベルのと
きだけクロック信号Ｓｃをアップダウンカウンタ１７に
出力する。そしてアップダウンカウンタ１７はアップダ
ウン切換端ＩＪ／Ｄに入力されたデータに対応してアッ
プあるいはダウンカウントして出力端Ｑａに出力する。

第３図はデジタルフィルタ２１の具体的な回路構成を示
す。

デジタルフィルタ２１はＤフリップフロッグＤ７、Ｄ２
、イクスクルシーブオアゲートＧ１、カウンタ１８．　
、アンドゲートＧ２などで構成されている。

Ｄフリップ７０ツブＤ１のデータ端りには比較電圧Ｖｃ
が印加され、そのクロック端ＣＫにはクロック信号Ｓｃ
が印加され、このクロック信号ＳＣの立上りエツジによ
りデータ端りのデータがサンプルされてデジタルフィル
タ２１の出力端Ｑに出力される。

一方、ＤフリップフロップＤ２はＤｌとカスケードに接
続され、各出力端ＱはイクスクルシーブオアゲートＧ１
の入力端にそれぞれ接続され、その出力端はカウンタＣ
Ｔ１のクリア端ＣＲに接続されている。

カウンタＣＴ　、はクロック端ＣＫに入力されたクロッ
ク信号Ｓｃを計数してその計数結果を出力端Ｑｌを介し
てアンドゲートＧ２の一方の入力端に出力する。また、
アンドゲートＧ２の他方の入力端にはクロック信号Ｓｃ
が入力され、これ等のアンドがとられてデジタルフィル
タ２１の出力クロック端ＣＫＯにクロック信号Ｓｃｃを
出力する。

以上の構成において、比較電圧Ｖｃのレベルが絶えず変
動するときは、イクスクルシーブオアゲートＧ、の２つ
の入力端のレベルが絶えず異なるので、その出力がハイ
レベルとなりカウンタＣＴ、はクリアされて出力端ＱＴ
Ｌはローレベルに維持される。従って、アントゲ−Ｊ−
Ｇ　２の出力端に発生ずるクロック信号ＳＣＣはローレ
ベルに維持され、アップダウンカウンタ１７の出力ＱＡ
は一定に保持される。

逆に、比較電圧Ｖｃのレベルに変動がないときは、アン
ドゲートＧ　２の出力はハイレベルに保持されたクロッ
ク信号Ｓｃｃとなり、クロック信号Ｓｃはアンドゲート
２２を通過して、アップダウンカウンタ１７は比較電圧
Ｖｃのレベルに応じてアップカウント或いはダウンカウ
ントを実行する。

これ等の中間の変動のときには、その程度に応じて、つ
まりカウンタＣＴ１のカウントの程度によりアップダウ
ンカウンタ１７は比較電圧ＶＣのレベルに応じてアップ
カウント或いはダウンカウントを実行し、フィルタ動作
をする。

第４図は制御状態の異常検知をする他の構成を示す回路
図である。

アップダウンカウンタ１７のキャリー＠ｃＲＹとクロッ
ク端ＣＫとはアンドゲートＧ　３の２つの入力端に接続
されると共にキャリ一端ＣＲＹは一端が否定入力端とさ
れたアンドゲートＧ４にその入力の他端はクロック端Ｃ
Ｋにそれぞれ接続されている。

アンドゲートＧ３、Ｇａの各出力端はそれぞれカウンタ
ＣＴ２のクロック端ＣＫとクリア端ＣＲに接続されその
出力端Ｑからアラーム信号ＡＬＭを出力する。

この構成により、アップダウンカウンタ１７のキャリ一
端ＣＲＹ″Ｃ″キャリー／ボローを続けて検出したとき
だけ異常と判定することができる。

〈発明の効果〉 以上、実施例と共に具体的に説明したように本発明によ
れば、パルス幅変調がデジタル方式なので、パルス信号
の周期単位で正確な変調ができると共に短いパルスでも
確実に出力することができ、さらに変調範囲も広くとれ
る。また、比較器Ｑ３はオフセットさえ小さければあま
り速くなくてもよいので低コストとなる。そのうえ、本
発明による構成では制御状態の異常の検知をするのが容
易であり、装置の信頼性の向上に有効である。

【図面の簡単な説明】

第１図は本発明の１実施例の構成を示す回路図、第２図
は本発明の他の実施例の要部構成を示す回路図、第３図
は第２図に示すデジタルフィルタの詳細を示す回路図、
第４図は本発明の更に他の実施例の要部構成を示す回路
図、第５図は従来の２線式計器の構成を示すブロック図
、第６図は第５図に示す２線式計器の電源回路の詳ＭＪ
′＃ｊ成を示す回路図、第７図は第６図に示す電源回路
の各部の波形を示す波形図である。 １０・・・２線式計器、１４・・・スイッチングレギュ
レータ、１５・・・積分器、１６・・・三角波発生器、
１７・・・アップタウンカウンタ、１８・・・カウンタ
、１９・・・パルス発生器、２０・・・デジタル比較器
、２１・・・デジタルフィルタ。

Claims (1)

【特許請求の範囲】
1. 入力電圧をスイッチング手段を介してオン／オフしイン
   ダクタンスとコンデンサとダイオードを用いた回路を介
   して負荷に出力電圧を出力するスイッチングレギュレー
   タにおいて、前記出力電圧と基準電圧を比較手段により
   比較し、この比較手段の出力によりアップカウントとダ
   ウンカウントの切換が選定されて所定周期のクロックを
   アップ／ダウンカウンタにより計数し、このアップ／ダ
   ウンカウンタの計数値と所定値とをデジタル比較手段に
   より比較してその比較結果をパルス幅変調信号として出
   力し、このパルス幅変調信号により前記スイッチング手
   段を制御し前記基準電圧に対応した出力電圧を得ること
   を特徴とするスイッチングレギュレータ。