JPH036671B2 - - Google Patents
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- JPH036671B2 JPH036671B2 JP58040923A JP4092383A JPH036671B2 JP H036671 B2 JPH036671 B2 JP H036671B2 JP 58040923 A JP58040923 A JP 58040923A JP 4092383 A JP4092383 A JP 4092383A JP H036671 B2 JPH036671 B2 JP H036671B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1066—Gate region of field-effect devices with PN junction gate
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Thyristors (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
本発明は、静電誘導サイリスタ及び主動作領域
においてベースがパンチスルーしかかつたサイリ
スタの高集積密度化のための構造に関するもので
ある。
においてベースがパンチスルーしかかつたサイリ
スタの高集積密度化のための構造に関するもので
ある。
SITを含む集積回路は、高速度動作、低消費エ
ネルギー、低雑音さらに高集積密度を有すること
で、一躍脚光を浴びている。
ネルギー、低雑音さらに高集積密度を有すること
で、一躍脚光を浴びている。
第１図に、従来のSITを含むI2L型論理集積回
路の１構造例を示す。ａは、ｂの平面図において
Ａ−A′線に沿つた断面図であり、横柄
pnpBPTT1と倒立型ｎチヤンネルSITT2とから
成つている。入力信号は、SITT2のゲート端子
４に入れられ、それに応じてpnpBPTT1のエミ
ツタ（インジエクタ）p+領域15から正孔が
SITT2のゲートp+領域14に注入される。入力信
号電圧に応じてSITT2のチヤンネルn-領域（ま
たは真性領域）13内に形成される電位障壁の谷の
高さまたは幅、または両方を変化させてソース端
子２、ソースn+領域12とドレイン出力端子１、
ドレインn+領域11間の抵抗を変化させて論理動
作をするものである。１ゲートあたりの消費電力
と遅延時間の積ｐ×τは、このSITT2の全容量
に比例するもので、n-領域13の不純物密度は低
い方が望ましく例えば１×1013cm-3のとき厚みを
約10μとすることによつて、ゲート面積1000μ2で
ｐ×τは約0.01pJ／１ゲートを得ることができ
る。しかしながら、この時SITのゲートp+領域14
には順方向電圧を加えるので、少ないながら正孔
がn-領域13に注入され、キヤリア蓄積効果を生
じて速度を遅くする。これは、不純物密度が低い
程、少数キヤリアの寿命が長いので顕著となる。
また、SITT2のゲートp+領域14によつて囲まれ
たn-領域13の幅Wcは、オフ状態のとき、チヤン
ネルはすべて空乏層化して電位障壁を形成し、オ
ン状態のときには、チヤンネルに電荷中性近似領
域を形成させて動作させることが多いので、n-
領域13の不純物密度が低いと、Wcの値を大きく
する必要がある。すなわち、Wcの値は、この場
合、ゲート４が０バイアスで拡がる空乏層の厚み
の２倍以下にすることが多いので、n-領域13の
不純物密度の平方根の逆数にほぼ比例して大きく
なる。勿論この値は、このI2L型に限らず、他の
集積回路もしくはサイリスタなどの他の半導体装
置においてもオフ状態のときのゲート電圧、ドレ
イン電圧もしくはアノード電圧に応じて選ばれる
が、不純物密度が低い程幅広く選ばれる。また、
第１図に示したI2L型の場合、インジエクタ用
BPTT1のベースもn-領域13に形成されるわけ
で、ベース幅Wbはパンチスルーしないように幅
広く選ばれ、やはりn-領域13の不純物密度が低
い程幅広く選ばれる。さらに第１図ｂに示したよ
うに、I2L型においては、例えばSITのドレイン
端子１４が隣りのSITのゲート端子４Ｂに接続さ
れているとき、最初のSITがオフの時、次段の
SITはオンとなるので、二つのSITのゲートp+領
域14、14Bの間には論理振幅に近い電位差を生
じ、各SITの間隔Wiが狭いと各ゲートが横型
pnpBPTとして働いて、オンのSITのゲートp+領
域に正孔が注入して、オフのSITのゲート電位が
上昇してまう。それ故、各SITのゲート同志の間
隔Wiは、インジエクタBPTのベース幅Wbよりも
広くとつてある。勿論、各ゲート間をn+領域で
囲むいわゆる分離層を形成することができるが、
工程が長くなり、必要以上に容量を増加させてし
まう。以上の様に、n-領域の不純物密度を低く
することにより、SITおよび静電誘導サイリスタ
の高速度性、低消費電力性は向上するが、集積密
度が低下してしまう。
路の１構造例を示す。ａは、ｂの平面図において
Ａ−A′線に沿つた断面図であり、横柄
pnpBPTT1と倒立型ｎチヤンネルSITT2とから
成つている。入力信号は、SITT2のゲート端子
４に入れられ、それに応じてpnpBPTT1のエミ
ツタ（インジエクタ）p+領域15から正孔が
SITT2のゲートp+領域14に注入される。入力信
号電圧に応じてSITT2のチヤンネルn-領域（ま
たは真性領域）13内に形成される電位障壁の谷の
高さまたは幅、または両方を変化させてソース端
子２、ソースn+領域12とドレイン出力端子１、
ドレインn+領域11間の抵抗を変化させて論理動
作をするものである。１ゲートあたりの消費電力
と遅延時間の積ｐ×τは、このSITT2の全容量
に比例するもので、n-領域13の不純物密度は低
い方が望ましく例えば１×1013cm-3のとき厚みを
約10μとすることによつて、ゲート面積1000μ2で
ｐ×τは約0.01pJ／１ゲートを得ることができ
る。しかしながら、この時SITのゲートp+領域14
には順方向電圧を加えるので、少ないながら正孔
がn-領域13に注入され、キヤリア蓄積効果を生
じて速度を遅くする。これは、不純物密度が低い
程、少数キヤリアの寿命が長いので顕著となる。
また、SITT2のゲートp+領域14によつて囲まれ
たn-領域13の幅Wcは、オフ状態のとき、チヤン
ネルはすべて空乏層化して電位障壁を形成し、オ
ン状態のときには、チヤンネルに電荷中性近似領
域を形成させて動作させることが多いので、n-
領域13の不純物密度が低いと、Wcの値を大きく
する必要がある。すなわち、Wcの値は、この場
合、ゲート４が０バイアスで拡がる空乏層の厚み
の２倍以下にすることが多いので、n-領域13の
不純物密度の平方根の逆数にほぼ比例して大きく
なる。勿論この値は、このI2L型に限らず、他の
集積回路もしくはサイリスタなどの他の半導体装
置においてもオフ状態のときのゲート電圧、ドレ
イン電圧もしくはアノード電圧に応じて選ばれる
が、不純物密度が低い程幅広く選ばれる。また、
第１図に示したI2L型の場合、インジエクタ用
BPTT1のベースもn-領域13に形成されるわけ
で、ベース幅Wbはパンチスルーしないように幅
広く選ばれ、やはりn-領域13の不純物密度が低
い程幅広く選ばれる。さらに第１図ｂに示したよ
うに、I2L型においては、例えばSITのドレイン
端子１４が隣りのSITのゲート端子４Ｂに接続さ
れているとき、最初のSITがオフの時、次段の
SITはオンとなるので、二つのSITのゲートp+領
域14、14Bの間には論理振幅に近い電位差を生
じ、各SITの間隔Wiが狭いと各ゲートが横型
pnpBPTとして働いて、オンのSITのゲートp+領
域に正孔が注入して、オフのSITのゲート電位が
上昇してまう。それ故、各SITのゲート同志の間
隔Wiは、インジエクタBPTのベース幅Wbよりも
広くとつてある。勿論、各ゲート間をn+領域で
囲むいわゆる分離層を形成することができるが、
工程が長くなり、必要以上に容量を増加させてし
まう。以上の様に、n-領域の不純物密度を低く
することにより、SITおよび静電誘導サイリスタ
の高速度性、低消費電力性は向上するが、集積密
度が低下してしまう。
この問題は、第１図に示した倒立型SITに限ら
ず、第２図に示したカソード電極２２がゲート電
極４４と一表面に形成されるいわゆる正立型静電
誘導サイリスタ（SIサイリスタ）においても同様
であり、Wcは、n-領域13の不純物密度が低い程
広く選ばれる。第２図では、p+領域41がアノー
ド領域であり、アノード電極１０は、埋め込み
p+領域111を介してゲート電極４４と同一表面に
形成してあり、基板１０４はn-領域となつてい
る例を示している。さらに、SIサイリスタに限ら
ず、主動作領域においてパンチスルーしかかつた
ビームベース・サイリスタ、同様なゲート構造、
ベース構造を有する他の半導体装置も同様な問題
を有している。
ず、第２図に示したカソード電極２２がゲート電
極４４と一表面に形成されるいわゆる正立型静電
誘導サイリスタ（SIサイリスタ）においても同様
であり、Wcは、n-領域13の不純物密度が低い程
広く選ばれる。第２図では、p+領域41がアノー
ド領域であり、アノード電極１０は、埋め込み
p+領域111を介してゲート電極４４と同一表面に
形成してあり、基板１０４はn-領域となつてい
る例を示している。さらに、SIサイリスタに限ら
ず、主動作領域においてパンチスルーしかかつた
ビームベース・サイリスタ、同様なゲート構造、
ベース構造を有する他の半導体装置も同様な問題
を有している。
本発明は叙上の欠点を改善した集積回路を提供
するもので、従来の低容量性を大きく損じない
で、高集積密度を有することを可能にするもので
ある。本発明の要旨は、ゲートが形成される低不
純物密度領域に階段状もしくは、なだらかな不純
物密度分布をもたせ、ゲートが形成される主表面
側の不純物密度を比較的高くして、ゲート間隔を
狭くすると共に、ゲートの下には不純物密度のよ
り低い層もしくは真性半導体層を形成して、ゲー
ト周辺の容量を低下するものである。
するもので、従来の低容量性を大きく損じない
で、高集積密度を有することを可能にするもので
ある。本発明の要旨は、ゲートが形成される低不
純物密度領域に階段状もしくは、なだらかな不純
物密度分布をもたせ、ゲートが形成される主表面
側の不純物密度を比較的高くして、ゲート間隔を
狭くすると共に、ゲートの下には不純物密度のよ
り低い層もしくは真性半導体層を形成して、ゲー
ト周辺の容量を低下するものである。
以下に図面を用いて本発明を詳述する。
第３図は、本発明の構造例を示すもので、半導
体装置、特に集積回路中の一部に含まれている状
態を示している。ａ及びｂは、平面ゲート構造を
有するSIサイリスタの例であり、１０，２２，４
４はそれぞれアノード電極、カソード電極、ゲー
ト電極各端子であり、それぞれｐ型高不純物密度
領域４１，１４及びｎ型高不純物密度領域122に
接している。チヤンネルが形成されるｎ型低不純
物密度領域は、主表面に相対的に不純物密度の高
いｎ型層の第１チヤンネル領域133、その下に相
対的に不純物密度の低いｎ型層または真性半導体
層の第２チヤンネル領域113から成つている。図
には、表面を保護するための酸化膜や窒化膜等の
絶縁膜は省略されている。ａは、いわゆる正立型
と称するもので、カソード電極２２とゲート電極
４４が同一主表面に形成され、ｂはいわゆる倒立
型でアノード電極１０とゲート電極４４が同一主
表面で形成されている。ａは、ゲートp+領域が、
n-第１チヤンネル領域133の内部に形成されてい
る例であり、ｂはn-（またはｉ）第２チヤンネル
領域113まで達している例である。ｃおよびｄは、
ステツプ・カツト型構造を有するSIサイリスタに
本発明を適用した例であり、チヤンネルの形成さ
れるｎ型低不純物密度領域は、より不純物密度の
高い第１チヤンネル領域133と低い第２チヤンネ
ル領域113とに分れている。ｃは凹部底面にゲー
トp+領域14が形成された正立型の例であり、ｄ
は凹部側壁にゲートp+領域14が形成されゲート
電極４４が凹部底面と絶縁物２０を介して絶縁さ
れている倒立型の例である。これらの例も正立
型、倒立型を問わず各主電極１０及び２２を逆に
することができる。ｄの場合、凹部底面はn+領
域122まで達していても構わない。また、n-第１
チヤンネル層133とn-（またはｉ）第２チヤンネ
ル層113との境界は、ｃ，ｄの例のみでなく、ａ，
ｂの例のようにゲートp+領域と接していてもよ
い。
体装置、特に集積回路中の一部に含まれている状
態を示している。ａ及びｂは、平面ゲート構造を
有するSIサイリスタの例であり、１０，２２，４
４はそれぞれアノード電極、カソード電極、ゲー
ト電極各端子であり、それぞれｐ型高不純物密度
領域４１，１４及びｎ型高不純物密度領域122に
接している。チヤンネルが形成されるｎ型低不純
物密度領域は、主表面に相対的に不純物密度の高
いｎ型層の第１チヤンネル領域133、その下に相
対的に不純物密度の低いｎ型層または真性半導体
層の第２チヤンネル領域113から成つている。図
には、表面を保護するための酸化膜や窒化膜等の
絶縁膜は省略されている。ａは、いわゆる正立型
と称するもので、カソード電極２２とゲート電極
４４が同一主表面に形成され、ｂはいわゆる倒立
型でアノード電極１０とゲート電極４４が同一主
表面で形成されている。ａは、ゲートp+領域が、
n-第１チヤンネル領域133の内部に形成されてい
る例であり、ｂはn-（またはｉ）第２チヤンネル
領域113まで達している例である。ｃおよびｄは、
ステツプ・カツト型構造を有するSIサイリスタに
本発明を適用した例であり、チヤンネルの形成さ
れるｎ型低不純物密度領域は、より不純物密度の
高い第１チヤンネル領域133と低い第２チヤンネ
ル領域113とに分れている。ｃは凹部底面にゲー
トp+領域14が形成された正立型の例であり、ｄ
は凹部側壁にゲートp+領域14が形成されゲート
電極４４が凹部底面と絶縁物２０を介して絶縁さ
れている倒立型の例である。これらの例も正立
型、倒立型を問わず各主電極１０及び２２を逆に
することができる。ｄの場合、凹部底面はn+領
域122まで達していても構わない。また、n-第１
チヤンネル層133とn-（またはｉ）第２チヤンネ
ル層113との境界は、ｃ，ｄの例のみでなく、ａ，
ｂの例のようにゲートp+領域と接していてもよ
い。
ｅは、埋め込みゲート構造を有するSIサイリス
タの例であり、ゲートp+領域14はn-第１チヤン
ネル層133の内部に形成されている。以上、本発
明を接合型ｎチヤンネルSIサイリスタに適用した
例をいくつか示したが、ｐチヤンネルも同様に適
用でき、又本発明者により提案された他のSIサイ
リスタの構造すべてに適用できるものである。ま
た、主電極のとり出し方は、裏面だけでなく、主
表面側から埋め込み層の主電極領域までのエツチ
によつても行なえる。相対的に高い不純物密度を
有する低不純物密度の第１チヤンネル領域133は、
1017cm-3以下の不純物密度を有し、厚みは目的に
より適宜選ばれる。より低密度の低不純物密度の
第２チヤンネル領域113の不純物密度は1015cm-3
以下が望ましい。第１チヤンネル中に形成される
最も狭い部分のチヤンネル幅Wc、ゲートp+領域
14の厚み及びn-第１チヤンネル領域133、n-（ま
たはｉ）第２チヤンネル領域113の不純物密度、
厚みは目的に応じ適宜選ばれるが、例えばゲート
電極４４に電圧のかからない状態（０バイアスま
たはオープン）をオフ状態として用いるノーマ
リ・オフ型SIサイリスタでは、ゲート接合の拡散
電位でチヤンネルに電位障壁が形成される如く、
いいかえれば空乏層がチヤンネル領域を閉じてい
る如く、n-第１チヤンネル層133の不純物密度と
チヤンネル幅Wcを選ぶことが望ましく、またn-
第２チヤンネル（またはｉ）層113もすべて空乏
層化していることが少数キヤリア蓄積効果を少な
くする上でさらに望ましい。ノーマリ・オン型で
は逆に、チヤンネルに電荷中性近似領域が形成さ
れていることが望ましく、各領域の不純物密度、
寸法が選ばれる。本発明によれば、n-第１チヤ
ンネル層133の存在により、チヤンネル幅Wcを狭
くでき、集積回路化した時に集積密度を向上する
ことができる。さらに、ノーマリ・オフ型SIサイ
リスタにおいては、ゲートp+領域14と第１チヤ
ンネル領域133の拡散電位がより高くなるので少
数キヤリアの第１チヤンネル領域への注入をさら
に少なくでき高速度化に有利となる。
タの例であり、ゲートp+領域14はn-第１チヤン
ネル層133の内部に形成されている。以上、本発
明を接合型ｎチヤンネルSIサイリスタに適用した
例をいくつか示したが、ｐチヤンネルも同様に適
用でき、又本発明者により提案された他のSIサイ
リスタの構造すべてに適用できるものである。ま
た、主電極のとり出し方は、裏面だけでなく、主
表面側から埋め込み層の主電極領域までのエツチ
によつても行なえる。相対的に高い不純物密度を
有する低不純物密度の第１チヤンネル領域133は、
1017cm-3以下の不純物密度を有し、厚みは目的に
より適宜選ばれる。より低密度の低不純物密度の
第２チヤンネル領域113の不純物密度は1015cm-3
以下が望ましい。第１チヤンネル中に形成される
最も狭い部分のチヤンネル幅Wc、ゲートp+領域
14の厚み及びn-第１チヤンネル領域133、n-（ま
たはｉ）第２チヤンネル領域113の不純物密度、
厚みは目的に応じ適宜選ばれるが、例えばゲート
電極４４に電圧のかからない状態（０バイアスま
たはオープン）をオフ状態として用いるノーマ
リ・オフ型SIサイリスタでは、ゲート接合の拡散
電位でチヤンネルに電位障壁が形成される如く、
いいかえれば空乏層がチヤンネル領域を閉じてい
る如く、n-第１チヤンネル層133の不純物密度と
チヤンネル幅Wcを選ぶことが望ましく、またn-
第２チヤンネル（またはｉ）層113もすべて空乏
層化していることが少数キヤリア蓄積効果を少な
くする上でさらに望ましい。ノーマリ・オン型で
は逆に、チヤンネルに電荷中性近似領域が形成さ
れていることが望ましく、各領域の不純物密度、
寸法が選ばれる。本発明によれば、n-第１チヤ
ンネル層133の存在により、チヤンネル幅Wcを狭
くでき、集積回路化した時に集積密度を向上する
ことができる。さらに、ノーマリ・オフ型SIサイ
リスタにおいては、ゲートp+領域14と第１チヤ
ンネル領域133の拡散電位がより高くなるので少
数キヤリアの第１チヤンネル領域への注入をさら
に少なくでき高速度化に有利となる。
第４図ａ，ｂ，ｃに示した構造例は、ビームベ
ース・サイリスタの例であるが、ｐベース領域
114は主動作領域でパンチスルーしかかつている
ごとく不純物密度、厚みが選ばれている。主電極
１０及び２２は、それぞれアノード及びカソード
であり交換可能である。チヤンネルの形成される
ｎ型低不純物密度領域は、第３図に示したSIサイ
リスタの例と同様に相対的に高不純物密度の第１
チヤンネル領域133と低不純物密度（または真性
半導体）の第２チヤンネル領域113から成つてい
る。このサイリスタはベースがパンチスルーしか
かつているのでベースの電位障壁は静電誘導によ
つて制御され、SIサイリスタと同様な利点をもつ
ている。特に、ノーマリ・オフ型動作においては
有効である。SITとほぼ同様な動作機構をもつの
で、第１チヤンネル層133の存在によつてp+ベー
ス電極取り出し領域24の間隔Wcを狭くすること
ができるので、高集積密度化が可能である。ａは
主電極n+領域122にｐベース領域114を接触させ
た例、ｂはn-第１チヤンネル層133を介した例、
ｃはステツプ・カツト構造に適用した例である。
ｃでは第１チヤンネル領域133の内部にｐベース
領域114が把持されている。このサイリスタの構
造はこれらに限らずSIサイリスタの構造すべてに
導入できる。さらに、これらの具体例を適宜組み
合わせたサイリスタも実現できる。
ース・サイリスタの例であるが、ｐベース領域
114は主動作領域でパンチスルーしかかつている
ごとく不純物密度、厚みが選ばれている。主電極
１０及び２２は、それぞれアノード及びカソード
であり交換可能である。チヤンネルの形成される
ｎ型低不純物密度領域は、第３図に示したSIサイ
リスタの例と同様に相対的に高不純物密度の第１
チヤンネル領域133と低不純物密度（または真性
半導体）の第２チヤンネル領域113から成つてい
る。このサイリスタはベースがパンチスルーしか
かつているのでベースの電位障壁は静電誘導によ
つて制御され、SIサイリスタと同様な利点をもつ
ている。特に、ノーマリ・オフ型動作においては
有効である。SITとほぼ同様な動作機構をもつの
で、第１チヤンネル層133の存在によつてp+ベー
ス電極取り出し領域24の間隔Wcを狭くすること
ができるので、高集積密度化が可能である。ａは
主電極n+領域122にｐベース領域114を接触させ
た例、ｂはn-第１チヤンネル層133を介した例、
ｃはステツプ・カツト構造に適用した例である。
ｃでは第１チヤンネル領域133の内部にｐベース
領域114が把持されている。このサイリスタの構
造はこれらに限らずSIサイリスタの構造すべてに
導入できる。さらに、これらの具体例を適宜組み
合わせたサイリスタも実現できる。
これらのサイリスタは集積回路に組み込んだ場
合第１チヤンネル領域133によつてチヤンネル幅
Wcが狭くできているので集積密度が向上すると
ともに、低不純物密度（または真性半導体）の第
２チヤンネル領域113の存在のため容量が少なく
できる。しかも高速スイツチング、低制御電力で
あり、ノーマリ・オフ型、ノーマリ・オン型の両
方が実現できる。
合第１チヤンネル領域133によつてチヤンネル幅
Wcが狭くできているので集積密度が向上すると
ともに、低不純物密度（または真性半導体）の第
２チヤンネル領域113の存在のため容量が少なく
できる。しかも高速スイツチング、低制御電力で
あり、ノーマリ・オフ型、ノーマリ・オン型の両
方が実現できる。
本発明によるサイリスタは高速度動作、低消費
電力動作が可能でしかも高集積密度を有する特徴
をもつものである。以上の様に、本発明により改
善された特性を有する高集積度用半導体装置は工
業的価値は高いものである。
電力動作が可能でしかも高集積密度を有する特徴
をもつものである。以上の様に、本発明により改
善された特性を有する高集積度用半導体装置は工
業的価値は高いものである。
第１図ａ及びｂは従来のI2L型SITLの構造例で
ａはｂのＡ−A′に沿つた断面図、第２図は従来
の正立型SIサイリスタの１構造例、第３図ａ乃至
ｅは本発明によるSIサイリスタの１単位を示す構
造断面図、第４図ａ乃至ｃは本発明をビームベー
スサイリスタに応用した断面構造例（１単位）で
ある。
ａはｂのＡ−A′に沿つた断面図、第２図は従来
の正立型SIサイリスタの１構造例、第３図ａ乃至
ｅは本発明によるSIサイリスタの１単位を示す構
造断面図、第４図ａ乃至ｃは本発明をビームベー
スサイリスタに応用した断面構造例（１単位）で
ある。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型高不純物密度のアノード領域
（41）と、第２導電型高不純物密度のカソード領
域（122）と、前記アノード領域および前記カソ
ード領域との間に互いに隣接して形成された第２
導電型の不純物密度N1の第１チヤンネル領域
（133）および不純物密度N2の第２チヤンネル領
域（113）と、前記第１チヤンネル領域の少なく
共一部をはさんで形成された少なく共一対の第１
導電型高不純物密度のゲート領域（14）とで少な
く共構成されたノーマリ・オフ型サイリスタにお
いて、前記第１チヤンネル領域内に、前記ゲート
領域間隔の最も狭い幅Wcが存在し、Wcがゲート
０バイアスにおけるゲート接合の拡散電位による
空乏層の厚みの２倍以下になる如く、WcとN1と
の値が選ばれ、かつN1≫N2であることを特徴と
する半導体装置。 ２ 第１導電型高不純物密度のアノード領域
（41）と、第２導電型高不純物密度のカソード領
域（122）と、前記アノード領域及び前記カソー
ド領域との間に互いに隣接して形成された第２導
電型の不純物密度N1の第１チヤンネル領域
（133）および不純物密度N2の第２チヤンネル領
域（113）と、前記第１チヤンネル領域の少なく
共一部をはさんで形成された少なく共一対の第１
導電型高不純物密度のゲート領域（14）とで少な
く共構成されたノーマリ・オン型サイリスタにお
いて、前記第１チヤンネル領域内に前記ゲート領
域間隔の最も狭い幅Wcが存在し、ゲート０バイ
アスにおいて第１チヤンネル中に電荷中性近似領
域が残る如く、WcとN1との値が選ばれ、かつ
N1≫N2であることを特徴とする半導体装置。 ３ 第１導電型高不純物密度のアノード領域
（41）と、第２導電型高不純物密度のカソード領
域（122）と、前記アノード領域および前記カソ
ード領域との間に共に配置された第２導電型の不
純物密度N1の第１チヤンネル領域（133）および
不純物密度N2の第２チヤンネル領域（113）と、
前記第１チヤンネル領域の少なく共一部をはさん
で形成された第１導電型高不純物密度の少なく共
一対のベース電極取り出し領域（24）と、前記ベ
ース電極取り出し領域間に架設され、かつ、前記
第１チヤンネル領域と隣接した第１導電型のベー
ス領域（114）とで少なく共構成されたサイリス
タにおいて、N1≫N2であり、前記ベース領域が
主動作領域の一部でパンチスルーしかかつた状態
であることを特徴とする半導体装置。 ４ 前記ベース領域が、前記第１チヤンネル領域
の内部に把持されていることを特徴とする前記特
許請求の範囲第３項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4092383A JPS58169974A (ja) | 1983-03-12 | 1983-03-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4092383A JPS58169974A (ja) | 1983-03-12 | 1983-03-12 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52030900A Division JPS592379B2 (ja) | 1977-03-19 | 1977-03-19 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58169974A JPS58169974A (ja) | 1983-10-06 |
| JPH036671B2 true JPH036671B2 (ja) | 1991-01-30 |
Family
ID=12594015
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4092383A Granted JPS58169974A (ja) | 1983-03-12 | 1983-03-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58169974A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5945701A (en) * | 1997-12-19 | 1999-08-31 | Northrop Grumman Corporation | Static induction transistor |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5179588A (ja) * | 1974-12-27 | 1976-07-10 | Stanley Electric Co Ltd | Denkaikokatoranjisuta |
-
1983
- 1983-03-12 JP JP4092383A patent/JPS58169974A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5179588A (ja) * | 1974-12-27 | 1976-07-10 | Stanley Electric Co Ltd | Denkaikokatoranjisuta |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58169974A (ja) | 1983-10-06 |
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