JPH0366115A - Semiconductor process support system - Google Patents
Semiconductor process support systemInfo
- Publication number
- JPH0366115A JPH0366115A JP20139789A JP20139789A JPH0366115A JP H0366115 A JPH0366115 A JP H0366115A JP 20139789 A JP20139789 A JP 20139789A JP 20139789 A JP20139789 A JP 20139789A JP H0366115 A JPH0366115 A JP H0366115A
- Authority
- JP
- Japan
- Prior art keywords
- conditions
- wafer
- lot
- condition
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 76
- 239000004065 semiconductor Substances 0.000 title claims abstract description 29
- 235000012431 wafers Nutrition 0.000 abstract description 25
- FFBHFFJDDLITSX-UHFFFAOYSA-N benzyl N-[2-hydroxy-4-(3-oxomorpholin-4-yl)phenyl]carbamate Chemical compound OC1=C(NC(=O)OCC2=CC=CC=C2)C=CC(=C1)N1CCOCC1=O FFBHFFJDDLITSX-UHFFFAOYSA-N 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 3
- 239000002689 soil Substances 0.000 description 1
Landscapes
- General Factory Administration (AREA)
- Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体プロセスフロー作成手段を有する半導体
プロセス支援システムに関するものである。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a semiconductor process support system having a semiconductor process flow creation means.
（従来の技術）
半導体プロセス支援システムの従来例を第３図に基づい
て説明する。(Prior Art) A conventional example of a semiconductor process support system will be explained based on FIG.
従来の半導体プロセス支援システムにおける半導体プロ
セスフロー作成では、各々の工程に対して工つのプロセ
ス処理条件しか設定できず、たとえば、９つの工程から
なり工程５ （５０）で３つの違ったプロセス処理条件
５ａ（５］）、 ５ｂ（５２）、 ５ｃ（５３）を設定
する場合には工程１００）から工程４（４０）までは３
枚の半導体ウェハー（以下ウェハーと略す）から構成さ
れる１つのＬ ｏｔ −Ａ （２１）として処理条件を
設定し、工程５ （５０）ではそれぞれ１枚のウェハー
から構成されるＬｏｔ−Ｂ（２２）にプロセス処理条件
５ａ（５１）を、Ｌ ｏｔ −Ｃ（２３）にプロセス処
理条件５ｂ（５２）を、Ｌ ｏｔ −Ｄ （２４）にプ
ロセス処理条件５ｃ（５３）をそれぞれ設定し、工程６
（６０）から工程９ （９０）までは再び３枚のウェ
ハーから構成される１つのＬｏｔ−Ｅ（２５）として処
理条件を設定していた。When creating a semiconductor process flow in a conventional semiconductor process support system, only one process condition can be set for each process. (5]), 5b (52), and 5c (53), set 3 from step 100) to step 4 (40).
Processing conditions are set for one Lot-A (21) consisting of two semiconductor wafers (hereinafter referred to as wafers), and in step 5 (50), Lot-B (22) consisting of one wafer each. ), process condition 5b (52) is set to Lot-C (23), process condition 5c (53) is set to Lot-D (24), and step 6
From step (60) to step 9 (90), processing conditions were again set as one Lot-E (25) consisting of three wafers.
すなわち、１つの工程で３つのプロセス処理条件を設定
するために５つのロットを必要としていた。That is, five lots were required to set three process conditions in one process.
（発明が解決しようとする課題）
上記、従来のように、工程で複数のプロセス処理条件を
設定するためには、土工程でのプロセス処却条件数×複
数のプロセス処理条件を指定する工程数＋２に相当する
ロットが必要になり、ロット数が増大するという欠点が
あった。(Problem to be Solved by the Invention) As mentioned above, in order to set multiple process conditions in a process as in the past, the number of process conditions in the soil process x the number of processes in which multiple process conditions are specified There was a drawback that a lot equivalent to +2 was required, and the number of lots increased.
本発明の目的は、従来の欠点を解消し、ある一つの工程
で複数のプロセス処理条件を設定する場合でも１つのロ
フトとすることができロフト数を減少させることができ
る半導体プロセス支援システムを提供することである。An object of the present invention is to provide a semiconductor process support system that eliminates the conventional drawbacks and can reduce the number of lofts by setting one loft even when multiple process conditions are set in one process. It is to be.
（ｉｌ１題を解決するための手段）
本発明の半導体プロセス支援システムは、順に並べた複
数の半導体プロセス工程において、それぞれのウェハー
毎にプロセス処理条件を設定する半導体プロセスフロー
作成手段を備えたものである。(Means for Solving Problem il1) The semiconductor process support system of the present invention is equipped with a semiconductor process flow creation means for setting process conditions for each wafer in a plurality of sequentially arranged semiconductor process steps. be.
（作 用）
本発明は上記の手段を用いることにより、半導体プロセ
ス工程において、それぞれのウェハー毎に半導体プロセ
ス処理条件を設定し、複数のプロセス処理条件を設定す
る場合でも１つのロットとすることができ、ロフト数を
減少することができる。(Function) By using the above-mentioned means, the present invention allows semiconductor processing conditions to be set for each wafer in a semiconductor process step, and even when a plurality of process conditions are set, it can be processed into one lot. It is possible to reduce the number of lofts.
（実施例）
本発明における一実施例を第１図、および第２図に基づ
いて説明する。(Example) An example of the present invention will be described based on FIG. 1 and FIG. 2.
第１図は本発明の半導体プロセス支援システムの半導体
プロセスフロー作成手段のフローチャートであり、第２
図は同半導体プロセス支援システムのロット構成図であ
る。第１図および第２図において、第３図に示した従来
例と同じ部分については同一符号を付し、一部その説明
を省略する。FIG. 1 is a flowchart of the semiconductor process flow creation means of the semiconductor process support system of the present invention;
The figure is a lot configuration diagram of the semiconductor process support system. In FIGS. 1 and 2, the same parts as those in the conventional example shown in FIG. 3 are given the same reference numerals, and some explanations are omitted.
３枚のウェハー（ウェハーＮｏ、１．２．３）から構成
される９つの半導体プロセス工程において、工程５ （
５０）で３つの違ったプロセス処理条件５ａ（５１）
、 ５ ｂ（５２） 、 ５ ｃ（５３）を設定する場
合には、ウェハー枚数を３枚と指定する（１）。In the nine semiconductor process steps consisting of three wafers (wafer No. 1.2.3), step 5 (
50) with three different process conditions 5a (51)
, 5 b (52), 5 c (53), the number of wafers is specified as 3 (1).
あらかじめ登録されている一覧表などから順序を考慮し
９つの工程を並べる（２）。The nine processes are arranged in order from a list registered in advance (2).
工程１ （１０）から工程４ （４０）までは、ウェハ
ーＮ ｏ、に関係なく工程毎に条件１ （１１）から条
件４（４１）とプロセス処理条件を設定する（３）。From process 1 (10) to process 4 (40), process conditions are set from condition 1 (11) to condition 4 (41) for each process regardless of the wafer No. (3).
工程５ （５０）では、プロセス処理条件数を３と指定
し、ウェハーＮｏ、１には条件５ａ（５１）のプロセ３
−
−
ス処理条件、ウェハーＮｏ、２には条件５ｂ（５２）の
プロセス処理条件、ウェハーＮｏ、３には条件５ｃ（５
３）のプロセス処理条件をそれぞれウェハー毎に設定す
る（４）。In step 5 (50), the number of process processing conditions is specified as 3, and wafer No. 1 is subjected to process 3 of condition 5a (51).
- Processing conditions: condition 5b (52) for wafer No. 2; condition 5c (52) for wafer No. 3;
The process conditions of 3) are set for each wafer (4).
工程６ （６０）から工程９ （９０）までは、ウェハ
ーＮ ｏ、に関係なく工程毎に条件６ （６１）から条
件９（９１）とプロセス処理条件を設定する（３）。From process 6 (60) to process 9 (90), process conditions are set from condition 6 (61) to condition 9 (91) for each process regardless of the wafer number (3).
したがって、工程１ （１０）から工程９ （９０）ま
で１つのロフトＬ ｏｔ −Ａ （２１）としてプロセ
ス処理条件を設定できる。Therefore, the process conditions can be set as one loft L ot -A (21) from step 1 (10) to step 9 (90).
設定した半導体プロセスをＤＢなどに登録しく５）、ク
リーンペーパーなどに印刷を行う（６）。Register the set semiconductor process in a DB etc. 5) and print on clean paper etc. (6).
（発明の効果）
本発明によれば、半導体プロセス工程においてそれぞれ
の半導体ウェハー毎にプロセス処理条件を設定すること
により、あるｌっの工程で複数のプロセス処理条件を設
定する場合でも１つのロフトとすることができ、ロット
数を減少させ、その実用上の効果は大である。(Effects of the Invention) According to the present invention, by setting process conditions for each semiconductor wafer in a semiconductor process step, even if a plurality of process conditions are set in a certain process, one loft can be set. This reduces the number of lots and has great practical effects.
第１図は本発明の一実施例における半導体プロセス支援
システムの半導体プロセスフロー作成手段のフローチャ
ート、第２図は同半導体プロセス支援システムのロット
構成図、第３図は従来の半導体プロセス支援システムの
ロット構成図である。
ｌ ・・・ウェハー枚数を指定する手段、２・・・工程
を並べる手段、 ３・・・工程毎に条件を設定する手段
、 ４ ・・・ウェハー毎に条件を設定する手段、 ５
・・・ＤＢに登録する手段、 ６ ・・・印刷する手段
、１０・・・工程１．１１・・・条件１．２１・・・Ｌ
ｏｔ−Ａ、２２・＝Ｌｏｔ−Ｂ、２３ ・・・Ｌｏｔ−
Ｃ１２４−Ｌｏｔ−Ｄ、２５−Ｌｏｔ−Ｅ、４０−・・
工程４．４１−・・条件４．５０−・・工程５．５１−
・条件５ａ、５２・・・条件５ｂ、５３・・・条件５Ｃ
１６０・・・工程６．６１・・・条件６．９０・・・工
程９．９１・・・条件９゜FIG. 1 is a flowchart of a semiconductor process flow creation means of a semiconductor process support system according to an embodiment of the present invention, FIG. 2 is a lot configuration diagram of the same semiconductor process support system, and FIG. 3 is a lot diagram of a conventional semiconductor process support system. FIG. l... Means for specifying the number of wafers, 2... Means for arranging processes, 3... Means for setting conditions for each process, 4... Means for setting conditions for each wafer, 5
...Means for registering in the DB, 6...Means for printing, 10...Step 1.11...Condition 1.21...L
ot-A, 22・=Lot-B, 23...Lot-
C124-Lot-D, 25-Lot-E, 40-...
Step 4.41--Condition 4.50--Step 5.51-
・Condition 5a, 52...Condition 5b, 53...Condition 5C
160...Process 6.61...Condition 6.90...Process 9.91...Condition 9°
Claims (1)
の半導体ウェハー毎にプロセス処理条件を設定する半導
体プロセスフロー作成手段を備えたことを特徴とする半
導体プロセス支援システム。1. A semiconductor process support system comprising a semiconductor process flow creation means for setting process conditions for each semiconductor wafer in a plurality of sequentially arranged semiconductor process steps.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1201397A JP2528713B2 (en) | 1989-08-04 | 1989-08-04 | Semiconductor process support system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1201397A JP2528713B2 (en) | 1989-08-04 | 1989-08-04 | Semiconductor process support system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0366115A true JPH0366115A (en) | 1991-03-20 |
| JP2528713B2 JP2528713B2 (en) | 1996-08-28 |
Family
ID=16440414
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1201397A Expired - Fee Related JP2528713B2 (en) | 1989-08-04 | 1989-08-04 | Semiconductor process support system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2528713B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05109596A (en) * | 1991-10-15 | 1993-04-30 | Nec Yamagata Ltd | Manufacturing and controlling method for semiconductor device |
-
1989
- 1989-08-04 JP JP1201397A patent/JP2528713B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05109596A (en) * | 1991-10-15 | 1993-04-30 | Nec Yamagata Ltd | Manufacturing and controlling method for semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2528713B2 (en) | 1996-08-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH03173471A (en) | Wiring structure of master slice system lsi | |
| JPS55129333A (en) | Scale-down projection aligner and mask used for this | |
| JPH0366115A (en) | Semiconductor process support system | |
| JPH09283404A (en) | Electron beam exposure | |
| JP2990530B2 (en) | Method for manufacturing semiconductor device | |
| JP2654217B2 (en) | Wafer transfer method | |
| JPS63108706A (en) | Manufacture of semiconductor device | |
| JP2664465B2 (en) | Cell placement method for semiconductor device | |
| JPH055379B2 (en) | ||
| JP2705258B2 (en) | Semiconductor process support system | |
| JPH0199051A (en) | Semiconductor manufacturing mask | |
| JP2878551B2 (en) | Exposure method | |
| JPH03260722A (en) | Sorting system | |
| JPS6214426A (en) | Drawing and exposure for semiconductor wafer | |
| JP2923655B2 (en) | Projection exposure method | |
| JPH0546575A (en) | Setting system for parallel computer message packet transfer path determination table | |
| JP2002270482A (en) | Method and apparatus for controlling exposure process and manufacturing apparatus thereof | |
| JPS6254921A (en) | Manufacture of semiconductor device | |
| JPS6212664B2 (en) | ||
| JPH06181152A (en) | Forming apparatus for classificatin of wafer according to condition | |
| JPH03203313A (en) | Exposure of semiconductor device | |
| JP2667474B2 (en) | Block placement method | |
| JPS62144494A (en) | Management system for information being internally processed | |
| JPH0451512A (en) | Semiconductor integrated circuit device | |
| JPH022556A (en) | Stepper reticle for semiconductor device manufacture |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080614 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090614 Year of fee payment: 13 |
|
| LAPS | Cancellation because of no payment of annual fees |