JPH0363826A - データ処理装置 - Google Patents
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- JPH0363826A JPH0363826A JP11733690A JP11733690A JPH0363826A JP H0363826 A JPH0363826 A JP H0363826A JP 11733690 A JP11733690 A JP 11733690A JP 11733690 A JP11733690 A JP 11733690A JP H0363826 A JPH0363826 A JP H0363826A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデータ処理装置、およびそれらを製作操作する
ための電子処理・制御装置ならびに方法に関する。
ための電子処理・制御装置ならびに方法に関する。
マイクロプロセッサ装置はデジタルプロセッサ用の中央
処理装置もしくはｃｐｕであって、米国特許第３．７５
７．３０６号（発明者ガ、リ−Ｗ、ブーン、特許権者テ
キサスインストラメンツ社）に示すようにＭＯ３／ＬＳ
Ｉ技術により製作された単一の半導体集積回路もしくは
“チップ”内に格納されるのが普通である。プーン特許
は並列ＡＬＵ、データとアドレス用レジスタ、命令レジ
スタ、および制御デコーダを含むシングルチップ８ビツ
トＣＰＵを示し、上記部品は全てフォンノイマンアーキ
テクチャーを使用しデータ、アドレス、命令用の双方向
並列バスを使用して相互接続される。米国特許第４．Ｑ
７４．３５Ｉ号（発明者ガリーＷ４ブーン、ミカエルＪ
、コクラン、権利人テキサスインスルメンツ社）は、４
ビット並列ＡＬＵとその制御回路を備え、オンチップＲ
ＯＭ （プログラム記憶用）とオンチップＲＡＭ（デー
タ記憶用）がバーバードアーキテクチャ−形に構成され
たシングルチップ“マイクロコンピュータ”型装置を示
している。
処理装置もしくはｃｐｕであって、米国特許第３．７５
７．３０６号（発明者ガ、リ−Ｗ、ブーン、特許権者テ
キサスインストラメンツ社）に示すようにＭＯ３／ＬＳ
Ｉ技術により製作された単一の半導体集積回路もしくは
“チップ”内に格納されるのが普通である。プーン特許
は並列ＡＬＵ、データとアドレス用レジスタ、命令レジ
スタ、および制御デコーダを含むシングルチップ８ビツ
トＣＰＵを示し、上記部品は全てフォンノイマンアーキ
テクチャーを使用しデータ、アドレス、命令用の双方向
並列バスを使用して相互接続される。米国特許第４．Ｑ
７４．３５Ｉ号（発明者ガリーＷ４ブーン、ミカエルＪ
、コクラン、権利人テキサスインスルメンツ社）は、４
ビット並列ＡＬＵとその制御回路を備え、オンチップＲ
ＯＭ （プログラム記憶用）とオンチップＲＡＭ（デー
タ記憶用）がバーバードアーキテクチャ−形に構成され
たシングルチップ“マイクロコンピュータ”型装置を示
している。
マイクロプロセッサという用語は通常、プログラムとデ
ータの格納に外部メモリを使用する装置を指し、一方マ
イクロコンピュータという用語はプログラムとデータを
格納するにオンチップＲＯＭとＲＡＭを備えた装置を指
すのが普通である。本発明を解説するに際して、“マイ
クロコンピュータ“という語は両方の形式の装置を包含
し、“マイクロプロセッサ”の方は主としてオンチップ
ＲＯＭのないマイクロコンピュータを指すものとする。
ータの格納に外部メモリを使用する装置を指し、一方マ
イクロコンピュータという用語はプログラムとデータを
格納するにオンチップＲＯＭとＲＡＭを備えた装置を指
すのが普通である。本発明を解説するに際して、“マイ
クロコンピュータ“という語は両方の形式の装置を包含
し、“マイクロプロセッサ”の方は主としてオンチップ
ＲＯＭのないマイクロコンピュータを指すものとする。
然しなから、上記用語は当該技術分野では互いに両用さ
れることが多いため、本文中の解説ではこれら用語の一
方に代えて他方を使用する場合に本発明の特徴を限定す
るものと考えるべきではない。
れることが多いため、本文中の解説ではこれら用語の一
方に代えて他方を使用する場合に本発明の特徴を限定す
るものと考えるべきではない。
今日のマイクロコンピュータは、全体として２つの類別
即ち汎用マイクロプロセッサと専用マイクロコンピュー
タ／マイクロプロセッサに分類することができる。モト
ローラ社により製作されるＭ６０２０の如き汎用マイク
ロプロセッサは広範囲のタスクの何れも実現できるよう
にユーザがプログラミング可能なように設計されている
から、パソコンの如き装置内の中央処理装置として使用
されることが多い。かかる汎用マイクロプロセッサは広
範囲の演算論理機能に対しては優れた性能を備えている
が、かかる機能のうちの一つに特定して設、計もしくは
適応させられていないことはいうまでもない。それと対
照的に、専用マイクロコンピュータはユーザがそのため
にマイクロコンピュータを使用しようとする所定の演算
論理機能に対して性能を向上させるように設計されてい
る。
即ち汎用マイクロプロセッサと専用マイクロコンピュー
タ／マイクロプロセッサに分類することができる。モト
ローラ社により製作されるＭ６０２０の如き汎用マイク
ロプロセッサは広範囲のタスクの何れも実現できるよう
にユーザがプログラミング可能なように設計されている
から、パソコンの如き装置内の中央処理装置として使用
されることが多い。かかる汎用マイクロプロセッサは広
範囲の演算論理機能に対しては優れた性能を備えている
が、かかる機能のうちの一つに特定して設、計もしくは
適応させられていないことはいうまでもない。それと対
照的に、専用マイクロコンピュータはユーザがそのため
にマイクロコンピュータを使用しようとする所定の演算
論理機能に対して性能を向上させるように設計されてい
る。
マイクロコンピュータの一次的機能を知ることによって
、設計者は専用マイクロコンピュータによる特定機能の
性能が、使用者が作成したプログラムにかかわりなく、
汎用マイクロコンピュータによると同一の機能性能を大
きく上廻るようにマイクロコンピュータを構成すること
ができる。
、設計者は専用マイクロコンピュータによる特定機能の
性能が、使用者が作成したプログラムにかかわりなく、
汎用マイクロコンピュータによると同一の機能性能を大
きく上廻るようにマイクロコンピュータを構成すること
ができる。
著しく向上した速度で専用マイクロコンピュータで実行
可能なかかる機能の一つはデジタル信号処理であって、
殊にデジタルフィルタの使用と高速フーリエ変換の実行
に必要とされる計算である。
可能なかかる機能の一つはデジタル信号処理であって、
殊にデジタルフィルタの使用と高速フーリエ変換の実行
に必要とされる計算である。
かかる計算は整数乗算、多重ビツトシフト、乗加算の如
き高次の反復演算より構成されるために、専用マイクロ
コンピュータは、特にこれら反復機能に適応できるよう
に構成することができる。かかる専用マイクロコンピュ
ータの一つは米国特許第４，５７７．２８２号（権利者
テキサスインストルメンツ社）に解説されているが、参
考のため本文中に組込んである。同特許における如くこ
れらの計算用にマイクロコンピュータを特殊な形で設計
することによって汎用マイクロコンピュータに比べて十
分な性能の向上が得られ、その結果、かかる専用マイク
ロコンピュータを音声画像処理の如きリアルタイム用途
に使用することが可能になる。
き高次の反復演算より構成されるために、専用マイクロ
コンピュータは、特にこれら反復機能に適応できるよう
に構成することができる。かかる専用マイクロコンピュ
ータの一つは米国特許第４，５７７．２８２号（権利者
テキサスインストルメンツ社）に解説されているが、参
考のため本文中に組込んである。同特許における如くこ
れらの計算用にマイクロコンピュータを特殊な形で設計
することによって汎用マイクロコンピュータに比べて十
分な性能の向上が得られ、その結果、かかる専用マイク
ロコンピュータを音声画像処理の如きリアルタイム用途
に使用することが可能になる。
デジタル信号処理分野ではその計算度が高いために、メ
モリアクセス動作も幾分激しい。従って、デジタル信号
処理機能を実行するさいのマイクロコンピュータの全体
性能は単位時間あたりに実行される特定計算数によって
決定されるだけでなく、マイクロコンピュータがシステ
ムメモリからデータを横築し、同メモリに対してデータ
を格納することの可能な速度によっても規定される。上
記米国特許第４，５７７．２８２号中に記載のものの如
く、従来の専用マイクロコンピュータはバーバートアー
キテクチャ−の修正バージョンを使用しているため、デ
ータメモリに対するアクセスはプログラムメモリのアク
セスから独立に、しかもそれと同時に行うことができる
。かかるアーキテクチャ−がその性能を追加的に向上さ
せることはいうまでもない。
モリアクセス動作も幾分激しい。従って、デジタル信号
処理機能を実行するさいのマイクロコンピュータの全体
性能は単位時間あたりに実行される特定計算数によって
決定されるだけでなく、マイクロコンピュータがシステ
ムメモリからデータを横築し、同メモリに対してデータ
を格納することの可能な速度によっても規定される。上
記米国特許第４，５７７．２８２号中に記載のものの如
く、従来の専用マイクロコンピュータはバーバートアー
キテクチャ−の修正バージョンを使用しているため、デ
ータメモリに対するアクセスはプログラムメモリのアク
セスから独立に、しかもそれと同時に行うことができる
。かかるアーキテクチャ−がその性能を追加的に向上さ
せることはいうまでもない。
技術と市場の増加する需要は、今日、処理装置、アプリ
ケーションシステム、およびそれらの操作と製造方法に
ついて更に一層の構造的ならびに処理上の向上を望まし
いものとしている。
ケーションシステム、およびそれらの操作と製造方法に
ついて更に一層の構造的ならびに処理上の向上を望まし
いものとしている。
全体として、本発明の一形態はコンテキスト信号に応答
しそのコンテキスト信号により確認される代替的な処理
コンテキスト内が動作可能な電子プロセッサを含むデー
タ処理装置である。第１と第２のレジスタが上記データ
処理装置に接続されることによって一つの処理コンテキ
ストに参加すると共に、別の処理コンテキストからの情
報をそこに復帰するまで保持する。コンテキスト切換回
路が上記第１と第２のレジスタに接続され、処理コンテ
キストに応じて、レジスタの電子プロセッサ間での入出
力動作を選択的に制御するようになっている。
しそのコンテキスト信号により確認される代替的な処理
コンテキスト内が動作可能な電子プロセッサを含むデー
タ処理装置である。第１と第２のレジスタが上記データ
処理装置に接続されることによって一つの処理コンテキ
ストに参加すると共に、別の処理コンテキストからの情
報をそこに復帰するまで保持する。コンテキスト切換回
路が上記第１と第２のレジスタに接続され、処理コンテ
キストに応じて、レジスタの電子プロセッサ間での入出
力動作を選択的に制御するようになっている。
本発明のその他の形の装置、システム、および方法も本
文中に開示する。
文中に開示する。
本発明の特徴を成すと思われる新規な特徴は添附請求範
囲中に提示する。本発明の実施例と共にその他の特徴と
利点は図面と相俟って以下の詳細な説明より最も良く理
解されるはづである。
囲中に提示する。本発明の実施例と共にその他の特徴と
利点は図面と相俟って以下の詳細な説明より最も良く理
解されるはづである。
アーキテクチャ全体図はまづデジタル信号処理装置１１
の望ましい実施例を示す。
の望ましい実施例を示す。
第１Ａ図と第１Ｂ図のデジタル信号処理装置はバーバー
ド形アーキテクチャーによるもので、プログラムとデー
タにつき、２つの別個のメモリバス構造を維持すること
によって処理能を最大にしてフルスピードで実行できる
ようにしである。上記２個の空間の間をデータを転送さ
せる命令が含まれる。
ド形アーキテクチャーによるもので、プログラムとデー
タにつき、２つの別個のメモリバス構造を維持すること
によって処理能を最大にしてフルスピードで実行できる
ようにしである。上記２個の空間の間をデータを転送さ
せる命令が含まれる。
装置１１はプログラムアドレス指定回路１３とプロセッ
サを備える電子計算回路１５を有する。
サを備える電子計算回路１５を有する。
計算回路１５は、第１Ｂ図のデータメモリ２５から取出
されるか即値命令から導出された１６ビソトワード、あ
るいは乗算器２７の３２ビツトの結果を使用して演算す
る汎用演算装置である。演算命令を実行する他に、ＡＬ
Ｕ２１はプール演算を実行することができる。累算器２
３はＡＬＵ２１からの出力を記憶し、通路２９を介して
第２の入力をＡＬＵ２１に提供する。累算器２３は図に
おいては３２ビツト長であって上位ワード（３１〜１６
ビツト）と下位ワード（１５〜０ビツト）に分割される
。累算器の上下位ワードをデータメモリ２５内に記憶す
る命令が設けられる。累算器２３が高速に一時記憶でき
るように、３２ビツトの累算器バッファＡＣＣＢ３１が
存在する。
されるか即値命令から導出された１６ビソトワード、あ
るいは乗算器２７の３２ビツトの結果を使用して演算す
る汎用演算装置である。演算命令を実行する他に、ＡＬ
Ｕ２１はプール演算を実行することができる。累算器２
３はＡＬＵ２１からの出力を記憶し、通路２９を介して
第２の入力をＡＬＵ２１に提供する。累算器２３は図に
おいては３２ビツト長であって上位ワード（３１〜１６
ビツト）と下位ワード（１５〜０ビツト）に分割される
。累算器の上下位ワードをデータメモリ２５内に記憶す
る命令が設けられる。累算器２３が高速に一時記憶でき
るように、３２ビツトの累算器バッファＡＣＣＢ３１が
存在する。
主ＡＬＵ２１の他に、第１Ｂ図には周辺論理装置（ＰＬ
Ｏ）４１が存在し、累算器２３のコンテキストに影響を
及ぼさずにメモリロケーション上に対して論理演算を行
う。ＰＬＯ４１は、高速制御のために拡張ビット操作能
力を備えており、ビットのセント、クリア、ならびに制
御状態レジスタの動作と関連するテストを簡単化してい
る。
Ｏ）４１が存在し、累算器２３のコンテキストに影響を
及ぼさずにメモリロケーション上に対して論理演算を行
う。ＰＬＯ４１は、高速制御のために拡張ビット操作能
力を備えており、ビットのセント、クリア、ならびに制
御状態レジスタの動作と関連するテストを簡単化してい
る。
第１Ａ図の乗算器２７は、１回の命令サイクルで３２ビ
ツトの結果と共に１６Ｘ１６ビツトの２つの補数乗算を
実行する。
ツトの結果と共に１６Ｘ１６ビツトの２つの補数乗算を
実行する。
乗算器は次の３つの要素から成る。即ち、−時ＴＨＥＧ
Ｏレジスタ４９に、積レジスタＰＲＥＧ５１、および乗
算器アレイ５３である。１６ビソ）ＴＨＥＧＯレジスタ
４９は被乗数を一時記憶する。ＰＲＥＧレジスタ５１は
３２ビツトの積を記憶する。乗算器の値はＭＡＣ／ＭＡ
ＣＤ命令を使用する場合、データメモリ２５、プログラ
ムメモリ６１から来るか、ＭＰＹＫ （乗算即値）命令
ワードから即座に導き出されるかの何れかである。
Ｏレジスタ４９に、積レジスタＰＲＥＧ５１、および乗
算器アレイ５３である。１６ビソ）ＴＨＥＧＯレジスタ
４９は被乗数を一時記憶する。ＰＲＥＧレジスタ５１は
３２ビツトの積を記憶する。乗算器の値はＭＡＣ／ＭＡ
ＣＤ命令を使用する場合、データメモリ２５、プログラ
ムメモリ６１から来るか、ＭＰＹＫ （乗算即値）命令
ワードから即座に導き出されるかの何れかである。
プログラムメモリ６１はアドレス指定入力でプログラム
アドレスバス１０１Ａに接続される。メモリ６１はその
リード／ライト入出力でプログラムデータバス１ＯＩＤ
に接続される。高速オンチップ乗算器２７によって装置
１１は畳み込み、相関化、フィルタリングの如き基本的
なりＳＰ操作を効率的に実行することができる。
アドレスバス１０１Ａに接続される。メモリ６１はその
リード／ライト入出力でプログラムデータバス１ＯＩＤ
に接続される。高速オンチップ乗算器２７によって装置
１１は畳み込み、相関化、フィルタリングの如き基本的
なりＳＰ操作を効率的に実行することができる。
プロセッサのスケーリングシフタ６５は、１６ビツト入
力がマルチプレクサ（ＭＵＸ）７３を介してデータバス
１１１Ｄに接続され、３２ビ・ノドの出力がマルチプレ
クサ７７を介してＡＬＵ２１に接続されている。スケー
リングシフタ６５は命令によりプログラミングされるか
シフトカウントレジスタ（ＴＲＥＧ Ｉ）８１内に規定
されるように入力データ上にＯ〜１６ビツトの左移行桁
送りを行う。出力のＬＳＢ（ｉ下位ビット）はゼロで満
たされ、ＭＳＢ（最上位ビット）は第１Ｂ図の一組のレ
ジスタ８５内の状態レジスタ８５内の符号拡張モードピ
ットＳＸＭの状態に応じてゼロで満たすか符号拡張する
かすることができる。
力がマルチプレクサ（ＭＵＸ）７３を介してデータバス
１１１Ｄに接続され、３２ビ・ノドの出力がマルチプレ
クサ７７を介してＡＬＵ２１に接続されている。スケー
リングシフタ６５は命令によりプログラミングされるか
シフトカウントレジスタ（ＴＲＥＧ Ｉ）８１内に規定
されるように入力データ上にＯ〜１６ビツトの左移行桁
送りを行う。出力のＬＳＢ（ｉ下位ビット）はゼロで満
たされ、ＭＳＢ（最上位ビット）は第１Ｂ図の一組のレ
ジスタ８５内の状態レジスタ８５内の符号拡張モードピ
ットＳＸＭの状態に応じてゼロで満たすか符号拡張する
かすることができる。
桁送り能力を追加することによってプロセッサ１１は数
値スケーリング、ピント抽出、拡張演算および桁あぶれ
を防止することができる。割込みとサブルーチン呼出し
中にプログラムカウンタ９３の内容をセーブするために
８レベルに至るまでのハードウェアスタック９１を設け
る。プログラムカウンタ９３はＭＵＸ９５を介してプロ
グラムアドレスバスｌ０ＩＡもしくはプログラムデータ
バスｌ０ＩＤからコンテキストの変化に対して選択的に
ロードされる。ＰＯ２３はアドレスバス１０１Ａに書込
まれるかスタック９１上に押込まれる。割込みが行われ
ると、一定の戦略レジスタ（累算器２３、積レジスタ５
１、ＴＲＥＧＯ４９、ＴＲＥＧＩ、ＴＲＥＧ２、そして
レジスタ１１３ではＳＴＯ，ＳＴＩ、ＰＨ３Ｔ、ＡＲＣ
Ｒ，ＩＮＤＸおよびＣＭＰＲ）が深部スタック上へ押込
まれ割込み復帰と共にボソブアップされることによって
、オーバーヘッドがゼロで割込みコンテキストが切替え
られる。これらレジスタのコンテキストをセーブ、する
働きをする割込みはマスキング可能である。
値スケーリング、ピント抽出、拡張演算および桁あぶれ
を防止することができる。割込みとサブルーチン呼出し
中にプログラムカウンタ９３の内容をセーブするために
８レベルに至るまでのハードウェアスタック９１を設け
る。プログラムカウンタ９３はＭＵＸ９５を介してプロ
グラムアドレスバスｌ０ＩＡもしくはプログラムデータ
バスｌ０ＩＤからコンテキストの変化に対して選択的に
ロードされる。ＰＯ２３はアドレスバス１０１Ａに書込
まれるかスタック９１上に押込まれる。割込みが行われ
ると、一定の戦略レジスタ（累算器２３、積レジスタ５
１、ＴＲＥＧＯ４９、ＴＲＥＧＩ、ＴＲＥＧ２、そして
レジスタ１１３ではＳＴＯ，ＳＴＩ、ＰＨ３Ｔ、ＡＲＣ
Ｒ，ＩＮＤＸおよびＣＭＰＲ）が深部スタック上へ押込
まれ割込み復帰と共にボソブアップされることによって
、オーバーヘッドがゼロで割込みコンテキストが切替え
られる。これらレジスタのコンテキストをセーブ、する
働きをする割込みはマスキング可能である。
第１Ａ図と第１Ｂ図に示す機能をブロック線図はプロセ
ッサ内の主要ブロックとデータ経路を概略したものであ
る。上記機能ブロックの詳細な以下に提示する。第１Ａ
図と第１Ｂ図に使用する記号の定義についてはテーブル
Ａ−１の内部ハードウェアの要約を参照されたい。
ッサ内の主要ブロックとデータ経路を概略したものであ
る。上記機能ブロックの詳細な以下に提示する。第１Ａ
図と第１Ｂ図に使用する記号の定義についてはテーブル
Ａ−１の内部ハードウェアの要約を参照されたい。
プロセッサアーキテクチャ−は２つの対状の大きなバス
の周辺に構築される。（即ち、プログラムバスｌ０ＩＡ
と１０１Ｄ、およびデータバス１１１ＡとＩＩＩＤ）プ
ログラムバスはプログラムデータバスｌ０ＩＤ上のプロ
グラムメモリからの命令コードと即値オペランドを担う
。プログラムメモリ６１に対するアドレスはプログラム
アドレスバスｌ０ＩＡ上に供給される。データバスはデ
ータアドレスバス１１１Ａとデータバス１ｊＩＤを含む
、後の方のバス１１１ Ｄは中央演算装置（ＣＡＬＵ）
や補助レジスタファイル１１５やレジスタ８５の如き種
々の要素をデータメモリ２５に相互接続する。プログラ
ムバスとデータバス１０１．１１１は共にオンチソブデ
ータメモリ２５と内外部プログラムメモリ６１からのデ
ータを１回のサイクルで乗算器に運び乗算／累算操作を
行うことができる。コアアドレスデコーダ１２１はデー
タアドレスバス１１１Ａに接続され、レジスタ８５とそ
の他の全てのアドレス指定可能なＣＰＵコアレジスタの
アドレス指定を行う。
の周辺に構築される。（即ち、プログラムバスｌ０ＩＡ
と１０１Ｄ、およびデータバス１１１ＡとＩＩＩＤ）プ
ログラムバスはプログラムデータバスｌ０ＩＤ上のプロ
グラムメモリからの命令コードと即値オペランドを担う
。プログラムメモリ６１に対するアドレスはプログラム
アドレスバスｌ０ＩＡ上に供給される。データバスはデ
ータアドレスバス１１１Ａとデータバス１ｊＩＤを含む
、後の方のバス１１１ Ｄは中央演算装置（ＣＡＬＵ）
や補助レジスタファイル１１５やレジスタ８５の如き種
々の要素をデータメモリ２５に相互接続する。プログラ
ムバスとデータバス１０１．１１１は共にオンチソブデ
ータメモリ２５と内外部プログラムメモリ６１からのデ
ータを１回のサイクルで乗算器に運び乗算／累算操作を
行うことができる。コアアドレスデコーダ１２１はデー
タアドレスバス１１１Ａに接続され、レジスタ８５とそ
の他の全てのアドレス指定可能なＣＰＵコアレジスタの
アドレス指定を行う。
プロセッサ１３．１５は高次の並列性を備えていて、例
えば、データがＣＡＬＵ１５により演算中に演算が補助
レジスタ演算（ＡＲＡＵ）１２３内で実行される利点が
ある。かかる並行演算処理の結果、強力な演算操作とビ
ット操作の組が得られ、それらは全て単一の機械サイク
ル内で実行される。
えば、データがＣＡＬＵ１５により演算中に演算が補助
レジスタ演算（ＡＲＡＵ）１２３内で実行される利点が
ある。かかる並行演算処理の結果、強力な演算操作とビ
ット操作の組が得られ、それらは全て単一の機械サイク
ル内で実行される。
プロセッサの内部のハードウェアは１サイクル１６Ｘ１
６ビツトの乗算と、データ桁送り、およびアドレス操作
を含んでいる。
６ビツトの乗算と、データ桁送り、およびアドレス操作
を含んでいる。
デープルＡ−１は内部ハードウェアの摘要を示す。この
摘要テーブルは、内部処理要素、レジスタ、およびバス
を備えるが、各機能群内でアルファベント化される。
摘要テーブルは、内部処理要素、レジスタ、およびバス
を備えるが、各機能群内でアルファベント化される。
テーブルＡ−１
装置
累算器
記号
ＡＣＣ（３２）
ＡＣＣＨＱ呻
ＡＣＣＬＱ１９
累算器
バッファ ＡＣＣＢ （３２）
内部ハードウェア
作用
３２ビツト累算器でＡ ＣＣＩＩ
（上部累算Ｈ）とＡＣＣＬ
（下部累算器）の２つの
半分にアクセス可能。
ＡＬＩＩの出力をストアする
ために使用される。
累算器の３２ビツト内容を
一時スドアするために使
用されるレジスタ。
このレジスタはＡＬＵに戻
る直接の経路を備えてい
るからＡＣＣと四則演算も
しくは論理演算可能であ
演算装置 ＡＬＵ
補助 ＡＲＡＵ
演算装置
振動 ＡＲＣＲ
レジスタ
（比較）
補助 ＡＵＸＲＥＧＳ
レジスタ
（ファイル〉
る。
累算器に給電する２つの
３２ビツトの入力ボートと
１つの３２ビツト出力ボー
トを有する３２ビツトの２
の補数演算装置。
補助、インデックスおよ
び比較レジスタを入力と
して使用して間接アドレ
スを計算するために使用
される１６ビツトの無符号
演算装置。
間接アドレスを比較する
ための制約として使用中
使用される１６ビツトレジ
スタ。
間接データアドレスポイ
ンタ、−時的格納、もし
くはＡＲＡＵによる整数演算
処理に使用される８個の
補助 ＾ＲＰ
レジスタ
ポインタ
プロフクリビー） ＢＲＣＲ
カウンタ
レジスタ
ブｌフクリピート ＰＡＥＲ
カウンタ
レジスタ
ブロフクリビー） ＰＡＳＲ
アＦ目開始
レジスタ
バス
８１Ｍ
１６ビツト補助レジスタ
（ＡＩＩＯ−ＡＰＩ）を含むレジス
タファイル。
現在選択された補助レジ
スタに対するポインタと
して使用される８ビツト
レジスタ。
ブロックが反復される回
数に対する限定として使
用される１６ビツトメモリ
マツプカウンタレジスタ。
反復中のコード区画の最
終アドレスを含む１６ビツ
トメモリマツピングレジ
スタ。
反復されるコード区画の
開始アドレスを含む１６ビ
ツトメモリマツピングレ
ジスタ。
データをデータバスとプ
インターフェース
モーｙエール
中央 ＣＡＬＣ
演算装置
円形パフ７７ ＣＢＣＲ
制御レジスタ
円形バッファ ＣＢＥＲＩ
最終
アドレス
円形ノｉフファ ＣＢＳＲＩ
ログラムバス間でバスさ
せるために使用されるバ
ッファ付きインターフェ
ース
ＡＬＵ 、乗算器、累算器、
スケーリングシフタの集
まり
円形バッファをイネーブ
ル／ディスエーブルとし、
どの補助レジスタが円形
バッファにマツピングさ
れるかを規定するために
使用される８ビツトレジ
スタ。
円形バソファ最終アドレ
スを示す２個の１６ビツト
レジスタ、ＣＢＥＲＩとＣＢＥＲ２
は円形バッファｌと２に
それぞれ関連する。
円形バソファ開始アドレ
開始 ＣＢ５Ｒ２
アドレス
データ
ＡＴＡ
ノイス
データ
メモリ
ＡＴＡ
ＥＭＯＲＹ
データメモリ ＤＭＡ
７Ｆレス
即値レジスタ
データメモリ
ページ
Ｄ Ｐ （９）
スを示す２個の１６ビツト
レジスタ。ＣＢＳＲＩ ／ＣＢ５Ｒ２
は円形バッファ１と２を
それぞれ関連している。
データをルーティングさ
せるために使用される１６
ビットバス。
このブロックはコアと共
に使用され特定のデバイ
ス種類に規定されるデー
タメモリをさす。データ
メモリ空間内でアクセス
されるオンチップとオフ
チップメモリの双方をさ
す。
１枚のデータページ内の
即値相対アドレスを格納
する７ビツトレジスタ。
現在ページのアドレスを
含む９ビツトレジスタ。
ポインタ
連結データ
メモリアドレス
バス
ＡＴＡ
ＡＤＤＲＥＳＳ
ダイナミック ＤＢＭＲ
ピント 操イ乍
レジスタ
ダイナミック
ピントポインタ
ＲＥＧ２
ダイナミック
ＨＥＧＩ
データページはそれぞれ
１２８ワードでアドレス指
定可能なデータメモリ空
間の５１２ページが得られ
る。（幾つかのロケータ
ランが保留される）
データメモリに対する直
接アドレスを担う１６ビフ
トバスで、ＤＰレジスタと
命令のワクのＬＳＢを連結
したもの（ＤＭＡ）
ＰＬＯに対する入力として
使用されるメモリマツピ
ングした１６ビツトレジス
タ。
ＢＩＴＴ命令に対するダイナ
ξツクビットポインタを
保持する４ビツトレジス
タ。
ＡＬＵに対するデータ入力
シフトカウント
グ■−パル ＧＲＨＧ（８）
メモリ 割合
レジスタ
割込 ＩＦＲＱＩ１９
フラッグ
レジスタ
割込み ＩＭＲＱｆ９
マスク
レジスタ
マルチプレクサ
ＭＩＸ
に対するダイナミック−予
備スケーリングシフトを
保持する５ビツトレジス
タ。
グローバルメモリ空間の
大きさを割当てるための
８ビツトのメモリマツピ
ングレジスタ。
アイティブロー割込みを
ラッチするために使用さ
れる１６ビツトフラツグレ
ジスタ。ＩＦＲはメモリマ
ソピングしたレジスタで
ある。
割込みをマツピングする
ために使用される１６ビツ
トのメモリマツピンブレ
ジスタ。
１本のバスもしくは実行
装置についてオペランド
乗算器
ＭＵＬＴＲＬＩＥＲ
周辺 ＰＬＵ
論理装置
プリスケーラ
０ＵＮＴ
カウントレジスタ
のソースを選択するため
に使用されるバスマルチ
プレクサ。
ＭＩＸは命令を介して接続
される。
１６ Ｘ １６ビフトの並列乗算
器。
ＣＡＬＵレジスタの内容と干
渉せずにデータペ−ジ
ランに対して直接長い即
値オペランドもしくはＤＢ
ＭＨの内容の何れからかの
論理操作を実行する１６ビ
ツト論理装置。
ブリスケーリング操作に
ついてカウント値を含む
４ビツトレジスタ、この
レジスタはデータを予備
スケーリングする際に使
用される時に命令もしく
積 ＰＲＥＧ （３２）
レジスタ
積 ＢＰＲ（３２）
レジスタ
バッファ
はダイナミックシフトの
何れか一方よりロードさ
れる。
ＢＩＴとＢＩＴＴ命令と相俟
って命令のダイナミック
ピントポインタからロー
ドされる。
乗算器の積上保存するた
めに使用される３２ビツト
積レジスタ。
ＰＲＥ！Ｇの高低次ワードもｓｐ
Ｈ／ＳＰＬ （アストアレジス
タ高／低〉命令を使用し
て個々にアクセスするこ
とができる。
積レジスタの一時格納用
に使用される３２ビツトレ
ジスタ、このレジスタは
ＡＬＵに対する直接入力す
ることもできる。
プログラム
プログラム
カウンタ
プログラム
メモリ
ＰＲＯＧＤＡＴＡ
ＣＱＩ１９
ＲＲＯＧＲＡＭ
ＥＭＯＲＹ
命令（およびＭＭＣとＭＡＣＤ
命令に対するデータ）を
ルーティングするために
使用される１６ビフトバス。
プログラムメモリを順次
アドレス指定するために
使用される１６ビツトプロ
グラムカウンタ。ｐｃは常
に実行される次の命令の
アドレスを含んでいる。
ｐｃの内容はそれぞれの命
全解読操作に続いて更新
される。
このブロックはコアと共
に使用され特定のデバイ
ス種類内に規定されるプ
ログラムメモリを指す。
プログラムメモリ空間内
でアクセスされるオンチ
ツブとオフチップメモリ
プログラム
メモリ
リアドレスバス
予備
スケーリング
シフタ
ポスト
スケーリング
シック
積
シフタ
ＲＯＧ
ＡＤＤＲＥＳＳ
ＰＲＥＳＣＡＬＥＲ
０ＳＴ−
ＳＣＡＬＥＲ
Ｐ−ＳＣＡＬＥＲ
ブロックの処方を指す。
プログラムメモリ空間内
スを担う１６ビソトバス。
ＡＬｕ内に到来するデータ
をブリスケールするため
に使用される０−１６ビツト
の左バレルシフタ。多積
度演算用にデータを整合
させるためにも使用され
る。このシフタはＡＣＣの
０−１６ビツト右バレルシフ
タとしても使用される。
ＣＡＬＵから出てゆくスケ−
ルデータを後処理するた
めに使用されるＯ−７ビツ
ト左バレルシフタ。
固定点演算法を使用する
際（乗算操作中で取得さ
れる）余分の符号ビット
リピート
カウンタ
スタック
状態
レジスタ
ＲＰＴＣＱ１９
ＴＡＣＫ
ＳＴＯ，ＳＴｌ。
ＰＭＳＴ。
ＢＣＲ
を除去するために使用さ
れる０、１．４ ビット左シッ
ク、積をスケールダウン
して累算プロセス中のオ
ーバーフローを回避する
ために使用される６ビツ
ト右シック。
一命令の反復実行を制御
するための８ビツトカウ
ンタ。
割込みと呼出し中にｐｃを
ストアするために使用さ
れる８×１６ハードウエア
スタック。ＡＣＣＬとデータ
メモリ値もスタンプから
ボソブアップされたもの
の上に押し込まれる。
状態ビットと制御ビット
を含む３つの１６ビツト状
態レジスタ。
一時
被乗数
ＲＥＧＯ
ブロック ＢＭＡＲ
移動
アドレスレジスタ
テーブルＡ−２
名称
ＭＲ
ＲＥＧ
アドレス
ＤＥＣＩＩＥＸ
Ｏ−３０−３
４
５
ＦＲ
ＰＭＳＴ
６
７
ＰＴＣ
乗算器用のオペランドを
一時維持する１６ビツトレ
ジスタ。
ブロックが移動するか乗
算が累積する際にアドレ
ス値を保持する１６ビツト
レジスタ。
メモリマツピングレジスタ
説明
保留
割込マスクレジスタ
ブローパルメモリ割当レジ
スタ
割込フラッグレジスタ
プロセッサモード状態レジ
スタ
リピート力ウンタレジスタ
ＢＲＣＲ
ＰＡＳＲ
ＡＥＲ
ＨＥＧＯ
ＨＥＧＩ
ＲＥＧ２
ＢＭＲ
ＲＯ
ＲＩ
Ｒ２
Ｒ３
Ｒ４
Ｒ５
０
１
２
３
４
５
ブロックリピートカウンタ
レジスタ
ブロックリピートプログラ
ムアドレス開始レジスタ
ブロックリピートプログラ
ムアドレス終了レジスタ
被乗数用−時レジスタ
ダイナミックシフトカラン
ト用−時レジスタ
ダイナミックビットテスト
内のビットポインタとして
使用される一時レジスタ。
ダイナミックビット操作レ
ジスタ
補助レジスタ０
補助レジスタ１
補助レジスタ２
補助レジスタ３
〃 ４
〃 ５
Ｒ６
Ａｌ？７
ＮＤＸ
ＲＣＲ
ＢＳＲＩ
ＢＥＲＩ
ＢＥＲ２
ＢＥＲ２
ＢＣＲ
ＭＡＲ
７
８
９
Ｂ
Ｃ
Ｄ
Ｅ
Ｆ
補助レジスタ６
フ
インデックスレジスタ
補助レジスタ比較レジスタ
円形バッファ１開始アドレ
スレジスタ
円形バッファ１最終アドレ
スレジスタ
円形バッファ２開始アドレ
スレジスタ
円形バッファ２最終アドレ
スレジスタ
円形バッファ制御レジスタ
ブロック移動アドレスレジ
スタ。
プロセッサ１３．１５は全部で６４にワードのデータメ
モリ２５をアドレス指定する。
モリ２５をアドレス指定する。
データメモリ２５は９６にデータメモリ空間内にマツピ
ングされ、オンチッププログラムメモリが６４にプログ
ラムメモリ空間内にマツピングされる。
ングされ、オンチッププログラムメモリが６４にプログ
ラムメモリ空間内にマツピングされる。
１６ピントデータアドレスバスＩＩＩＡは次の２つの方
法の１つでデータメモリ２５のアドレス指定を行う。
法の１つでデータメモリ２５のアドレス指定を行う。
ｌ）直接アドレス指定モード（例えばＡＤＤ ０１０ｈ
）を使用する直接アドレスバス（ＤＡＢ）によって、 ２）間接アドレスモード（例えばＡＤＤ”）を使用する
補助レジスタファイルバス（ＡＦＢ）によって、 ３）オペランドは即値アドレス指定モードによりプログ
ラムカウンタの内容によってもアドレス指定される。
）を使用する直接アドレスバス（ＤＡＢ）によって、 ２）間接アドレスモード（例えばＡＤＤ”）を使用する
補助レジスタファイルバス（ＡＦＢ）によって、 ３）オペランドは即値アドレス指定モードによりプログ
ラムカウンタの内容によってもアドレス指定される。
直接アドレス指定モードでは、９ビツトのデータメモリ
ページポインタ（ＤＰ）１２５が５１２（１２８ワード
）ページのうちの１つを指示する。
ページポインタ（ＤＰ）１２５が５１２（１２８ワード
）ページのうちの１つを指示する。
ＭＵＸ １２６はコマンドによってＤＰポインタレジス
タ部分１２５のバスｌ０ＩＤもしくは１１１Ｄの何れか
を選択する。命令の７つのＬＳＢ１２７によりプログラ
ムデータバス１０１０から指定されたデータメモリアド
レス（ｄｍａ）はページ内の所望ワードを指示する。Ｄ
ＡＢ上のアドレスは９ビソトＤＰを７ビツトｄｌｌａと
連結することによって形成される。ＭＵＸｌ、２９はコ
マンドによってＡＲＡＵ １２３出力か連結（ＤＰ、
ｄｍａ ）出力の何れかをデータアドレスバスＩＩＩＡ
に選択的に供給する。
タ部分１２５のバスｌ０ＩＤもしくは１１１Ｄの何れか
を選択する。命令の７つのＬＳＢ１２７によりプログラ
ムデータバス１０１０から指定されたデータメモリアド
レス（ｄｍａ）はページ内の所望ワードを指示する。Ｄ
ＡＢ上のアドレスは９ビソトＤＰを７ビツトｄｌｌａと
連結することによって形成される。ＭＵＸｌ、２９はコ
マンドによってＡＲＡＵ １２３出力か連結（ＤＰ、
ｄｍａ ）出力の何れかをデータアドレスバスＩＩＩＡ
に選択的に供給する。
間接アドレスモードにおいては、レジスタ１１５内の現
在選択された１６ビツト補助レジスタＡＲ（Ａ Ｒ，Ｐ
）がＡＦＢを介してデータメモリをアドレス指定する
０選択された補助レジスタがデータメモリアドレスを提
供し、データがＣＡＬＵ１５により操作中に、補助レジ
スタの内容はＡＲＡＵ１２３を介して操作される。
在選択された１６ビツト補助レジスタＡＲ（Ａ Ｒ，Ｐ
）がＡＦＢを介してデータメモリをアドレス指定する
０選択された補助レジスタがデータメモリアドレスを提
供し、データがＣＡＬＵ１５により操作中に、補助レジ
スタの内容はＡＲＡＵ１２３を介して操作される。
データメモリアドレスマツプは、グローバルメモリイン
ターフェースを介して追加３２にワード内でページング
することによって１６ビツトアドレスバスの６４ワード
アドレスリーチを超えて拡張することができるつＧＲＥ
Ｇレジスタを適当な値でロードすることによって、最高
位アドレスからスタートし下降するローカルデータメモ
リ上に追加的なメモリをオーバレイすることができる。
ターフェースを介して追加３２にワード内でページング
することによって１６ビツトアドレスバスの６４ワード
アドレスリーチを超えて拡張することができるつＧＲＥ
Ｇレジスタを適当な値でロードすることによって、最高
位アドレスからスタートし下降するローカルデータメモ
リ上に追加的なメモリをオーバレイすることができる。
この追加メモリはアクティブローのＢＲ−ビンによって
ローカルメモリから区別される。
ローカルメモリから区別される。
即値オペランドを使用する場合には、命令語自体内か、
１６ビツト即値オペランドの場合には、その命令語に続
くワード内の何れかに格納する。
１６ビツト即値オペランドの場合には、その命令語に続
くワード内の何れかに格納する。
補助レジスタ１１５内の８個の補助レジスタ（ＡＲＯ−
ＡＲ７）はデータメモリ２５を間接的にアドレス指定す
るか一時的にデータをストアするために使用される。間
接補助レジスタアドレス指定によって、命令オペランド
のデータメモリアドレスを補助レジスタの一つに配置す
ることができる。これらのレジスタはそれぞれＡＲＯ〜
ＡＲ７と命名したＯ〜７の値をロードされる３ピント補
助レジスタポインタ（ＡＲＰ）によって指示される。Ｍ
ＵＸ １４４は入力がデータバス１１１Ｄはプログラム
データバス１０１Ｄに接続される。
ＡＲ７）はデータメモリ２５を間接的にアドレス指定す
るか一時的にデータをストアするために使用される。間
接補助レジスタアドレス指定によって、命令オペランド
のデータメモリアドレスを補助レジスタの一つに配置す
ることができる。これらのレジスタはそれぞれＡＲＯ〜
ＡＲ７と命名したＯ〜７の値をロードされる３ピント補
助レジスタポインタ（ＡＲＰ）によって指示される。Ｍ
ＵＸ １４４は入力がデータバス１１１Ｄはプログラム
データバス１０１Ｄに接続される。
ＭＵＸ １４４は命令によって操作され２本のバス１１
１Ｄと１０１Ｄのうちの一つからＡＲＰ１４１の値を得
るようになっている。補助レジスタ１１５とＡＲＰ１４
１はデータメモリ２５、累算器２３、積レジスタ５１か
らか、命令内に規定された即値オペランドの何れかによ
ってロードすることができる。これらのレジスタの内容
もデータメモリ２５内にストアされるか主ＣＰＵに対す
る入力として使用することができる。
１Ｄと１０１Ｄのうちの一つからＡＲＰ１４１の値を得
るようになっている。補助レジスタ１１５とＡＲＰ１４
１はデータメモリ２５、累算器２３、積レジスタ５１か
らか、命令内に規定された即値オペランドの何れかによ
ってロードすることができる。これらのレジスタの内容
もデータメモリ２５内にストアされるか主ＣＰＵに対す
る入力として使用することができる。
補助レジスタファイル（ＡＲＯ−ＡＲＰ）１１５は第１
Ｂ図に示す補助レジスタ演算装置（ＡＲＡＵ）に接続さ
れる。ＡＲＡＵ１３２はレジスタ１１５内の現在補助レ
ジスタをオートインデックスする一方、データメモリロ
ケーションをアドレス指定することができる。＋／−か
インデックスレジスタ１４３の内容によって索引付けす
ることができる。その結果、列もしくは行によって情報
テーブルをアクセスするにはアドレス操作用の中央演算
装置（ＣＡＬＵ）を要しないから、それを他の操作用に
解放することができる。
Ｂ図に示す補助レジスタ演算装置（ＡＲＡＵ）に接続さ
れる。ＡＲＡＵ１３２はレジスタ１１５内の現在補助レ
ジスタをオートインデックスする一方、データメモリロ
ケーションをアドレス指定することができる。＋／−か
インデックスレジスタ１４３の内容によって索引付けす
ることができる。その結果、列もしくは行によって情報
テーブルをアクセスするにはアドレス操作用の中央演算
装置（ＣＡＬＵ）を要しないから、それを他の操作用に
解放することができる。
インデックスレジスタ１４３もしくは命令レジスタＩＲ
の８個のＬＳＢはＭＵＸ １４５を介してＡＲＡＵ１２
３の入力の一つに選択的に接続される。ＡＲＡＵＩ ２
３の他の入力はＭＵＸ １４７によって現在補助レジス
タＡＲ（ＡＲＰにより指示される）から供給される。
の８個のＬＳＢはＭＵＸ １４５を介してＡＲＡＵ１２
３の入力の一つに選択的に接続される。ＡＲＡＵＩ ２
３の他の入力はＭＵＸ １４７によって現在補助レジス
タＡＲ（ＡＲＰにより指示される）から供給される。
上述の如く、中央演算装置（ＣＡＬＵ）１５は、。
１６ビソトのプリスケーラスケーリングシフタ６５と、
１６Ｘ１６ビ＝ｔ トの並列乗算器２７と、３２ビツト
演算装置（Ａ、ＬＵ）２１と、３２ビγト累算器（ＡＣ
Ｃ）２３た１、追加的なシフタ１６９．１８１ （累
算器２３と乗算器２７の両方の出力部）を含む。この部
分はＣＡＬυ部品とその機能を記述したものである。
１６Ｘ１６ビ＝ｔ トの並列乗算器２７と、３２ビツト
演算装置（Ａ、ＬＵ）２１と、３２ビγト累算器（ＡＣ
Ｃ）２３た１、追加的なシフタ１６９．１８１ （累
算器２３と乗算器２７の両方の出力部）を含む。この部
分はＣＡＬυ部品とその機能を記述したものである。
次のステップが典型的なＡＩ、’Ｕ命令の実行の際に行
われる。
われる。
１）データがデータバス上のＲＡＭ２５から取出される
。
。
２）データはスケーリングシフタ６５と演算が実行され
るＡＬＵ２１を通過する。
るＡＬＵ２１を通過する。
３）その結果は乗算器２３内へ移される。
ＡＬＵ２１に対する１人力が累算器２３から提供され他
方の人力は乗算器２７の積レジスタ（ＰＲＥＧ）５１．
積レジスタバッファ （ＢＰＲ）１８５、累算器バッフ
ァ（ＡＣＣＢ）３１からか、データメモリ２５もしくは
累算器２３からロードされるスケーリングシフタ６５と
１８１から選択される。
方の人力は乗算器２７の積レジスタ（ＰＲＥＧ）５１．
積レジスタバッファ （ＢＰＲ）１８５、累算器バッフ
ァ（ＡＣＣＢ）３１からか、データメモリ２５もしくは
累算器２３からロードされるスケーリングシフタ６５と
１８１から選択される。
スケーリングシフタ６５は１６ビツト入力がＭＵＸ７３
を介してデータバス１１１０に接続され、３２ビツト出
力がＭＵＸ７７を介してＡＬｔＪ２’１へ接続されるこ
とが有利である。スケーリングシフタプリスケーラ６５
はＣ０ＬＪＮＴレジスタ１９９をロードすることによっ
てプログラミングされるように、人力データ上に０〜１
６ビツトの左桁送りを行う。桁送りカウントは命令語内
に埋込まれた定数かレジスタＴＲＥＧＩ内の値によって
指定される。プリスケーラ６５の出力のＬＳＢはゼロで
満たされ、ＭＳＢは状態レジスタＳＴＩのＳＸＭ（符号
拡張モード）ピント内にプログラミングされた状態に応
じてゼロで満たされるか符号拡張することができる。
を介してデータバス１１１０に接続され、３２ビツト出
力がＭＵＸ７７を介してＡＬｔＪ２’１へ接続されるこ
とが有利である。スケーリングシフタプリスケーラ６５
はＣ０ＬＪＮＴレジスタ１９９をロードすることによっ
てプログラミングされるように、人力データ上に０〜１
６ビツトの左桁送りを行う。桁送りカウントは命令語内
に埋込まれた定数かレジスタＴＲＥＧＩ内の値によって
指定される。プリスケーラ６５の出力のＬＳＢはゼロで
満たされ、ＭＳＢは状態レジスタＳＴＩのＳＸＭ（符号
拡張モード）ピント内にプログラミングされた状態に応
じてゼロで満たされるか符号拡張することができる。
同じシフタ６５はＭＵＸ７３を介して累算器２３からの
もう一つの人力路を備えている。この人力路を使用する
際、シフタ６５は０〜１６ビツトの右シフタとして働く
。このためＡＣＣの内容を１サイクルでＯ〜１６ビツト
右へ桁送りすることができる。
もう一つの人力路を備えている。この人力路を使用する
際、シフタ６５は０〜１６ビツトの右シフタとして働く
。このためＡＣＣの内容を１サイクルでＯ〜１６ビツト
右へ桁送りすることができる。
シフトアウトしたビットは失われ、シフトインビットは
ゼロであるかＳＸＭ状態ビフトの値に応じて原始符号ピ
ントのコピーの何れかである。
ゼロであるかＳＸＭ状態ビフトの値に応じて原始符号ピ
ントのコピーの何れかである。
種々のシフタ６５．１６９、および１８１は数値スケー
リング、ビット抽出、拡張精度演算、およびオーバフロ
ーの防止を可能にする。
リング、ビット抽出、拡張精度演算、およびオーバフロ
ーの防止を可能にする。
３２ビツトのＡＬＵ２１と累算器２３は広範囲の演算機
能を実行し、その多数は１回のクロックサイクルで実行
することが望ましい。−たんＡＬＵ２１内で演算が実行
されると、その結果は累算器に転送され、そこで桁送り
等の追加的な演算が行われる。ＡＬＵに入力されるデー
タはスケーリングシフタ１８１によってスケーリングす
ることができる。
能を実行し、その多数は１回のクロックサイクルで実行
することが望ましい。−たんＡＬＵ２１内で演算が実行
されると、その結果は累算器に転送され、そこで桁送り
等の追加的な演算が行われる。ＡＬＵに入力されるデー
タはスケーリングシフタ１８１によってスケーリングす
ることができる。
ＡＬＵ２１はデータＲＡＭから取り出されるか即値命令
から導き出された１６ビツトワードについて演算する汎
用演算装置である。通常の演算命令の他に、ＡＬＵはプ
ール演算さえ実行可能である。上記した如く、ＡＬＵに
対する１人力は累算器２３から提供され、抽入力はＭＵ
Ｘ７７により選択的に供給される。ＭＵＸ７７は累積器
バッファ（ＡＣＣＢ）３１を選択するか、２次的にスケ
ーリングシフタ６５の出力（データＲＡＭもしくはＡＣ
Ｃから読出される）か、３次的に積スケーラ１６９の出
力を選択する。積スケーラ１６９はＭＵＸ １９１によ
り供給される。ＭＵＸ １９１は積レジスタＰＲＥＧ５
１が、積しジスタバソファ１８５をスケーラ１６９とし
て選択する。
から導き出された１６ビツトワードについて演算する汎
用演算装置である。通常の演算命令の他に、ＡＬＵはプ
ール演算さえ実行可能である。上記した如く、ＡＬＵに
対する１人力は累算器２３から提供され、抽入力はＭＵ
Ｘ７７により選択的に供給される。ＭＵＸ７７は累積器
バッファ（ＡＣＣＢ）３１を選択するか、２次的にスケ
ーリングシフタ６５の出力（データＲＡＭもしくはＡＣ
Ｃから読出される）か、３次的に積スケーラ１６９の出
力を選択する。積スケーラ１６９はＭＵＸ １９１によ
り供給される。ＭＵＸ １９１は積レジスタＰＲＥＧ５
１が、積しジスタバソファ１８５をスケーラ１６９とし
て選択する。
３２ビフト累算器２３は２つの１６ビツトを画に分割さ
れ、データバス１１１Ｄをすててデータメモリ２５へ格
納する。累算器出力部のシフタ１８１は０〜７桁の左シ
フトを行う。このシフトはデータがデータバス１１１Ｄ
へ転送されて格納中に実行される。累算器２３の内容は
不変のままである。累算器２３の上位ワード（１６−３
１ワード）に対してボストスケーリングシフタ１８１が
使用される場合、ＭＳＢは失われＬＳＢは下位ワード（
１０−１５）からシフトインしたビットで満される。ポ
ストスケーリングシフタ１８１が下位ワードについて使
用される場合、ＬＳＢはゼロで満たされる。大きなダイ
ナミックなレンジを要する用途に対しては浮動小数点演
算が設けられる。ＮＯＲＭ （正規化）命令は左シフト
を実行することによって累算器２１内に含まれる固定小
数点数を正規化するために使用される。−時レジスタＴ
ＲＥＧＩ ８１の４ビツトは、Ｌ Ａ ＣＴ／Ａ ＤＤ
Ｔ／５ＵＢＴ （シフトがＴＲＥＧＩにより指定された
累算器からのロード／加算／減算）のためにスケーリン
グシフタ６５内の可変シフトを規定する。これらの命令
は数がデノーマライズされる必要がある、即ち浮動小数
点から固定小数点へと変換される必要がある浮動小数点
演算に有効である。それらは、同様にして、フィルタ内
へ移行する自動利得制御（ＡＧＣ）の実行の如きアプリ
ケーションにも有効である。ＢＩＴＴ（ビットテスト）
命令は一時しジスタＴＲＥＧ２１９５の４つのＬＳＢ内
に含まれた値に基づいてデータメモリの１ワードの１ビ
ツトをテストする。
れ、データバス１１１Ｄをすててデータメモリ２５へ格
納する。累算器出力部のシフタ１８１は０〜７桁の左シ
フトを行う。このシフトはデータがデータバス１１１Ｄ
へ転送されて格納中に実行される。累算器２３の内容は
不変のままである。累算器２３の上位ワード（１６−３
１ワード）に対してボストスケーリングシフタ１８１が
使用される場合、ＭＳＢは失われＬＳＢは下位ワード（
１０−１５）からシフトインしたビットで満される。ポ
ストスケーリングシフタ１８１が下位ワードについて使
用される場合、ＬＳＢはゼロで満たされる。大きなダイ
ナミックなレンジを要する用途に対しては浮動小数点演
算が設けられる。ＮＯＲＭ （正規化）命令は左シフト
を実行することによって累算器２１内に含まれる固定小
数点数を正規化するために使用される。−時レジスタＴ
ＲＥＧＩ ８１の４ビツトは、Ｌ Ａ ＣＴ／Ａ ＤＤ
Ｔ／５ＵＢＴ （シフトがＴＲＥＧＩにより指定された
累算器からのロード／加算／減算）のためにスケーリン
グシフタ６５内の可変シフトを規定する。これらの命令
は数がデノーマライズされる必要がある、即ち浮動小数
点から固定小数点へと変換される必要がある浮動小数点
演算に有効である。それらは、同様にして、フィルタ内
へ移行する自動利得制御（ＡＧＣ）の実行の如きアプリ
ケーションにも有効である。ＢＩＴＴ（ビットテスト）
命令は一時しジスタＴＲＥＧ２１９５の４つのＬＳＢ内
に含まれた値に基づいてデータメモリの１ワードの１ビ
ツトをテストする。
レジスタＴＲＥＧ１とＴＲＥＧ２はデータバス１１１Ｄ
により供給される。ＭＵＸ １９７はＴＲＥＧＩ、ＴＲ
ＥＧ２から、もしくはプログラムデータバス１０１Ｄか
らの値を選択し、それらの一つをＣ０ＵＮＴレジスタ１
９９に送る。Ｃ０ＵＮＴレジ・スタ１９９はスケーリン
グシフタ６５に接続され、シックの値を判断する。
により供給される。ＭＵＸ １９７はＴＲＥＧＩ、ＴＲ
ＥＧ２から、もしくはプログラムデータバス１０１Ｄか
らの値を選択し、それらの一つをＣ０ＵＮＴレジスタ１
９９に送る。Ｃ０ＵＮＴレジ・スタ１９９はスケーリン
グシフタ６５に接続され、シックの値を判断する。
累算器２３の１サイクルの０−１６ビツトの右シフトに
よって累算器を効率的に整合させて多積度の演算を行う
ことができる。これは累算器上の３２ビット−時バッフ
ァＡＣＣＢと積レジスタ上のＢＰＲと一緒になって多積
度演算におけるＣＡＬＵの有効性を向上させる。累算器
のバッファレジスタ（ＡＣＣＢ）は累算器を高速にセー
ブするための一時的格納場所を提供する。ＡＣＣＢはＡ
ＬＵに対する入力としても使用することができる。
よって累算器を効率的に整合させて多積度の演算を行う
ことができる。これは累算器上の３２ビット−時バッフ
ァＡＣＣＢと積レジスタ上のＢＰＲと一緒になって多積
度演算におけるＣＡＬＵの有効性を向上させる。累算器
のバッファレジスタ（ＡＣＣＢ）は累算器を高速にセー
ブするための一時的格納場所を提供する。ＡＣＣＢはＡ
ＬＵに対する入力としても使用することができる。
ＡＣＣとＡＣＣＢは互いにストアしあうことができる。
ＡＣＣＢの内容はＡＣＣに対してＡＬＵによってＡＣＣ
Ｂ （もしくはＡＣＣとＡＣＣＢの双方）内にストアさ
れた大小の値と比較してパターン認識アルゴリズムに使
用することができる。例えば、数字ストリング内の最大
もしくは最小値はＡＣＣＢとＡＣＣの内容どうしを比較
し、もしその条件が満足されれば、その後最小もしくは
最大値を一つもしくは両方のレジスタ内に入力すること
によって発見することが有利である。積レジスタバッフ
ァ（Ｂ Ｐ Ｒ）は積レジスタを高速セーブするための
一時格納場所を提供する。ＢＰＲ内にストアされた値は
設けられたシフタ１６９に対するシフトが指定された累
算器に対して加算したり減算したりすることもできる。
Ｂ （もしくはＡＣＣとＡＣＣＢの双方）内にストアさ
れた大小の値と比較してパターン認識アルゴリズムに使
用することができる。例えば、数字ストリング内の最大
もしくは最小値はＡＣＣＢとＡＣＣの内容どうしを比較
し、もしその条件が満足されれば、その後最小もしくは
最大値を一つもしくは両方のレジスタ内に入力すること
によって発見することが有利である。積レジスタバッフ
ァ（Ｂ Ｐ Ｒ）は積レジスタを高速セーブするための
一時格納場所を提供する。ＢＰＲ内にストアされた値は
設けられたシフタ１６９に対するシフトが指定された累
算器に対して加算したり減算したりすることもできる。
システムの制御はプログラムカウンタ９３、ハードウェ
アスタック９１、ＰＣ関連ハードウェア、外部リセット
信号Ｒ３−１割込制御２３１に対する割込み、状態レジ
スタ、リピートカウンタによって行う。以下の節はシス
テム制御とパイプライン演算におけるこれら部品の各々
の作用を説明したものである。
アスタック９１、ＰＣ関連ハードウェア、外部リセット
信号Ｒ３−１割込制御２３１に対する割込み、状態レジ
スタ、リピートカウンタによって行う。以下の節はシス
テム制御とパイプライン演算におけるこれら部品の各々
の作用を説明したものである。
′う°ロセソサは１６ビツトプログラムカウンタ（ＰＣ
）９３を備え、８深度ハードウェアスタック９１はＰＣ
をストアする。プログラムカウンタ９３は読出し命令に
おいて内外部プログラムメモリ６１のアドレス指定を行
う。スタック９１は割込みとサブルーチン中に使用され
る。
）９３を備え、８深度ハードウェアスタック９１はＰＣ
をストアする。プログラムカウンタ９３は読出し命令に
おいて内外部プログラムメモリ６１のアドレス指定を行
う。スタック９１は割込みとサブルーチン中に使用され
る。
プログラムカウンタ９３はプログラムアドレスバス（Ｐ
ＡＢ）１０１Ａを介してオンチップかオフチップかのプ
ログラムメモリ６１のアドレス指定を行う。ＰＡＢを経
て、−命令がプログラムメモリ６１内でアドレス指定さ
れ、プログラムデータバス１０１Ｄを介してデータＰＬ
Ａ２２１用の命令レジスタ（ＩＲ）内ヘロードされる。
ＡＢ）１０１Ａを介してオンチップかオフチップかのプ
ログラムメモリ６１のアドレス指定を行う。ＰＡＢを経
て、−命令がプログラムメモリ６１内でアドレス指定さ
れ、プログラムデータバス１０１Ｄを介してデータＰＬ
Ａ２２１用の命令レジスタ（ＩＲ）内ヘロードされる。
ＩＲがロードされると、ＰＣ９３は次の命令読出しサイ
クルを開始する態勢に入る。デユーダＰＬＡ （プログ
ラマブル論理アレイ）２２１はプロセッサ命令集会内の
命令を事項するためにＭＵＸと全プロセッサ要素を制御
するための出力を多数備えている。例えば、デコーダＰ
ＬＡ２２１はコマンド信号をパイプラインコントローラ
２２５に送る。後者はパイプライン化された処理演算を
実行するための種々の出力も備えていて、プロセッサ要
素は時間調整されるようになっている。パイプラインコ
ントローラ２２５の出力はＣＡＬＬ、ＲＥＴＣリターン
）、ＩＡＱ（割込取得）およびＩＡＣＫ（割込み確認）
も含む。
クルを開始する態勢に入る。デユーダＰＬＡ （プログ
ラマブル論理アレイ）２２１はプロセッサ命令集会内の
命令を事項するためにＭＵＸと全プロセッサ要素を制御
するための出力を多数備えている。例えば、デコーダＰ
ＬＡ２２１はコマンド信号をパイプラインコントローラ
２２５に送る。後者はパイプライン化された処理演算を
実行するための種々の出力も備えていて、プロセッサ要
素は時間調整されるようになっている。パイプラインコ
ントローラ２２５の出力はＣＡＬＬ、ＲＥＴＣリターン
）、ＩＡＱ（割込取得）およびＩＡＣＫ（割込み確認）
も含む。
データメモリ２５はＢＬＫＤ命令中にプログラムカウン
タ９３によりアドレス指定される。プログラムカウンタ
９３はデータブロックをデータメモリの一区画から別の
区画へ移動させる。累算器２３の内容は“計算された飛
越し”演算を実行するためにＰＣ９３内にロードするこ
とができる。
タ９３によりアドレス指定される。プログラムカウンタ
９３はデータブロックをデータメモリの一区画から別の
区画へ移動させる。累算器２３の内容は“計算された飛
越し”演算を実行するためにＰＣ９３内にロードするこ
とができる。
これはＢＡＣＣ（累算器内のアドレスに対する分岐）も
しくはＣＡＬＡ （サブルーチン間接呼出し）命令を使
用して実行することができる。
しくはＣＡＬＡ （サブルーチン間接呼出し）命令を使
用して実行することができる。
新たな読取りサイクルを実行するにはＰＣ９３をＰＣ＋
１もしくは分岐アドレス（分岐、呼出し、割込みの如き
命令の場合）の何れかをロードする。
１もしくは分岐アドレス（分岐、呼出し、割込みの如き
命令の場合）の何れかをロードする。
分岐が行われない特別の条件分岐の場合には、ＰＣは分
岐即値のロケーションを越えてもう一度増分する。条件
分岐の場合には、プロセッサは条件呼出しとリターンの
全補数を有する。
岐即値のロケーションを越えてもう一度増分する。条件
分岐の場合には、プロセッサは条件呼出しとリターンの
全補数を有する。
プロセッサ１３．１５は４深度パイプラインによって演
算する。
算する。
第１Ｂ図の周辺論理装置（ＰＬＵ）は制御／状態レジス
タもしくは任意のデータメモリロケーション内の多重ビ
ットを直接セント、クリア、トグル、もしくはテストす
るために使用される。ＰＬＵは累算器もしくは積レジス
タの内容に影響を与えずにデータメモリ値に対する直接
論理経路を提供する。同ＰＬＵはレジスタ内の多重制御
ビットをセットもしくはクリアしたりフラッグレジスタ
内の多重ビットをテストしたりするために使用される。
タもしくは任意のデータメモリロケーション内の多重ビ
ットを直接セント、クリア、トグル、もしくはテストす
るために使用される。ＰＬＵは累算器もしくは積レジス
タの内容に影響を与えずにデータメモリ値に対する直接
論理経路を提供する。同ＰＬＵはレジスタ内の多重制御
ビットをセットもしくはクリアしたりフラッグレジスタ
内の多重ビットをテストしたりするために使用される。
ＰＬＵ４１はデータバスｌｌＩＤを介してデータメモリ
空間からオペランドを一つ取出し、第２のオペランドを
ＭＵＸ２２５を介してプログラムバス１０１Ｄ上の長い
即値もしくはＤＢＭＲ（ダイナミックビット操作レジス
タ）２２３の何れからか取出すことによって演算する。
空間からオペランドを一つ取出し、第２のオペランドを
ＭＵＸ２２５を介してプログラムバス１０１Ｄ上の長い
即値もしくはＤＢＭＲ（ダイナミックビット操作レジス
タ）２２３の何れからか取出すことによって演算する。
ＤＢＭＲは先にデータバスｌｌＩＤからロードされる。
その後、ＰＬＵは２個のオペランド上の命令によって規
定されるその論理演算を実行する。
定されるその論理演算を実行する。
最後に、その結果はデータバス１１１Ｄを介して第１の
オペランドが取出された同じデータロケーションへ書込
まれる。
オペランドが取出された同じデータロケーションへ書込
まれる。
ＰＬＵはデータメモリ空間内の任意のロケーション内で
ビットを直接操作することを可能にする。
ビットを直接操作することを可能にする。
この直接的なビット操作は１６ビツト長の即値をあるデ
ータロケーションに対してＡＮＤ、ＯＲ。
ータロケーションに対してＡＮＤ、ＯＲ。
ＸＯＲ処理もしくはロードすることによって処理される
。例えば、ＣＢＣＲ（円形バッファ制御レジスタ）を初
期化して円形バッファ１に対してはＡＲＩを、円形バッ
ファ２に対してはＡＲ２を使用し、しかもそれら円形バ
ッファを割込み可能としないためには、 ５ＰＬＫ ０２１ｈ、ＣＢＣＲ（周辺長即値をストア
する）を実行する。
。例えば、ＣＢＣＲ（円形バッファ制御レジスタ）を初
期化して円形バッファ１に対してはＡＲＩを、円形バッ
ファ２に対してはＡＲ２を使用し、しかもそれら円形バ
ッファを割込み可能としないためには、 ５ＰＬＫ ０２１ｈ、ＣＢＣＲ（周辺長即値をストア
する）を実行する。
後に円形バッファ工と２を後に割込み可能とするにはｏ
ｐＬＫ ０８８ｈ、ＣＢＣＲ（ビット７とビット３を
ＣＢＣＲにセットする） 特定レジスタもしくはデータワード内の個々のビットを
テストするためにはやはりＢＩＴ命令を介して行われる
が、１データワードはＣＰＬＫ（周長即値を比較せよ）
命令により特定パターンに対してテストすることができ
る。もしデータ値が長い即値と等しければ、ＴＣビット
は１にセットされる。もし任意のＰＬＵ命令の結果がゼ
ロであれば、ＴＣビットがセントされる。
ｐＬＫ ０８８ｈ、ＣＢＣＲ（ビット７とビット３を
ＣＢＣＲにセットする） 特定レジスタもしくはデータワード内の個々のビットを
テストするためにはやはりＢＩＴ命令を介して行われる
が、１データワードはＣＰＬＫ（周長即値を比較せよ）
命令により特定パターンに対してテストすることができ
る。もしデータ値が長い即値と等しければ、ＴＣビット
は１にセットされる。もし任意のＰＬＵ命令の結果がゼ
ロであれば、ＴＣビットがセントされる。
ビットのセット、クリア、トグル機能は長押値１７）代
わりに、１６ビツトダイナミツクレジスタＤＢＭＲ値に
よっても実行できる。これはＸＰＬ（データに対するＸ
ＯＲＤＢＭＲレジスタ）；０ＰＬＣデータに対するＯＲ
ＤＢＭＲレジスタ）およびＡＰＬ （データに対するＡ
ＮＤ ＤＢＭＲレジスタ）の３個の命令によって行わ
れる。
わりに、１６ビツトダイナミツクレジスタＤＢＭＲ値に
よっても実行できる。これはＸＰＬ（データに対するＸ
ＯＲＤＢＭＲレジスタ）；０ＰＬＣデータに対するＯＲ
ＤＢＭＲレジスタ）およびＡＰＬ （データに対するＡ
ＮＤ ＤＢＭＲレジスタ）の３個の命令によって行わ
れる。
プロセッサはプロセッサに割込む外部装置に対して利用
可能な１６のマスキング可能なユーザ外部割込みＣｌＮ
Ｔ１６−ＩＮＴＩ）を有する。内部割込みはシリアルボ
ー）（ＲＩＮＴとＸＩＮＴ）、タイマ（ＴＩＮＴ）、パ
リティチエッカ−（ＰＮＴＬとＰＮＴＨ） 、およびソ
フトウェア割込み（ＴＲＡＰ）命令によって発生する。
可能な１６のマスキング可能なユーザ外部割込みＣｌＮ
Ｔ１６−ＩＮＴＩ）を有する。内部割込みはシリアルボ
ー）（ＲＩＮＴとＸＩＮＴ）、タイマ（ＴＩＮＴ）、パ
リティチエッカ−（ＰＮＴＬとＰＮＴＨ） 、およびソ
フトウェア割込み（ＴＲＡＰ）命令によって発生する。
割込みは最優先順位を有するリセッ） （Ｒ５−）と最
低優先順位を有するｌＮＴ１５によって優先順位をつけ
られる。
低優先順位を有するｌＮＴ１５によって優先順位をつけ
られる。
割込み制御ブロック２３１はプログラムデータバスｌ０
ＩＤを供給する。テーブルＡ−５には内外部割込み全体
についてのベクトル位置と優先順位が示されている。ソ
フトウェア割込みについて使用されるＴＲＡＰ命令は優
先順位がつけられないが、固有のベクトル配置を有する
ためここに含ませておく。それぞれの割込みアドレスは
２つのロケーションによって隔てられ、分岐命令がそれ
らロケーション内に格納できるようになっている。
ＩＤを供給する。テーブルＡ−５には内外部割込み全体
についてのベクトル位置と優先順位が示されている。ソ
フトウェア割込みについて使用されるＴＲＡＰ命令は優
先順位がつけられないが、固有のベクトル配置を有する
ためここに含ませておく。それぞれの割込みアドレスは
２つのロケーションによって隔てられ、分岐命令がそれ
らロケーション内に格納できるようになっている。
テーブルＡ−５
名称 ロケーション
割込みロケ−シコンと優先順
優先順位 作用
外部
第１Ｂ図では、バスインターフェースモジュールＢＩＭ
２４１がデータバス１１１Ｄとプログラムデータバスｌ
０ＩＤ間に接続される。ＢＴＭ２４１はコマンドによっ
てデータをバス１０１Ｄと１１１Ｄ間で転送することを
可能ならしめ、古典的なバーバードアーキテクチャかフ
ォン／イマンアーキテクチャの何れかと比較されるシス
テムの構造上の柔軟性を大きくする。
２４１がデータバス１１１Ｄとプログラムデータバスｌ
０ＩＤ間に接続される。ＢＴＭ２４１はコマンドによっ
てデータをバス１０１Ｄと１１１Ｄ間で転送することを
可能ならしめ、古典的なバーバードアーキテクチャかフ
ォン／イマンアーキテクチャの何れかと比較されるシス
テムの構造上の柔軟性を大きくする。
処理装置と部品回路を含み、プロセッサ１３．１５に対
する改良によって可能になる本発明のシステムを以下に
論する。汎用デジタル信号処理用途の場合、これらのシ
ステムはコンボリューション、相関化、ヒルベルト変換
、高速フーリエ変換、適応フィルタリング、ウィンドウ
ィング、および波形生成を実行するようにすることが有
益である。
する改良によって可能になる本発明のシステムを以下に
論する。汎用デジタル信号処理用途の場合、これらのシ
ステムはコンボリューション、相関化、ヒルベルト変換
、高速フーリエ変換、適応フィルタリング、ウィンドウ
ィング、および波形生成を実行するようにすることが有
益である。
ある場合には丁度列挙したばかりの一般的アルゴリズム
を伴うその他のアプリケーションとしてはボイスメール
、音声ボコーディング、音声認識、話者確認、音声向上
、音声合成ならびに音声テキストシステムがある。
を伴うその他のアプリケーションとしてはボイスメール
、音声ボコーディング、音声認識、話者確認、音声向上
、音声合成ならびに音声テキストシステムがある。
本発明による計測によって本発明が適当に活用できる用
途においてスペクトル解析器、関数発生器、パタニンマ
ッチングシステム、サイスミツク処理システム、過渡分
析システム、デジタルフィルタ、および位相ロックルー
プの向上が実現される。
途においてスペクトル解析器、関数発生器、パタニンマ
ッチングシステム、サイスミツク処理システム、過渡分
析システム、デジタルフィルタ、および位相ロックルー
プの向上が実現される。
本発明による自動制御システムによって、エンジン制御
、振動分析、スキッドのないブレーキング制御、適応乗
車制御、音声コマンド、自動変速制御が好適に実現され
る。
、振動分析、スキッドのないブレーキング制御、適応乗
車制御、音声コマンド、自動変速制御が好適に実現され
る。
航海、飛行、軍事分野では本発明システムは改善された
グローバル位置決めシステム、プロセッサ支援航海シス
テム、レーダ追跡システム、プラットホーム安定化シス
テム、ミサイル誘導システム、安全通信システム、レー
ダ処理その他の処理システムが提供される。
グローバル位置決めシステム、プロセッサ支援航海シス
テム、レーダ追跡システム、プラットホーム安定化シス
テム、ミサイル誘導システム、安全通信システム、レー
ダ処理その他の処理システムが提供される。
本発明によるシステムは更に、全体としてコンピュータ
ディスクドライブモータコントローラ、プリンタ、ブロ
ック、光デイスクコントローラ、サーボ機械制御システ
ム、ロボット制御システム、レーザプリンタ制御および
モータ制御システムを提供することができる。これらの
制御システムの幾らかはロボットコントローラ、自動組
立装置、検査装置、産業駆動装置、数値制御器、コンピ
ュータ化さ°れた電動工具、機密保護アクセスシステム
、および電力線モニタの如き産業環境に使用することが
できる。
ディスクドライブモータコントローラ、プリンタ、ブロ
ック、光デイスクコントローラ、サーボ機械制御システ
ム、ロボット制御システム、レーザプリンタ制御および
モータ制御システムを提供することができる。これらの
制御システムの幾らかはロボットコントローラ、自動組
立装置、検査装置、産業駆動装置、数値制御器、コンピ
ュータ化さ°れた電動工具、機密保護アクセスシステム
、および電力線モニタの如き産業環境に使用することが
できる。
本文中に開示の原理によって想定されるテレコξユニケ
ーション発明は反響消去装置、ＡＤＰＣＭトランスコー
ダ、デジタルＰＢＸ、回線中継器、回線マルチプレクサ
、モデム、適当イコライザ、ＤＴＭＦエンコーダとＤＴ
ＭＦデコーダ、データ暗号化装置、デジタルラジオ、セ
ルラー電話、ファクシごり、ラウドスピーカ電話、デジ
モル音声ｈｉ間（ＤＳＴ）システム、パケット交換シス
テム、ビデオ会議システム、およびスペクトラム拡散通
信システムを包含する。
ーション発明は反響消去装置、ＡＤＰＣＭトランスコー
ダ、デジタルＰＢＸ、回線中継器、回線マルチプレクサ
、モデム、適当イコライザ、ＤＴＭＦエンコーダとＤＴ
ＭＦデコーダ、データ暗号化装置、デジタルラジオ、セ
ルラー電話、ファクシごり、ラウドスピーカ電話、デジ
モル音声ｈｉ間（ＤＳＴ）システム、パケット交換シス
テム、ビデオ会議システム、およびスペクトラム拡散通
信システムを包含する。
図形画像分野では、本文中に開示の原理と装置方法にも
とづき更に、光文字認識装置、３次元回転装置、ロボッ
ト視覚システム、映像伝送圧縮装置、パターン認識装置
、画像向上装置、準同形写像処理装置、ワークステーシ
ョン、およびアニメーションシステムならびにデジタル
マツピングシステムを包含する。
とづき更に、光文字認識装置、３次元回転装置、ロボッ
ト視覚システム、映像伝送圧縮装置、パターン認識装置
、画像向上装置、準同形写像処理装置、ワークステーシ
ョン、およびアニメーションシステムならびにデジタル
マツピングシステムを包含する。
本発明により想定できる医療上の発明は例えば、補聴器
、患者モニター装置、超音波装置、診断用具、自動補綴
ならびに胎児モニタ、を包含する。
、患者モニター装置、超音波装置、診断用具、自動補綴
ならびに胎児モニタ、を包含する。
本発明による消費財はスタジオやテレビステーションで
使用される高鮮明度テレビ受信機や伝送装置の如き高鮮
明度テレビ装置を包含する。更に、本発明の消費財とし
て音楽シンセサイザ、ソリソドステート応答機、レーダ
発見器、電カニ具、玩具、ゲームを包含する。
使用される高鮮明度テレビ受信機や伝送装置の如き高鮮
明度テレビ装置を包含する。更に、本発明の消費財とし
て音楽シンセサイザ、ソリソドステート応答機、レーダ
発見器、電カニ具、玩具、ゲームを包含する。
本文中で想定されるシステム面は優れたシステムアーキ
テクチャ、システム性能、システム信頼性と経済性を備
える点を強調しておくべきであろう。
テクチャ、システム性能、システム信頼性と経済性を備
える点を強調しておくべきであろう。
例えば、第２図において本発明による産業工程と保護目
的制御システム３００は特定の産業環境に固有の物理学
的変数を検知する産業用センサ３０１．３０３を包含す
る。センサ３０１と３０３からの信号は、第１Ｂ図の改
良ＰＬＵ（並列論理装置）を備える第１Ａ図と第１Ｂ図
の信号処理装置１１に提供される。インターフェース３
０５はレジスタロケーションＡ、Ｂ、Ｃ，Ｄ、Ｅ、Ｆ。
的制御システム３００は特定の産業環境に固有の物理学
的変数を検知する産業用センサ３０１．３０３を包含す
る。センサ３０１と３０３からの信号は、第１Ｂ図の改
良ＰＬＵ（並列論理装置）を備える第１Ａ図と第１Ｂ図
の信号処理装置１１に提供される。インターフェース３
０５はレジスタロケーションＡ、Ｂ、Ｃ，Ｄ、Ｅ、Ｆ。
Ｇとドライバ（図示せず）を備える。上記レジスタロケ
ーションはドライバと各ライン３０７を介してモータ３
１１により駆動される産業処理と、リレー３１３により
制御されるリレー操作装置と、ソレノイド弁３１５を含
む各種バルブに接続される。
ーションはドライバと各ライン３０７を介してモータ３
１１により駆動される産業処理と、リレー３１３により
制御されるリレー操作装置と、ソレノイド弁３１５を含
む各種バルブに接続される。
産業上の処理と保護目的制御環境では、種々の工学上と
経済上の問題が相反して作用する。もし産業工程のスピ
ードとスルーブツトが高い場合には、リアルタイムで発
生しセンサ３０１と３０３により検出される比較的急速
な変化の重要性を解釈するために装置１１の処理能力に
対して重い負担が課せられる。他方、センサ３０１と３
０３により検出される現実世界の条件に応するために必
要な制御機能も迅速に行う必要がある。
経済上の問題が相反して作用する。もし産業工程のスピ
ードとスルーブツトが高い場合には、リアルタイムで発
生しセンサ３０１と３０３により検出される比較的急速
な変化の重要性を解釈するために装置１１の処理能力に
対して重い負担が課せられる。他方、センサ３０１と３
０３により検出される現実世界の条件に応するために必
要な制御機能も迅速に行う必要がある。
ＰＬＵ４１を追加して装置１１が単一の半導体チップに
製作される時の余分の費用を無視しうるようにして装置
１１に対する競合する要求を解決することが有利である
。このようにして、産業上の処理速度、保護目的の制御
の迅速さ、制御の正確さは相当向上させることができる
。
製作される時の余分の費用を無視しうるようにして装置
１１に対する競合する要求を解決することが有利である
。このようにして、産業上の処理速度、保護目的の制御
の迅速さ、制御の正確さは相当向上させることができる
。
第３図において、本発明の自動車３２１は車輪と車軸を
取付けるシャシ−３２３と、エンジン３２５、サスペン
ション３２７、ブレーキ３２９を備える。ボデー３３１
はシャシ−３２３に対してサスペンションを備える乗客
用コンパートメントを形成する。
取付けるシャシ−３２３と、エンジン３２５、サスペン
ション３２７、ブレーキ３２９を備える。ボデー３３１
はシャシ−３２３に対してサスペンションを備える乗客
用コンパートメントを形成する。
アクチブなサスペンション３３５はばねとアブソーバサ
スペンションの技術を増加し、ビットＡ。
スペンションの技術を増加し、ビットＡ。
Ｂ、Ｃ，Ｄ、Ｅ、Ｆ、Ｇ、Ｈ，Ｉ、Ｊ、に、Ｌ。
Ｍ、Ｎに対するロケーションを有するインターフェース
３４１を介して制御される。並行計算プロセッサ３４３
は第１Ａ図と第１Ｂ図中に開示されたタイプの計算装置
を使用し、データバス３５１Ｄとプログラムデータバス
３６１Ｄに接続される少なくとも一つの並列論理装置４
１を備える。多数のセンサはセンサ３７１．３７３．３
７５を包含し、それらは、サスペンションの機能、エン
ジ、ンの動作、スキツドに抗する制御作用をそれぞれ監
視する。
３４１を介して制御される。並行計算プロセッサ３４３
は第１Ａ図と第１Ｂ図中に開示されたタイプの計算装置
を使用し、データバス３５１Ｄとプログラムデータバス
３６１Ｄに接続される少なくとも一つの並列論理装置４
１を備える。多数のセンサはセンサ３７１．３７３．３
７５を包含し、それらは、サスペンションの機能、エン
ジ、ンの動作、スキツドに抗する制御作用をそれぞれ監
視する。
エンジン制御システム３８１はインターフェース３４１
のロケーションの幾つかに接続される。
のロケーションの幾つかに接続される。
同様にアンチスキンド制動制御システム３８３がインタ
ーフェース３４１のそれ以外のビットに接続される。自
動車の信頼性、安全性、乗客の快適さ、経済性といった
多数の考慮すべき問題は従来の自動車システムに対して
重い負担を課している。
ーフェース３４１のそれ以外のビットに接続される。自
動車の信頼性、安全性、乗客の快適さ、経済性といった
多数の考慮すべき問題は従来の自動車システムに対して
重い負担を課している。
第３図の発明では、２自動車３２１は、本発明の極度に
柔軟な平行処理と制御性の利点によってこれら領域の何
れもしくは全てにおいて改善されている。
柔軟な平行処理と制御性の利点によってこれら領域の何
れもしくは全てにおいて改善されている。
第２図と第３図のシステムと本文中に述べるシステムに
使用される装置１１の如き装置は装置性能の向上の問題
に取組むだけでなく、ユーザのシステム性能全体とコス
トを規定する産業上システムの問題点を解決するもので
ある。
使用される装置１１の如き装置は装置性能の向上の問題
に取組むだけでなく、ユーザのシステム性能全体とコス
トを規定する産業上システムの問題点を解決するもので
ある。
実施例の装置１１は命令を５０ナノセカンドで実行し、
半導体製作による改良によって更に命令速度を可能にす
ることができる。オンチッププログラムメモリはＲＡＭ
に依拠し、安価な外部メモリからプログラムをブートロ
ードしやすくしである。他のバージョンは更にコストを
低減するためにＲＯＭに依拠することが好適である。
半導体製作による改良によって更に命令速度を可能にす
ることができる。オンチッププログラムメモリはＲＡＭ
に依拠し、安価な外部メモリからプログラムをブートロ
ードしやすくしである。他のバージョンは更にコストを
低減するためにＲＯＭに依拠することが好適である。
第４図のデジタル制御モータシステム４００は第１Ａ図
と第１Ｂ図の装置１１を有するデジタルコンピュータ４
０１を備える。デジタルコンピュータ４０１は出力μ（
ｎ）を零次ホールド回路ＺＯＨ４０３に供給する。ＺＯ
Ｈ４０３は産業用機械、家庭用機器、軍事設備、その他
の応用システム環境において制御出力μ（１）をＤＣサ
ーボモータ４０５に供給する。
と第１Ｂ図の装置１１を有するデジタルコンピュータ４
０１を備える。デジタルコンピュータ４０１は出力μ（
ｎ）を零次ホールド回路ＺＯＨ４０３に供給する。ＺＯ
Ｈ４０３は産業用機械、家庭用機器、軍事設備、その他
の応用システム環境において制御出力μ（１）をＤＣサ
ーボモータ４０５に供給する。
サーボモータ４０５の入力μ（１）に対する作業上の応
答はｙ （ｔ）で示される。センサ４０７はモータ出力
ｙ （ｔ）のトランスジューサであって、サンプラ４０
９に送り、それは今度はサンプリングされたデジタル出
力ｙ （ｎ）を割込ラインＩＮＴ−を介して減算器４０
１に供給する。人間によるもしくは自動監視制御からの
基準人力γ（ｎ）がもう一つの人力として減算器４１１
に外部供給される。その後、誤差ｅ （ｎ）がデジタル
コントローラ４０１に送られループを閉じる。装置１１
はコントローラ４０１に対して第２図におけるようなサ
ーボモータの他に他の要素を処理制御するための高いル
ープ帯域幅と多重機能性を付与する。
答はｙ （ｔ）で示される。センサ４０７はモータ出力
ｙ （ｔ）のトランスジューサであって、サンプラ４０
９に送り、それは今度はサンプリングされたデジタル出
力ｙ （ｎ）を割込ラインＩＮＴ−を介して減算器４０
１に供給する。人間によるもしくは自動監視制御からの
基準人力γ（ｎ）がもう一つの人力として減算器４１１
に外部供給される。その後、誤差ｅ （ｎ）がデジタル
コントローラ４０１に送られループを閉じる。装置１１
はコントローラ４０１に対して第２図におけるようなサ
ーボモータの他に他の要素を処理制御するための高いル
ープ帯域幅と多重機能性を付与する。
装置１１のゼロオーバヘソドの割込みコンテキスト切替
えによって帯域幅は更に拡大され、ポーリングアーキテ
クチャ−に対する魅力的な代替手段を提供する。
えによって帯域幅は更に拡大され、ポーリングアーキテ
クチャ−に対する魅力的な代替手段を提供する。
第５図において、多変数状態コントローラ４２１は装置
ｌｌのプロセンサを用いて高次アルゴリズムを実行する
。状態コントローラ４２１は基準人力γ（ｎ）を受取り
、出力μ（ｎ）をモニタ４２３に供給する。多重電気変
数（位置Ｘ１、速度Ｘ２、電力Ｘ３、トルクＸ４）が状
態コントローラ４２１に帰還される。４変数Ｘｌ−Ｘ４
（例えば線形結合形をとる）の任意の１つもしくはそ
れ以上を各種の操作目的に制御することが望ましい。シ
ステムは制御された速度もしくはトルクアプリケ−シラ
ンを実行することが可能で、ステップモータと可逆モー
タを運転する。
ｌｌのプロセンサを用いて高次アルゴリズムを実行する
。状態コントローラ４２１は基準人力γ（ｎ）を受取り
、出力μ（ｎ）をモニタ４２３に供給する。多重電気変
数（位置Ｘ１、速度Ｘ２、電力Ｘ３、トルクＸ４）が状
態コントローラ４２１に帰還される。４変数Ｘｌ−Ｘ４
（例えば線形結合形をとる）の任意の１つもしくはそ
れ以上を各種の操作目的に制御することが望ましい。シ
ステムは制御された速度もしくはトルクアプリケ−シラ
ンを実行することが可能で、ステップモータと可逆モー
タを運転する。
第６図において、モータ４３１はサンプラ４３３により
検出されサンプリングされて動作する。プロセッサ４３
５は装置１１を含み、サンプラ４３３により割込み駆動
される。装置４３３により判断される速度情報は第１Ａ
図と第１Ｂ図に関して述べたような改良プロセッサ４３
５に帰還される。
検出されサンプリングされて動作する。プロセッサ４３
５は装置１１を含み、サンプラ４３３により割込み駆動
される。装置４３３により判断される速度情報は第１Ａ
図と第１Ｂ図に関して述べたような改良プロセッサ４３
５に帰還される。
プログラムメモリ６１（図ＩＡ）におけるソフトウェア
は評価アルゴリズムプロセス４３７をして実行される。
は評価アルゴリズムプロセス４３７をして実行される。
プロセス４３７は速度、位置、電流の情報をプロセス４
３５の状態コントローラプロセス４３９に提供する。デ
ジタル出力μ（ｎ）は出力として状態コントローラ４３
９から零次ホールド回路４４１へ供給され、後者は今度
はモータ４３１を駆動する。
３５の状態コントローラプロセス４３９に提供する。デ
ジタル出力μ（ｎ）は出力として状態コントローラ４３
９から零次ホールド回路４４１へ供給され、後者は今度
はモータ４３１を駆動する。
モータはソリッドヌテート電子スイッチがブロック４３
１内のコア、コイル、ロータと関連するブラシレスＤＣ
モータであることが望ましい、第４−６図のシステムは
シャフトエンコーダ、ホール効果光ロータ位置検出と巻
線からの位置の逆起電力検出法を備えている。
１内のコア、コイル、ロータと関連するブラシレスＤＣ
モータであることが望ましい、第４−６図のシステムは
シャフトエンコーダ、ホール効果光ロータ位置検出と巻
線からの位置の逆起電力検出法を備えている。
第７図において、ロボット制御システム４５１は、ロボ
ットアーム４５５端にモータ駆動の把持機構４５３を備
えている。ロボットアーム４５５は回転軸４５７．１，
４５７．２，４５７．３，４５７．４を備える構造をし
ている。アーム４５５上の関節点４５９．１，４５９．
２，４５９．３，４５０．４にはセンサと高応答性の正
確に制御可能なモータが配置される。
ットアーム４５５端にモータ駆動の把持機構４５３を備
えている。ロボットアーム４５５は回転軸４５７．１，
４５７．２，４５７．３，４５７．４を備える構造をし
ている。アーム４５５上の関節点４５９．１，４５９．
２，４５９．３，４５０．４にはセンサと高応答性の正
確に制御可能なモータが配置される。
かかる多数のモータとセンサをロボットアーム機構４５
５を正確に位置決めし活用するために使用することが望
ましい、然しなから、上記多数のセンサとモータはシス
テム全体とコントローラ４６１に対して競合する要求を
課する。コントローラ４６１は第１Ａ図と第１Ｂ図の装
置とシステム４５１の割込み駆動アーキテクチャ−を含
めることによってこれらのシステム要求を解決する。
５を正確に位置決めし活用するために使用することが望
ましい、然しなから、上記多数のセンサとモータはシス
テム全体とコントローラ４６１に対して競合する要求を
課する。コントローラ４６１は第１Ａ図と第１Ｂ図の装
置とシステム４５１の割込み駆動アーキテクチャ−を含
めることによってこれらのシステム要求を解決する。
コントローラ４６１はＩ１０インターフェース４６３と
相互に交信する。後者はロボットアーム４５５に対する
並列論理装置４１によってビット操作と共に、Ａ／Ｄ変
換とＤ／Ａ変換を実行する。
相互に交信する。後者はロボットアーム４５５に対する
並列論理装置４１によってビット操作と共に、Ａ／Ｄ変
換とＤ／Ａ変換を実行する。
インターフェース４６３は航行モータ４６７とロボット
アーム４５５と把持機構４５３と関連するセンサから位
置と圧力の応答を受取る。また、インターフェース４６
３はサーボアンプ４６５を経てロボットアーム４５５の
各モータ４６７に制御コマンドを供給する。
アーム４５５と把持機構４５３と関連するセンサから位
置と圧力の応答を受取る。また、インターフェース４６
３はサーボアンプ４６５を経てロボットアーム４５５の
各モータ４６７に制御コマンドを供給する。
コントローラ４６１はスタティックラム（ＳＲＡＭ）と
プログラマブルリードオンリーメモリ（ＰＲＯＭ）と関
連したメモリ４６７を有する。
プログラマブルリードオンリーメモリ（ＰＲＯＭ）と関
連したメモリ４６７を有する。
低速の周辺装置４６９はコントローラ４７１と関連し、
それらはコントローラ４６１のページ境界に敏感な待機
特性によって効率的に格納される。
それらはコントローラ４６１のページ境界に敏感な待機
特性によって効率的に格納される。
コントローラ４６１は安全制御装置４７５に応答するシ
ステム管理プログラムＣＰＵ４７３によって、それに供
給されるハイレベルコマンドに応答する。システム管理
プログラム４７３はＩｌｏとＲ３２３２ドライバ４７５
を介してコントローラ４６１と交信する。
ステム管理プログラムＣＰＵ４７３によって、それに供
給されるハイレベルコマンドに応答する。システム管理
プログラム４７３はＩｌｏとＲ３２３２ドライバ４７５
を介してコントローラ４６１と交信する。
本発明のデジタル制御システムは以前には利用できなか
った制御精度、速度、経済性といった性能性の利点を可
能にする。もう一つの例として、ディスクドライブは、
スピンドルモータ装置により高速で回転する情報ストア
ディスクを備える。
った制御精度、速度、経済性といった性能性の利点を可
能にする。もう一つの例として、ディスクドライブは、
スピンドルモータ装置により高速で回転する情報ストア
ディスクを備える。
別のアクチュエータと呼ばれる制御によって読取り／書
込みヘッド要素を情報ストアディスクに対して整合させ
る。
込みヘッド要素を情報ストアディスクに対して整合させ
る。
実施例は更に、システム処理と診断操作と共にアクチュ
エータ制御とスピンドルモータ制御の双方に対してシン
グルチップとする解決方法を提供することさえ可能であ
る。コントローラ４６１に対して過重な負担を加えずに
精巧な機能を内蔵させることができる。コントローラ４
６１内にはデジタルノツチフィルタを設けることによっ
て機械的共振を消去することができる。状態評価器は速
度と電流を評価することができる。カルマンフィルタは
センサのノイズを低減する。適応制御によって温度の変
動と機械的振動を補償することができる。装置１１は更
に、スピンドルモータ速度を制御するためにオンチップ
ＰＷＭのパルス幅変調出力を提供する。テープドライブ
、プリンタ、ブロック、光デイスクシステムにおいても
同様な作用を組込むことが容易である。本発明のデジタ
ル制御によって高速でより正確な速度制御が得られると
共に、それと匹敵するコストでＩ１０技術内の高速アク
セスを実現することができるため当該技術水準を高める
ことができる。
エータ制御とスピンドルモータ制御の双方に対してシン
グルチップとする解決方法を提供することさえ可能であ
る。コントローラ４６１に対して過重な負担を加えずに
精巧な機能を内蔵させることができる。コントローラ４
６１内にはデジタルノツチフィルタを設けることによっ
て機械的共振を消去することができる。状態評価器は速
度と電流を評価することができる。カルマンフィルタは
センサのノイズを低減する。適応制御によって温度の変
動と機械的振動を補償することができる。装置１１は更
に、スピンドルモータ速度を制御するためにオンチップ
ＰＷＭのパルス幅変調出力を提供する。テープドライブ
、プリンタ、ブロック、光デイスクシステムにおいても
同様な作用を組込むことが容易である。本発明のデジタ
ル制御によって高速でより正確な速度制御が得られると
共に、それと匹敵するコストでＩ１０技術内の高速アク
セスを実現することができるため当該技術水準を高める
ことができる。
ミサイル誘導システムにおいては、本発明の操作能力の
向上によって、ミサイルシステムのより正確な誘導が可
能になり、作業目的を達成するために必要な高価なミサ
イルの数を低減することができる。更に、プロセッサチ
ップが小数でも等しい性能を実現できるため、軽量とな
り特徴を豊かにペイロードを向上させることが可能にな
る。
向上によって、ミサイルシステムのより正確な誘導が可
能になり、作業目的を達成するために必要な高価なミサ
イルの数を低減することができる。更に、プロセッサチ
ップが小数でも等しい性能を実現できるため、軽量とな
り特徴を豊かにペイロードを向上させることが可能にな
る。
第８図において、本発明の衛星テレコミュニケーション
システムは２５０ミリセカンドの遅れを伴う衛星伝送路
によって通信する第１のステーション５０１と５０３を
備えている。遠端電話５０５と近端電話５０７は、それ
ぞれハイブリッド５０９と５１１により地球ステーショ
ン５０１と５１１に接続される。ハイブリッド５０９と
５１１は各地球ステージジン５０１と５０３に対して８
ξリセカンド遅延させられる。従って、遠端と近端の１
１話５０５．５０７間に満足のゆくテレコミュニケーシ
ョンを可能にするにはエコー消去が必要である。更に、
多数の電話会話回路を一時に供給する能力が必要となる
。これはテレコミュニケーション設備に対して極端な処
理上の負担を課するものである。
システムは２５０ミリセカンドの遅れを伴う衛星伝送路
によって通信する第１のステーション５０１と５０３を
備えている。遠端電話５０５と近端電話５０７は、それ
ぞれハイブリッド５０９と５１１により地球ステーショ
ン５０１と５１１に接続される。ハイブリッド５０９と
５１１は各地球ステージジン５０１と５０３に対して８
ξリセカンド遅延させられる。従って、遠端と近端の１
１話５０５．５０７間に満足のゆくテレコミュニケーシ
ョンを可能にするにはエコー消去が必要である。更に、
多数の電話会話回路を一時に供給する能力が必要となる
。これはテレコミュニケーション設備に対して極端な処
理上の負担を課するものである。
第９図において、実施例のエコーキャンセラ５１５を５
１１の如き各ハイブリッドと関連させることによって通
信回路の送信を改善している。
１１の如き各ハイブリッドと関連させることによって通
信回路の送信を改善している。
装置１１はエコー消去アルゴリズムを高速で実行すると
共に、チップあたり衛星通信数をより多く経済的に行え
るようになっている。
共に、チップあたり衛星通信数をより多く経済的に行え
るようになっている。
もう一つのシステム実施例は改良されたモデムである。
第１０図において、モデム送信機としてプロゲラごソゲ
された装置１１内の演算のプロセス線図はコーディング
ステップ５２７がその後に続くスクランブルステップ５
２５を含む。同ステップ５２５では補間手Ｖｔ５２９．
５３１に対してそれぞれ直角デジタル信号１ （ｎＴ
ｂ）とＱ （ｎＴｂ）が提供される。デジタル変調計算
５３３と５３５では、補間された直角信号と、それぞれ
三角法のコサイン値とサイン値を与えるリードオンリー
メモリ （ＲＯＭ）からの予めストアされた定数との乗
算が行われる。変調信号はその後加算ステップ５３７で
加算される。装置１１に接続されたＤ／Ａ変換器はステ
ップ５３９で変調信号をＤ／Ａ変換する。係数０１によ
る利得制御がその後モデム伝送中に行われＤＡＡに送ら
れる。
された装置１１内の演算のプロセス線図はコーディング
ステップ５２７がその後に続くスクランブルステップ５
２５を含む。同ステップ５２５では補間手Ｖｔ５２９．
５３１に対してそれぞれ直角デジタル信号１ （ｎＴ
ｂ）とＱ （ｎＴｂ）が提供される。デジタル変調計算
５３３と５３５では、補間された直角信号と、それぞれ
三角法のコサイン値とサイン値を与えるリードオンリー
メモリ （ＲＯＭ）からの予めストアされた定数との乗
算が行われる。変調信号はその後加算ステップ５３７で
加算される。装置１１に接続されたＤ／Ａ変換器はステ
ップ５３９で変調信号をＤ／Ａ変換する。係数０１によ
る利得制御がその後モデム伝送中に行われＤＡＡに送ら
れる。
第１！図では、もう一つの装置１１を使用するモデム受
信機がＤＡＡからアナログ通信信号を受取る。Ａ／Ｄ変
換器５２１は装置１１を使用するデジタル信号プロセッ
サ向けに情報をデジタル化する。高速のもくはデジタル
変換は従来のプロセッサの入力処理に対して重い負担を
課す。ＤＳＰｌｌはオーバヘソドがゼロの割込みコンテ
キストを提供することによって−Ａ／Ｄ ５２１の如き
デジタル化要素からの割込みを極端に効率的に行うと同
時に、モデムアルゴリズムを実行するために強力なデジ
タル信号処理計算能力を備えるようにすることが望まし
い、装置１１の出力は出力Ｄ （ｎＴ）を供給する汎用
同期非同期送受信機（ＵＳＡＲＴ）５２３に供給される
。
信機がＤＡＡからアナログ通信信号を受取る。Ａ／Ｄ変
換器５２１は装置１１を使用するデジタル信号プロセッ
サ向けに情報をデジタル化する。高速のもくはデジタル
変換は従来のプロセッサの入力処理に対して重い負担を
課す。ＤＳＰｌｌはオーバヘソドがゼロの割込みコンテ
キストを提供することによって−Ａ／Ｄ ５２１の如き
デジタル化要素からの割込みを極端に効率的に行うと同
時に、モデムアルゴリズムを実行するために強力なデジ
タル信号処理計算能力を備えるようにすることが望まし
い、装置１１の出力は出力Ｄ （ｎＴ）を供給する汎用
同期非同期送受信機（ＵＳＡＲＴ）５２３に供給される
。
第１２図において、第１１図のシステムによるモデム受
信のプロセス線図は、サンプリング周波数ｆｓでＡ／Ｄ
変換を行う信号ｓ （ｔ）を供給するＤＡＡから受信
直後に係数０２により自動利得制御する操作を伴う。デ
ジタル化信号はＳ （ｎｆｓ）であって、個々の自動利
得制御が後続するデジタルフィルタリングステップＢＰ
Ｆ ＩとＢＰＦ２はより行われる、第１は第２の帯域フ
ィルタを伴うデジタル処理用に供給される。復調アルゴ
リズムによって２個の復調信号１ ’ （ｎＴｓ）と
Ｑ ’ （ｎＴｓ）がつくりだされる。搬送波回収用
に使用されるこれら２個の信号■′とＱ′とは復調アル
ゴリズムに帰還される。同時に、Ｉ′とＱ′とはデシジ
ョンアルゴリズムに供給されクロック回収に応じて処理
される。デコーディングプロセス５５１はそのデシジョ
ンアルゴリズムに従う。デコーディング５５！の次には
デスクランブルアルゴリズム５５が続く。同アルゴリズ
ム５５はＰＬＵ４１による集中的なビット操作が伴い入
力信号ｄ （ｎＴ）を回復する。
信のプロセス線図は、サンプリング周波数ｆｓでＡ／Ｄ
変換を行う信号ｓ （ｔ）を供給するＤＡＡから受信
直後に係数０２により自動利得制御する操作を伴う。デ
ジタル化信号はＳ （ｎｆｓ）であって、個々の自動利
得制御が後続するデジタルフィルタリングステップＢＰ
Ｆ ＩとＢＰＦ２はより行われる、第１は第２の帯域フ
ィルタを伴うデジタル処理用に供給される。復調アルゴ
リズムによって２個の復調信号１ ’ （ｎＴｓ）と
Ｑ ’ （ｎＴｓ）がつくりだされる。搬送波回収用
に使用されるこれら２個の信号■′とＱ′とは復調アル
ゴリズムに帰還される。同時に、Ｉ′とＱ′とはデシジ
ョンアルゴリズムに供給されクロック回収に応じて処理
される。デコーディングプロセス５５１はそのデシジョ
ンアルゴリズムに従う。デコーディング５５！の次には
デスクランブルアルゴリズム５５が続く。同アルゴリズ
ム５５はＰＬＵ４１による集中的なビット操作が伴い入
力信号ｄ （ｎＴ）を回復する。
第１２図に示すように、モデム受信アルゴリズムの数多
くのステツプは集中的な多数の計算能力とＰＬＵ４１に
より提供されるビット操作とにより、単一のデジタル信
号処理装置１１によって行うのが有利である。
くのステツプは集中的な多数の計算能力とＰＬＵ４１に
より提供されるビット操作とにより、単一のデジタル信
号処理装置１１によって行うのが有利である。
第１３図において、装置１１を組込んだ計算装置５６１
は、インターフェース５６５を介してホストコンピュー
タ５６３と共働する。高容量の外部メモリ５６３がイン
ターフェース５６９によりコンピュータ５６１と境界を
接している。コンピュータ５６１は周辺ラッチ５７１と
５７３を介して双方向パルス符号変調（ＰＣＭ）通信を
サポートすることが有利である。ラッチ５７１はシリア
ル／パラレル変換器５７５に連結され、外部装置５７７
からのＰＣＭ通信を受信する。コンピュータ５６１は、
ラッチ５７３とパラレル／シリアル装置５７９を介して
交信し、シリアルＰＣＭデータの流れを外部装置５７７
に供給する。
は、インターフェース５６５を介してホストコンピュー
タ５６３と共働する。高容量の外部メモリ５６３がイン
ターフェース５６９によりコンピュータ５６１と境界を
接している。コンピュータ５６１は周辺ラッチ５７１と
５７３を介して双方向パルス符号変調（ＰＣＭ）通信を
サポートすることが有利である。ラッチ５７１はシリア
ル／パラレル変換器５７５に連結され、外部装置５７７
からのＰＣＭ通信を受信する。コンピュータ５６１は、
ラッチ５７３とパラレル／シリアル装置５７９を介して
交信し、シリアルＰＣＭデータの流れを外部装置５７７
に供給する。
第１４図において、ビデオ画像システム６０１はＲＯＭ
６０３とＲＡＭ６０５によりサポートされた装置１１を
備える。データ収集センサ６０７．１〜６０７．ｎは、
人力を変換器６０９に送り、後者はその後、大量のデジ
タルデータを装置１１に供給する。第１４図は、ＡＬＵ
２１の累算器２３と、乗算器アレイ５３と、積レジスタ
５１とを強調したもので、ＡＲＡＵＩ ２３を含むアド
レス指定装置を有する。制御要素６１５は全体としてデ
コーダＰＬＡ２２１と第１Ａ図のパイプラインコントロ
ーラ２２５を示したものである。オンチップＩ１０周辺
装置（図示せず〉は並外れて高品質の出力をビデオ表示
装置６１９は供給するバス６１７と交信する。監視人出
力ｌ１０６２１も装置１１に設けられる。
６０３とＲＡＭ６０５によりサポートされた装置１１を
備える。データ収集センサ６０７．１〜６０７．ｎは、
人力を変換器６０９に送り、後者はその後、大量のデジ
タルデータを装置１１に供給する。第１４図は、ＡＬＵ
２１の累算器２３と、乗算器アレイ５３と、積レジスタ
５１とを強調したもので、ＡＲＡＵＩ ２３を含むアド
レス指定装置を有する。制御要素６１５は全体としてデ
コーダＰＬＡ２２１と第１Ａ図のパイプラインコントロ
ーラ２２５を示したものである。オンチップＩ１０周辺
装置（図示せず〉は並外れて高品質の出力をビデオ表示
装置６１９は供給するバス６１７と交信する。監視人出
力ｌ１０６２１も装置１１に設けられる。
装置１１のアドレス指定能力が優れているため、命令に
よって積を積レジスタ５１から直接アドレス指定回路１
２３へ転送し転送中に任意のメモリロケーションをバイ
パスするための制９１１６１５が実行される。メモリマ
ツピングのため、第１Ａ図と第１Ｂ図の任意の対の計算
コアレジスタがアクセスされ、それらの図上のレジスタ
に至る矢印にかかわりなく、データバス１１１Ｄを介し
てそれらの間でメモリバイパス転送を行うようにするの
が有利である。装置１１の乗算能力がアドレス指定作用
中で活用されるために、回路は少なくとも３つの次元に
よりメモリ内にアクセスできるエントリーを有するよう
なアレイを電子メモリ６０５内に確立する。ビデオデイ
スプレィ６１９は装置１１による多次元アレイ処理から
発生する出力を表示する。メモリ６０５が多次元アレイ
内に必ずしもある必要はなく、アドレス指定が装置１１
によって迅速に実行され、情報が要求に応じてあたかも
それぞれ多数アレイ次元を表わす変数によって直接アク
セス可能であるかの如くアクセスできるようにすること
はいうまでもない。例えば、アドレス次元Ａ１．Ａ２．
Ａ３を有する３次元立体アレイは等式Ｎ！ ＸＡ３＋Ｎ
ＸＡ２＋ＡＩに従ってアドレス指定できるようにするこ
とが適している。２次元アレイでアドレス指定目的に（
よ第１Ａ図のレジスタ１９９からの索引カウントに従っ
て単純に反復加算するだけで十分である。然しなから、
３次元とそれ以上の次元を収納するには、同プロセスは
乗算器５３の積能力を導入することによって相当迅速に
処理することができる。
よって積を積レジスタ５１から直接アドレス指定回路１
２３へ転送し転送中に任意のメモリロケーションをバイ
パスするための制９１１６１５が実行される。メモリマ
ツピングのため、第１Ａ図と第１Ｂ図の任意の対の計算
コアレジスタがアクセスされ、それらの図上のレジスタ
に至る矢印にかかわりなく、データバス１１１Ｄを介し
てそれらの間でメモリバイパス転送を行うようにするの
が有利である。装置１１の乗算能力がアドレス指定作用
中で活用されるために、回路は少なくとも３つの次元に
よりメモリ内にアクセスできるエントリーを有するよう
なアレイを電子メモリ６０５内に確立する。ビデオデイ
スプレィ６１９は装置１１による多次元アレイ処理から
発生する出力を表示する。メモリ６０５が多次元アレイ
内に必ずしもある必要はなく、アドレス指定が装置１１
によって迅速に実行され、情報が要求に応じてあたかも
それぞれ多数アレイ次元を表わす変数によって直接アク
セス可能であるかの如くアクセスできるようにすること
はいうまでもない。例えば、アドレス次元Ａ１．Ａ２．
Ａ３を有する３次元立体アレイは等式Ｎ！ ＸＡ３＋Ｎ
ＸＡ２＋ＡＩに従ってアドレス指定できるようにするこ
とが適している。２次元アレイでアドレス指定目的に（
よ第１Ａ図のレジスタ１９９からの索引カウントに従っ
て単純に反復加算するだけで十分である。然しなから、
３次元とそれ以上の次元を収納するには、同プロセスは
乗算器５３の積能力を導入することによって相当迅速に
処理することができる。
第１５図と第１６図はそれぞれ本発明のビデオ処理装置
の機能指向性のハードウェアブロック指向線図を示す。
の機能指向性のハードウェアブロック指向線図を示す。
これらシステムに対するアプリケーションは新たなワー
クステーション、コンピュータインターフェース、テレ
ビ製品、および高鮮明度テレビ（ＨＤＴＶ）製品を提供
する。
クステーション、コンピュータインターフェース、テレ
ビ製品、および高鮮明度テレビ（ＨＤＴＶ）製品を提供
する。
第１５図では、ホストコンピュータ６３１は装置１１に
よる数値処理に対するデータ入力を提供する。ビデオビ
クセル処理６３３の次にはメモリ制御処理６３５が続く
。ビデオデイスプレィのためのＣＲＴ制御機能６３７は
数値処理６３９、ビクセル処理６３３およびメモリ制？
２１１６３５と調整されている。メモリ制御６３５処理
からの出力は、フレームバッファメモリ６４１に供給し
た後、シフトレジスタ６４３に供給される。フレームバ
ッファメモリとシフトレジスタ６４１と６４３は、テキ
サスインストルメンツ社の７ＭＳ４１６１により製作す
ることがふされしい。もう一つのシフトレジスタ６４５
は、ビデオ情報をシフトレジスタ６４３からカラーパレ
ット６４７へ供給する。
よる数値処理に対するデータ入力を提供する。ビデオビ
クセル処理６３３の次にはメモリ制御処理６３５が続く
。ビデオデイスプレィのためのＣＲＴ制御機能６３７は
数値処理６３９、ビクセル処理６３３およびメモリ制？
２１１６３５と調整されている。メモリ制御６３５処理
からの出力は、フレームバッファメモリ６４１に供給し
た後、シフトレジスタ６４３に供給される。フレームバ
ッファメモリとシフトレジスタ６４１と６４３は、テキ
サスインストルメンツ社の７ＭＳ４１６１により製作す
ることがふされしい。もう一つのシフトレジスタ６４５
は、ビデオ情報をシフトレジスタ６４３からカラーパレ
ット６４７へ供給する。
カラーパレット６４７はＣＲＴ制１６３７により制御さ
れたデイスプレィ６４９を駆動する。カラーパレット６
４７は７Ｍ３４０７０が適当である。
れたデイスプレィ６４９を駆動する。カラーパレット６
４７は７Ｍ３４０７０が適当である。
第１６図において、ホスト６３１はＤＳＰマイクロコン
ピュータ６５３として動作する第１の装置へ信号を供給
する。ＤＳＰ６５３はＰＲＯＭ、ＥＰＲＯＭ、ＳＲＡＭ
のスタティックメモリを含むメモリ６５１によりサポー
トされる。制御、アドレス、データに関する情報はＧＳ
Ｐ （図形信号プロセッサ）６５５として動作するＤＳ
Ｐ６５３と第２の装Ｗ１１間の双方向通信路によって供
給される。ＧＳＰ６５５はカラーパレット６４７とデイ
スプレィインターフェース６５７の双方を駆動する。イ
ンターフェース６５７は更にカラーパレット６５７によ
り駆動される。第１６図の装置１１とシステムは全体と
して所要機能にふされしい適当なりロック速度で動作す
ることが理解できる。装置１１はミクロンおよびサブミ
クロン単位で製作し、特定用途に対して必要とされる処
理速度をサポートするようにする。処理能力を増加させ
るための高鮮明度テレビ装置は高いクロック速度を使用
するだけでなく本文に開示の回路を構造的に改善するこ
とによってもその条件を満たすことができると考えられ
る。
ピュータ６５３として動作する第１の装置へ信号を供給
する。ＤＳＰ６５３はＰＲＯＭ、ＥＰＲＯＭ、ＳＲＡＭ
のスタティックメモリを含むメモリ６５１によりサポー
トされる。制御、アドレス、データに関する情報はＧＳ
Ｐ （図形信号プロセッサ）６５５として動作するＤＳ
Ｐ６５３と第２の装Ｗ１１間の双方向通信路によって供
給される。ＧＳＰ６５５はカラーパレット６４７とデイ
スプレィインターフェース６５７の双方を駆動する。イ
ンターフェース６５７は更にカラーパレット６５７によ
り駆動される。第１６図の装置１１とシステムは全体と
して所要機能にふされしい適当なりロック速度で動作す
ることが理解できる。装置１１はミクロンおよびサブミ
クロン単位で製作し、特定用途に対して必要とされる処
理速度をサポートするようにする。処理能力を増加させ
るための高鮮明度テレビ装置は高いクロック速度を使用
するだけでなく本文に開示の回路を構造的に改善するこ
とによってもその条件を満たすことができると考えられ
る。
第１７図において、本発明の自動音声認識システムはマ
イク７０１を備え、その出力はサンプルホールド（Ｓ／
Ｈ）回路７０３によりサンプリングされた後Ａ／Ｄ回路
７０５によりデジタル形に変換される。割込み駆動され
る高速フーリエ変換プロセッサ７０７は装置１１を使用
し、マイク７０１からのサンプリングされた時間領域入
力を音の周波数スペクトルを表わすデジタル出力へ変換
する。このプロセッサ７０７は、上述したように一部は
オーバーヘッドゼロの割込みコンテキスト切替特性、条
件附命令、およびメモリアドレス空間内にマツピングさ
れた補助アドレスレジスタのためにすこぶる効率的であ
る。
イク７０１を備え、その出力はサンプルホールド（Ｓ／
Ｈ）回路７０３によりサンプリングされた後Ａ／Ｄ回路
７０５によりデジタル形に変換される。割込み駆動され
る高速フーリエ変換プロセッサ７０７は装置１１を使用
し、マイク７０１からのサンプリングされた時間領域入
力を音の周波数スペクトルを表わすデジタル出力へ変換
する。このプロセッサ７０７は、上述したように一部は
オーバーヘッドゼロの割込みコンテキスト切替特性、条
件附命令、およびメモリアドレス空間内にマツピングさ
れた補助アドレスレジスタのためにすこぶる効率的であ
る。
プロセッサ７０７は、各スペクトルを、更にもう一つの
装置１１を組込んだ音声認識ＤＳＰ７０９に提供する。
装置１１を組込んだ音声認識ＤＳＰ７０９に提供する。
音声認識ＤＳＰ７０９は現在既知の、もしくは後に開発
される適当な音声認識アルゴリズムを実行する。例えば
、テンブレートマチングアルゴリズムでは、乗算、加算
、最大最小決定を伴う多数の計算が実行される。装置１
１はそのシリーズの最大／最小関数アーキテクチャ−に
よってかかるアルゴリズムを迅速に実行するに適してい
ることが理想的である。音声認識ＤＳＰ７０９は出力を
システムバス７１１に供給する。ＲＯＭ７１３とＲＡＭ
７１５とは音声認識ＤＳＰ７０９により提供されるペー
ジ境界上のソフトウェア待機状態のめたにシステムを効
率的にサポートする。
される適当な音声認識アルゴリズムを実行する。例えば
、テンブレートマチングアルゴリズムでは、乗算、加算
、最大最小決定を伴う多数の計算が実行される。装置１
１はそのシリーズの最大／最小関数アーキテクチャ−に
よってかかるアルゴリズムを迅速に実行するに適してい
ることが理想的である。音声認識ＤＳＰ７０９は出力を
システムバス７１１に供給する。ＲＯＭ７１３とＲＡＭ
７１５とは音声認識ＤＳＰ７０９により提供されるペー
ジ境界上のソフトウェア待機状態のめたにシステムを効
率的にサポートする。
音声認識ＤＳＰ７０９に応答する音声シンセサイザ７１
７からの出力はラウドスピーカその他の適当なトランス
ジューサ７１９に供給される。
７からの出力はラウドスピーカその他の適当なトランス
ジューサ７１９に供給される。
システムｌ１０７２１は、プリンタ、テープ、ハードデ
ィスク、等の文書作成装置７２３にダウンロードする。
ィスク、等の文書作成装置７２３にダウンロードする。
ビデオ陰極管（ＣＲＴ）デイスプレィ７２５は第１５．
１６図に関して既述したようにバス７１１から供給され
る。キーボード７２７は時々、人間による監視入力をバ
ス７１１に提供する。産業上その他の音声認識プロセス
制御用途において、もう一つの装置１１との制御インタ
ーフェース７２９はバス７１１に接続され、今度は上記
第２．３，４．５．６図のビット操作と原理に従ってモ
ータ、バルブ、その他のサーボ機械要素７３１に対する
出力を供給する。
１６図に関して既述したようにバス７１１から供給され
る。キーボード７２７は時々、人間による監視入力をバ
ス７１１に提供する。産業上その他の音声認識プロセス
制御用途において、もう一つの装置１１との制御インタ
ーフェース７２９はバス７１１に接続され、今度は上記
第２．３，４．５．６図のビット操作と原理に従ってモ
ータ、バルブ、その他のサーボ機械要素７３１に対する
出力を供給する。
音声認識にもとづくデジタルフィルタ補聴器においては
、音声認識ＤＳＰ７０９から変換された音声はＤ／Ａ変
換器７３５によりＤ／Ａ変換されラウドスピーカ７３７
を経て出力される。同じブロン２りの鎖７０１，７０３
．７０５．７０７．７０９．７３５．７３７は、テレコ
ミュニケーションにおいて、音声認識によるイコライジ
ング、フィルタリング、帯域幅圧縮についても適用でき
る。
、音声認識ＤＳＰ７０９から変換された音声はＤ／Ａ変
換器７３５によりＤ／Ａ変換されラウドスピーカ７３７
を経て出力される。同じブロン２りの鎖７０１，７０３
．７０５．７０７．７０９．７３５．７３７は、テレコ
ミュニケーションにおいて、音声認識によるイコライジ
ング、フィルタリング、帯域幅圧縮についても適用でき
る。
先端音声処理システムでは、字句アクセスプロセッサ７
３９は音声認識ＤＳＰ７０９の出力から導き出された音
声要素表示に対する記号操作を実行し、任意の適当な字
句アクセスアルゴリズムに従って節、単語、文章を作成
する。
３９は音声認識ＤＳＰ７０９の出力から導き出された音
声要素表示に対する記号操作を実行し、任意の適当な字
句アクセスアルゴリズムに従って節、単語、文章を作成
する。
トップダウンプロセッサ７４１は、音声のあいまいさの
解決がある場合に入力音内に含まれる情報をしのぐとい
う原理に基づいてトップダウン処理アルゴリズムを実行
する。従って、光センサ７４３や圧力センサ７４５の如
き非音響センサが入力システム７４７に供給され、後者
はその後バタン認識プロセッサ７４９を割込み駆動する
。プロセンサ７４９はシステムバス７１１を直接供給す
ると同時に、トップダウンプロセッサ７４１をアクセス
して、音声認識や、パターン認識、人工知能用途を向上
させる。
解決がある場合に入力音内に含まれる情報をしのぐとい
う原理に基づいてトップダウン処理アルゴリズムを実行
する。従って、光センサ７４３や圧力センサ７４５の如
き非音響センサが入力システム７４７に供給され、後者
はその後バタン認識プロセッサ７４９を割込み駆動する
。プロセンサ７４９はシステムバス７１１を直接供給す
ると同時に、トップダウンプロセッサ７４１をアクセス
して、音声認識や、パターン認識、人工知能用途を向上
させる。
装置１１は第１７図の音声認識装置の全てのレベル、例
えば、ブロック７０７．７０９．７１７．７２１．７２
５．７２９．７３９．７４１１７４７．７４９において
処理能力を著しく向上させる。
えば、ブロック７０７．７０９．７１７．７２１．７２
５．７２９．７３９．７４１１７４７．７４９において
処理能力を著しく向上させる。
第１８図は保安通信のための暗号を有するボコーダ−モ
デムを示す。電話７７１は電話線７７３上で保安モード
で交信する。ＤＳＰマイクロコンピュータ７７３は電話
７７１に接続されてシリアルデータ７７３をブロック７
７５に提供する。ブロック７７５は区画７７７において
ボコーダ関数を、ブロック７８１において暗号をデジタ
ル化する。ブロック７７９と７８３におけるモデムアル
ゴリズム処理は第１０図と第１２図に関して上述した。
デムを示す。電話７７１は電話線７７３上で保安モード
で交信する。ＤＳＰマイクロコンピュータ７７３は電話
７７１に接続されてシリアルデータ７７３をブロック７
７５に提供する。ブロック７７５は区画７７７において
ボコーダ関数を、ブロック７８１において暗号をデジタ
ル化する。ブロック７７９と７８３におけるモデムアル
ゴリズム処理は第１０図と第１２図に関して上述した。
ブロック７８３はシリアルデータをＡ／Ｄ、Ｄ／Ａ装置
７８５間で送受する。装置７８５はアナログ通信をＤＡ
Ａ７８７に対して提供する。第１Ａ図と第１Ｂ図の装置
１１の処理特性が著しく向上するためにブロック７７５
内に必要とされるチップ数を少なくすることができ、そ
のため第１８図により装置のコストを低減することがで
きる。場合によっては装置１１の著しい処理能力によっ
てより先進的な暗号手続を実行することが容易である場
合もある。従って、第１８図においては、装置１１は機
能ブロックの各々の機能性を向上させたり、小数のチッ
プで従って全体の製作費がより少なくしてそれと同等の
機能性をもたせるように使用することができる。
７８５間で送受する。装置７８５はアナログ通信をＤＡ
Ａ７８７に対して提供する。第１Ａ図と第１Ｂ図の装置
１１の処理特性が著しく向上するためにブロック７７５
内に必要とされるチップ数を少なくすることができ、そ
のため第１８図により装置のコストを低減することがで
きる。場合によっては装置１１の著しい処理能力によっ
てより先進的な暗号手続を実行することが容易である場
合もある。従って、第１８図においては、装置１１は機
能ブロックの各々の機能性を向上させたり、小数のチッ
プで従って全体の製作費がより少なくしてそれと同等の
機能性をもたせるように使用することができる。
ＴＭＳ３２０Ｃｊ！ｘユーザ便覧、ＴＭＳ ３２０Ｃ２
Ｘユ一ザ便覧、および第３世代ＴＭＤ３２０ユーザ便覧
においてテキサストンストルメンツ社製のＤＳＰが３つ
述べられているが、その何れも本文に参照用に組込まれ
ている。同様にして、米国特許第４，５７７．２８２号
と第４．７１３，７４８号も本文中に組込んである。
Ｘユ一ザ便覧、および第３世代ＴＭＤ３２０ユーザ便覧
においてテキサストンストルメンツ社製のＤＳＰが３つ
述べられているが、その何れも本文に参照用に組込まれ
ている。同様にして、米国特許第４，５７７．２８２号
と第４．７１３，７４８号も本文中に組込んである。
第１９図は第１Ｂ図の並列論理装置４１の動作を示す。
並列論理装置４１ （ＰＬＯ）によってＣＰＵが計算
装置１５内の累算器の如きレジスタの何れにも影響を及
ぼさずに、メモリ内にストアされた値に対して直かに論
理演算を実行することが可能になる。論理演算は１命令
中の任意のビット数をセットしたり、クリアしたリドグ
ルしたりすることを含む。ＰＬＵは２回の命令サイクル
でリード−修飾−ライトの命令を実行する。殊に、ＰＬ
Ｏ４１はオンチップかオフチップの何れかのＲＡＭ２５
内のロケーションをアクセスし、それに対してビット操
作を実行した後、その結果をデータが得られたＲＡＭ内
のロケーションに戻す。以上の操作の全てにおいて、累
算器は影響を受けない。積レジスタは影響を受けない。
装置１５内の累算器の如きレジスタの何れにも影響を及
ぼさずに、メモリ内にストアされた値に対して直かに論
理演算を実行することが可能になる。論理演算は１命令
中の任意のビット数をセットしたり、クリアしたリドグ
ルしたりすることを含む。ＰＬＵは２回の命令サイクル
でリード−修飾−ライトの命令を実行する。殊に、ＰＬ
Ｏ４１はオンチップかオフチップの何れかのＲＡＭ２５
内のロケーションをアクセスし、それに対してビット操
作を実行した後、その結果をデータが得られたＲＡＭ内
のロケーションに戻す。以上の操作の全てにおいて、累
算器は影響を受けない。積レジスタは影響を受けない。
累算器バッファと積レジスタバッファＡＣＣＢとＢＰＲ
は影響を受けない。従って、計算装置を相当スローダウ
ンさせるような時間のかかる演算はこの重要な並列論理
装置ＰＬＯ４１を設けることによって回避される。構造
的には、ＰＬＵはその人力から出力まで直流する論理で
あって、デコーダＰＬＡ２２１により制御され、ＰＬＯ
４１の論理内部の特定ゲートを割込み許可禁止して以下
に示す命令を実行する。
は影響を受けない。従って、計算装置を相当スローダウ
ンさせるような時間のかかる演算はこの重要な並列論理
装置ＰＬＯ４１を設けることによって回避される。構造
的には、ＰＬＵはその人力から出力まで直流する論理で
あって、デコーダＰＬＡ２２１により制御され、ＰＬＯ
４１の論理内部の特定ゲートを割込み許可禁止して以下
に示す命令を実行する。
ＡＰＬ、Ｋ ＤＢＭＲもしくは定数をデータメモリ
値とＡＮＤ演算する。
値とＡＮＤ演算する。
ＣＰＬ、Ｋ ＤＢＭＲもしくは定数をデータメモリ
値と比較する。
値と比較する。
ＯＰＬ、Ｋ ＤＢＭＲもしくは定数をデータメモリ
値とＯＲ演算する。
値とＯＲ演算する。
５ＰＬＫ、Ｋ 長押値をデータメモリロケーションに
ストアする。
ストアする。
ＸＰＬ、、Ｋ ＤＢＭＲもしくは定数をデータメモ
リ値とＸＯＲ演算する。
リ値とＸＯＲ演算する。
ビット操作は１）１ビツトセツト、２〉 １ビツトクリ
ア、３）１ビソトトグル、４）１ピントをテストしそれ
に従って分岐する、操作を行う。またＰＬＯはＣＰＵレ
ジスタもしくは状態ピントの何れの内容にも影響を及ぼ
さずにこれらビット操作処理をサポートする。また、Ｐ
ＬＵは長押値を有するデータメモリロケーションに対し
て論理演算を実行する。
ア、３）１ビソトトグル、４）１ピントをテストしそれ
に従って分岐する、操作を行う。またＰＬＯはＣＰＵレ
ジスタもしくは状態ピントの何れの内容にも影響を及ぼ
さずにこれらビット操作処理をサポートする。また、Ｐ
ＬＵは長押値を有するデータメモリロケーションに対し
て論理演算を実行する。
第１９図において、パートＡはＸの任意ビット数を有す
るメモリロケーションを示す。バートＢにおいて、５Ｐ
ＬＫ命令によって１メモリワード内の任意のビット数を
任意のメモリロケーション内に書込むことができる。パ
ートＣにおいて、ＯＰＬ命令によって１メモリワード内
の任意のビット数をワード中の他のビットに影響を及ぼ
さずに１に設定することができる。バー）Ｄにおいて、
ＡＰＬ命令によって１メモリワード中の任意のビット数
をワード内の他のビー、トに影響を及ぼさずにゼロにク
リアしたリセットしたりするこＬができる。バートＥに
おいて、ＸＰＬ命令に４よって、１メモリワード内の任
意のビット数をそのワード内の他のビットに影響を及ぼ
さずにトグルすることができる。バートＦにおいて、Ｃ
Ｐ Ｌ命令はアドレス指定されたメモリロケーションを
修飾せずに所与のワード（例えば１６ビツト）をアドレ
ス指定されたメモリロケーションと比較対照する。
るメモリロケーションを示す。バートＢにおいて、５Ｐ
ＬＫ命令によって１メモリワード内の任意のビット数を
任意のメモリロケーション内に書込むことができる。パ
ートＣにおいて、ＯＰＬ命令によって１メモリワード内
の任意のビット数をワード中の他のビットに影響を及ぼ
さずに１に設定することができる。バー）Ｄにおいて、
ＡＰＬ命令によって１メモリワード中の任意のビット数
をワード内の他のビー、トに影響を及ぼさずにゼロにク
リアしたリセットしたりするこＬができる。バートＥに
おいて、ＸＰＬ命令に４よって、１メモリワード内の任
意のビット数をそのワード内の他のビットに影響を及ぼ
さずにトグルすることができる。バートＦにおいて、Ｃ
Ｐ Ｌ命令はアドレス指定されたメモリロケーションを
修飾せずに所与のワード（例えば１６ビツト）をアドレ
ス指定されたメモリロケーションと比較対照する。
比較機能は特定のメモリロケーション上での比較につい
ては非破壊的排他ＯＲ（ＸＯＲ）を見做すこともできる
。もし比較によって所与のワードがアドレス指定された
メモリワードと等しいことが示されるならば、ＴＣビッ
トはｌにセットされる。
ては非破壊的排他ＯＲ（ＸＯＲ）を見做すこともできる
。もし比較によって所与のワードがアドレス指定された
メモリワードと等しいことが示されるならば、ＴＣビッ
トはｌにセットされる。
ＴＣビットは第１Ｂ図のレジスタ８５内のＳＴＩレジス
タのビット１１である。個々のビットのテストはＢ Ｉ
Ｔ’とＢＴＴＴ命令によって実行される。
タのビット１１である。個々のビットのテストはＢ Ｉ
Ｔ’とＢＴＴＴ命令によって実行される。
構造的には、Ｐ Ｌ Ｏ命令の存在は第１Ａ図のデコー
ダＰＬＡとＰＬＯ４１の論理が特定の回路を含んでいる
ことを意味する。種々のＰＬυ命令が命令レジスタ（Ｉ
Ｒ）内にロードされると、それらはデコー・ダＰＬＡ２
２１により信号に解読されてＰＬＴＪ４１の論理内のゲ
ートを割込み許可禁止することによって命令が指示する
処理が現実に実行される。
ダＰＬＡとＰＬＯ４１の論理が特定の回路を含んでいる
ことを意味する。種々のＰＬυ命令が命令レジスタ（Ｉ
Ｒ）内にロードされると、それらはデコー・ダＰＬＡ２
２１により信号に解読されてＰＬＴＪ４１の論理内のゲ
ートを割込み許可禁止することによって命令が指示する
処理が現実に実行される。
ビットパターンの動的な配置をサポートするために、命
令は長い即値を使用する代わりにレジスタ値についてメ
モリワードに対する基本的ピント演算を実行する。ＤＢ
ＭＲはメモリマンピングされるが、そのことは構造的に
はデータアドレスバス１１１ＡからのＤＢＭＲ２２３の
アドレス指定を可能にするデコーディング回路１２１
（第１Ｂ図）が存在することを意味する。添字Ｋを壷金
（例えばＡＰＬＫ）につけて命令がＤＢＭＲの代わりに
長い卸値を演算中であることを示す、添字（例えばＡＰ
Ｌ）が存在しないことは命令がＤＢＭＲについて処理中
であることを示す。ＤＢＭＲの選択はパイプラインコン
トローラ２２５により制御されたパイプラインタイミン
グによってデコーダＰＬＡ２２１からその選択入力が制
御される第１Ｂ図のＭＵＸ ２２５により実行される。
令は長い即値を使用する代わりにレジスタ値についてメ
モリワードに対する基本的ピント演算を実行する。ＤＢ
ＭＲはメモリマンピングされるが、そのことは構造的に
はデータアドレスバス１１１ＡからのＤＢＭＲ２２３の
アドレス指定を可能にするデコーディング回路１２１
（第１Ｂ図）が存在することを意味する。添字Ｋを壷金
（例えばＡＰＬＫ）につけて命令がＤＢＭＲの代わりに
長い卸値を演算中であることを示す、添字（例えばＡＰ
Ｌ）が存在しないことは命令がＤＢＭＲについて処理中
であることを示す。ＤＢＭＲの選択はパイプラインコン
トローラ２２５により制御されたパイプラインタイミン
グによってデコーダＰＬＡ２２１からその選択入力が制
御される第１Ｂ図のＭＵＸ ２２５により実行される。
長即値は命令の一部としてプログラムデータバスから到
来する値である。“即値”とは値がプログラムデータバ
スから到来中であることを意味する。“長即値”とは全
ワード範囲の値が供給中であることを意味する。
来する値である。“即値”とは値がプログラムデータバ
スから到来中であることを意味する。“長即値”とは全
ワード範囲の値が供給中であることを意味する。
長即値はり一ドオンリメモリ （ＲＯＭ）から取得され
るから変更できない場合が多い、然しなから、１命令シ
ーケンスにおいて論理演算を変更できるようにすること
が望ましい場合には、ダイナミックビット操作用ビット
レジスタをその目的のために設ける。
るから変更できない場合が多い、然しなから、１命令シ
ーケンスにおいて論理演算を変更できるようにすること
が望ましい場合には、ダイナミックビット操作用ビット
レジスタをその目的のために設ける。
ＰＩ、Ｕ４１によってデータメモリ空間内の任意のロケ
ーションに対して並列ビット処理を行うことができる。
ーションに対して並列ビット処理を行うことができる。
このことによって、制御フィールドの集中的ビット処理
の必要条件を収納するすこぶる高能率のビット処理が可
能になる。本発明のビット処理は他の用途の中でもエン
ジン制御、サスペンション制御、アンチスキッド制動、
プロセス制御、等の自動車制御に容易に適用できる。ビ
ット処理はビットをオンオフすることによってリレーで
オンオフに切替え、エンジンを始動させたり、スピード
アソブしたり、サーボ制御でモータに対する利得段階を
上昇させたりすることによってソレノイドを閉じたり信
号を強化したりすることができる。先端的マイクロ制御
アプリケーションに必要とされる複雑な演算はピント処
理による競合なしに装置１１に対して実行することがで
きる。
の必要条件を収納するすこぶる高能率のビット処理が可
能になる。本発明のビット処理は他の用途の中でもエン
ジン制御、サスペンション制御、アンチスキッド制動、
プロセス制御、等の自動車制御に容易に適用できる。ビ
ット処理はビットをオンオフすることによってリレーで
オンオフに切替え、エンジンを始動させたり、スピード
アソブしたり、サーボ制御でモータに対する利得段階を
上昇させたりすることによってソレノイドを閉じたり信
号を強化したりすることができる。先端的マイクロ制御
アプリケーションに必要とされる複雑な演算はピント処
理による競合なしに装置１１に対して実行することがで
きる。
ビット処理のアブリケーシッンは更にモデムにおけるス
クランブルを含む。もし一定のビットパターンがモデム
内に十分の周波数や位相変化を供給することができない
ならば、フェーズクロックループとモデム受信機内に搬
送波を維持することは困難であるか不可能である。かく
して、モデム内ノボークロックと搬送波フェーズロンク
ループはデジタルフィルタの各々に十分だが大きすぎな
いエネルギーが存在するような形をとることになる。ス
クランプリングはシリアルビットの流れに対してＸＯＲ
処理を行う。ＰＬＵ４１はこの処理をはなはだ効率的に
実行する。装置ｆｌｌの他のＣＰＵレジスタはＰＬＵ処
理には関係しないがら、これらのレジスタはＰＬＵがそ
の命令を実行しようとする場合にセーブする必要がない
。スクランブル処理の場合、データパターン内にＸＯＲ
処理されるビットは他のビットの関数であるから、任意
の所与のボー期間内に必要とされるＸＯＲを実際に実行
するには１つ以上の処理が必要となる。
クランブルを含む。もし一定のビットパターンがモデム
内に十分の周波数や位相変化を供給することができない
ならば、フェーズクロックループとモデム受信機内に搬
送波を維持することは困難であるか不可能である。かく
して、モデム内ノボークロックと搬送波フェーズロンク
ループはデジタルフィルタの各々に十分だが大きすぎな
いエネルギーが存在するような形をとることになる。ス
クランプリングはシリアルビットの流れに対してＸＯＲ
処理を行う。ＰＬＵ４１はこの処理をはなはだ効率的に
実行する。装置ｆｌｌの他のＣＰＵレジスタはＰＬＵ処
理には関係しないがら、これらのレジスタはＰＬＵがそ
の命令を実行しようとする場合にセーブする必要がない
。スクランブル処理の場合、データパターン内にＸＯＲ
処理されるビットは他のビットの関数であるから、任意
の所与のボー期間内に必要とされるＸＯＲを実際に実行
するには１つ以上の処理が必要となる。
並行論理装置の場合、これらの操作はレジスタ資源を使
用せずに計算処理と平行して実行することができる。
用せずに計算処理と平行して実行することができる。
上記した如く、ＰＬＵは命令デコーダ２２１と共に、命
令を受取るためにプログラムバスに接続され命令の少な
くとも幾つかに従って論理演算を実行するためにデータ
バスに接続されて論理回路の一例として作用する。上記
論理演算は電子計算装置とは独立にデータメモリロケー
ションの少なくとも一つに影響を及ぼし、累算器には及
ぼさない。命令の幾つかでは、論理演算は選択されたデ
ータメモリロケーションにおけるデータワード内の他の
ビットには影響を及ぼせずに、その選択データメモリロ
ケ−シリンのデータワード内の一つに特定ビットをセッ
ト、クリア、トグルする操作を含む。
令を受取るためにプログラムバスに接続され命令の少な
くとも幾つかに従って論理演算を実行するためにデータ
バスに接続されて論理回路の一例として作用する。上記
論理演算は電子計算装置とは独立にデータメモリロケー
ションの少なくとも一つに影響を及ぼし、累算器には及
ぼさない。命令の幾つかでは、論理演算は選択されたデ
ータメモリロケーションにおけるデータワード内の他の
ビットには影響を及ぼせずに、その選択データメモリロ
ケ−シリンのデータワード内の一つに特定ビットをセッ
ト、クリア、トグルする操作を含む。
ＤＢＭＲ２２３の場合、ＰＬＵ４１がデータバスからデ
ータを受取るために接続された第１の入力と、データを
データバスに送るための出力と、データバスもしくはプ
ログラムバスの何れか一方から１ワードを受取るべく選
択的に動作可能な第２の入力とを備えるようにした改良
論理回路が更に一つ設けられている。マルチプレクサ２
２５は選択的に動作可能な要素として働く。例えば、任
意のアドレス指定可能なレジスタもしくはメモリロケー
ションの内容はＤＢＭＲにストアできる。
ータを受取るために接続された第１の入力と、データを
データバスに送るための出力と、データバスもしくはプ
ログラムバスの何れか一方から１ワードを受取るべく選
択的に動作可能な第２の入力とを備えるようにした改良
論理回路が更に一つ設けられている。マルチプレクサ２
２５は選択的に動作可能な要素として働く。例えば、任
意のアドレス指定可能なレジスタもしくはメモリロケー
ションの内容はＤＢＭＲにストアできる。
ＭＵＸ２７５がＤＢＭＲを選択する時、ＰＬＵはセット
、クリア、トグル等のＤＢＭＲに基づいた論理演算によ
って修飾されたデータバス１１１Ｄから１ワードの内容
をデータバス１１１Ｄに送る。
、クリア、トグル等のＤＢＭＲに基づいた論理演算によ
って修飾されたデータバス１１１Ｄから１ワードの内容
をデータバス１１１Ｄに送る。
ＭＵＸ ２２５がプログラムデータバス１０１Ｄを選択
する場合、論理演算が依拠する長即値定数が選択される
。
する場合、論理演算が依拠する長即値定数が選択される
。
さて、割込み制御とコンテキスト切替えについて戻ると
、第２０図は４つのインターフェース８０１．８０３．
８０５．８０７を備えるＤＳＰ装置１１を含むシステム
を示す。セッサもしくはトランスジューサからのアナロ
グ信号はＡ／Ｄ変換器８０９によってデジタル変換され
、インターフェース８０１を経てＤＳＰＩＩへ供給され
る。
、第２０図は４つのインターフェース８０１．８０３．
８０５．８０７を備えるＤＳＰ装置１１を含むシステム
を示す。セッサもしくはトランスジューサからのアナロ
グ信号はＡ／Ｄ変換器８０９によってデジタル変換され
、インターフェース８０１を経てＤＳＰＩＩへ供給され
る。
各々の変換が完了すると、割込み信号ｌＮＴｌがＡ／Ｄ
変換器８０９からＤＳＰＩＩへ供給される。
変換器８０９からＤＳＰＩＩへ供給される。
ＤＳＰＩＩはインターフェース８０３を経て内部ＳＲＡ
Ｍ８１１、ＲＯＭとＥＰＲＯＭ８１３および外部メモリ
８１５によりサポートされる。ＤＳＰＩＩの出力はイン
ターフェース８０７を介してＤ／Ａ変換器８１７に供給
され出力制御される。
Ｍ８１１、ＲＯＭとＥＰＲＯＭ８１３および外部メモリ
８１５によりサポートされる。ＤＳＰＩＩの出力はイン
ターフェース８０７を介してＤ／Ａ変換器８１７に供給
され出力制御される。
光ホストコンピュータ８１９がＤＳＰＩＩの割込み入力
ＩＮＴ２−に接続され、インターフェース８０５を介し
てデータを交信する。他の割込みに基づくシステムは第
４．６．１１．１４．１７図に示す。
ＩＮＴ２−に接続され、インターフェース８０５を介し
てデータを交信する。他の割込みに基づくシステムは第
４．６．１１．１４．１７図に示す。
さて、割込みやその他のコンテキスト変更について装置
１１の処理を論する。第１Ａ図と第１Ｂ図について述べ
ると、レジスタの幾つかは背景矩形により描かれる点に
注意されたい、これらレジスタはＴＲＥＧｌ ９５、Ｔ
ＲＥＧ １８１、ＴＲＥＧ４９、ＢＰＲ１８５、ＰＲＥ
Ｇ５ Ｌ ＡＣＣ２３、ＡＣＣＢ３１、ＩＮＤＸ１４３
、ＡＲＣＲ１５９、ＳＴＯ，ＳＴＩ、およびＰＭＳＴで
ある。
１１の処理を論する。第１Ａ図と第１Ｂ図について述べ
ると、レジスタの幾つかは背景矩形により描かれる点に
注意されたい、これらレジスタはＴＲＥＧｌ ９５、Ｔ
ＲＥＧ １８１、ＴＲＥＧ４９、ＢＰＲ１８５、ＰＲＥ
Ｇ５ Ｌ ＡＣＣ２３、ＡＣＣＢ３１、ＩＮＤＸ１４３
、ＡＲＣＲ１５９、ＳＴＯ，ＳＴＩ、およびＰＭＳＴで
ある。
これらレジスタはそれらと関連する相補レジスタを称さ
れ、レジスタを備える。割込みその他のコンテキストの
変更が生ずる毎に、上記レジスタの全ては自動的に深度
１のスタック上へ押込まれる。
れ、レジスタを備える。割込みその他のコンテキストの
変更が生ずる毎に、上記レジスタの全ては自動的に深度
１のスタック上へ押込まれる。
割込みからの復帰もしくはコンテキスト変更からの復帰
が生ずると、同じレジスタが深度１のスタックをポツプ
アップすることによって自動的に回復される。
が生ずると、同じレジスタが深度１のスタックをポツプ
アップすることによって自動的に回復される。
割込みサービスルーチンはコンテキストセーブもしくは
コンテキスト切替えに対するオーバヘッドがゼロで処理
されることが望ましい。このようにセーブされたレジス
タは「戦略レジスタ」と称される。これらは割込みサー
ビスルーチン内でその代わりに任意の異なるレジスタを
使用することに優先して使用されるレジスタである。
コンテキスト切替えに対するオーバヘッドがゼロで処理
されることが望ましい。このようにセーブされたレジス
タは「戦略レジスタ」と称される。これらは割込みサー
ビスルーチン内でその代わりに任意の異なるレジスタを
使用することに優先して使用されるレジスタである。
もしメモリに対するコンテキストのセーブがレジスタ毎
に行われ多数の戦略レジスタを保護する場合には、多数
の命令サイクルが消費されることになろう。更に、これ
らのコンテキストのセーブ処理が行われる頻度比はアプ
リケーションに依存する。第２０図の１００ＫＨｚのサ
ンプリング割合を有するアプリケーションの場合には、
割込み頻度は非常に高いため、割込みコンテキストのセ
ーブオーバヘッドのサイクルはオーバヘッド零責改良さ
れず、相当なものとなろう、実施例のオーバヘッド零の
コンテキスト切替え特性を提供することによって、割込
みサービスルーチンのサイクルカウントは半分以下に減
らすことができる一方、同一の機能性を得ることができ
よう。ＤＳＰの多重チャネルアブリケーシッンにおいて
は秒あたり１００、０００オーダのサンプルで実行する
か、１本のチャネルを５０ＫＩＩｚ以上の如きすこぶる
高いサンプリング周波数で処理することが有利である。
に行われ多数の戦略レジスタを保護する場合には、多数
の命令サイクルが消費されることになろう。更に、これ
らのコンテキストのセーブ処理が行われる頻度比はアプ
リケーションに依存する。第２０図の１００ＫＨｚのサ
ンプリング割合を有するアプリケーションの場合には、
割込み頻度は非常に高いため、割込みコンテキストのセ
ーブオーバヘッドのサイクルはオーバヘッド零責改良さ
れず、相当なものとなろう、実施例のオーバヘッド零の
コンテキスト切替え特性を提供することによって、割込
みサービスルーチンのサイクルカウントは半分以下に減
らすことができる一方、同一の機能性を得ることができ
よう。ＤＳＰの多重チャネルアブリケーシッンにおいて
は秒あたり１００、０００オーダのサンプルで実行する
か、１本のチャネルを５０ＫＩＩｚ以上の如きすこぶる
高いサンプリング周波数で処理することが有利である。
今述べたことはサブルーチン呼出し、機能呼出し、その
他のコンテキスト切替えにも適用できる。
他のコンテキスト切替えにも適用できる。
割込みが行われると、状態レジスタが自動的に深度１の
スタック上にブンシュされる。この特長をサポートする
際、割込みから復帰せよ（ＲＥＴ■）というもう一つの
命令が存在し、スタックを自動的にポツプアップして主
ルーチン状態を回復させるようになっている。また実施
例はもう一つの復帰命令（ＲＥＴＥ）を有しており、グ
ローバル割込み許可ビットを自動的にセットして割込み
を強化する一方、状態スタックをポツプアンプする。割
込み許可による遅延復帰（ＲＥＴＥＤ）と命名される命
令は復帰後に上記３つの命令がそれ自体割込まれる危険
から保護される。
スタック上にブンシュされる。この特長をサポートする
際、割込みから復帰せよ（ＲＥＴ■）というもう一つの
命令が存在し、スタックを自動的にポツプアップして主
ルーチン状態を回復させるようになっている。また実施
例はもう一つの復帰命令（ＲＥＴＥ）を有しており、グ
ローバル割込み許可ビットを自動的にセットして割込み
を強化する一方、状態スタックをポツプアンプする。割
込み許可による遅延復帰（ＲＥＴＥＤ）と命名される命
令は復帰後に上記３つの命令がそれ自体割込まれる危険
から保護される。
実施例はメモリ空間内にマツピングされる割込みフラッ
グレジスタ（ＩＦＲ）を備える。ユーザは能動割込みを
判断するためにソフトウェアポーリングすることによっ
てＩＦＲを読取り、ＩＦＲに書込むことによって割込み
をクリアすることができる。
グレジスタ（ＩＦＲ）を備える。ユーザは能動割込みを
判断するためにソフトウェアポーリングすることによっ
てＩＦＲを読取り、ＩＦＲに書込むことによって割込み
をクリアすることができる。
オーバヘッドゼロのコンテキスト切替特徴が特に有益で
あると思われるアプリケ−シランを若干以下に記す。か
くして改良ディスクドライブを高速に、より大きな加速
度と減速度と高速の読取り整合調節度でもって高度の情
報密度を収めることができるように製作することができ
る。プロセッサはロボット工学においてより多くのフィ
ードバック点を提供することが可能である。モデムでは
、割込みのソフトウェアポーリングによってより低いビ
ットエラー率を可能にすることができる。ボコーダはそ
れらをコーディングする際、より高いｔｔｔ度とより少
ないビットエラーをもつように製作できる。ミサイル誘
導システムはより正確な制御を備え、小数のプロセッサ
しか要しない。デジタルセルラー電話も同様にして改良
される。
あると思われるアプリケ−シランを若干以下に記す。か
くして改良ディスクドライブを高速に、より大きな加速
度と減速度と高速の読取り整合調節度でもって高度の情
報密度を収めることができるように製作することができ
る。プロセッサはロボット工学においてより多くのフィ
ードバック点を提供することが可能である。モデムでは
、割込みのソフトウェアポーリングによってより低いビ
ットエラー率を可能にすることができる。ボコーダはそ
れらをコーディングする際、より高いｔｔｔ度とより少
ないビットエラーをもつように製作できる。ミサイル誘
導システムはより正確な制御を備え、小数のプロセッサ
しか要しない。デジタルセルラー電話も同様にして改良
される。
オーバヘッドゼロのコンテキストセーブ特徴によって、
割込みが行われる時に戦略ＣＰＵレジスタ全体がセーブ
され、何らの機械サイクルオーバヘッドなしにサービス
ルーチンから復帰後にそれらは復帰する。このため割込
みサービスルーチンは解放され、割込まれたコードに影
響を与えずにＣＰＵ資源を全て使用することができる。
割込みが行われる時に戦略ＣＰＵレジスタ全体がセーブ
され、何らの機械サイクルオーバヘッドなしにサービス
ルーチンから復帰後にそれらは復帰する。このため割込
みサービスルーチンは解放され、割込まれたコードに影
響を与えずにＣＰＵ資源を全て使用することができる。
第２１図は第１Ａ、１８図の主題が第２１図のＣＰＵブ
ロック１３．１５として示された装置１１のブロンク線
図である。ＣＰＵブロックから破断された状態で一組の
レジスタが示され、これらは上述のように深度１のスタ
ックを有する戦略レジスタである。
ロック１３．１５として示された装置１１のブロンク線
図である。ＣＰＵブロックから破断された状態で一組の
レジスタが示され、これらは上述のように深度１のスタ
ックを有する戦略レジスタである。
第２１図は半導体チップのシステムアーキテクチャ−全
体を論する上で有益である。−組の割込みトラップとベ
クトルロケーション８２１がプログラムメモリ空間内に
存在する。第１Ａ、２１図のプログラムメモリ６１内の
割込みルーチンが実行される場合、第２１図の割込み制
御論理２３１によって第１Ａ図のプログラムカウンタ９
３が割込みロケ−シラン８２１内に適当なベクトルを以
てロードされ適当な割込みサービスルーチンに分岐され
る。２個のコアレジスタＩＦＲとＩＭＲとはそれぞれ割
込みフラッグレジスタと割込みマスクレジスタである０
割込みフラッグレジスタは、どの特定の割込みが行われ
ているかを表示する。
体を論する上で有益である。−組の割込みトラップとベ
クトルロケーション８２１がプログラムメモリ空間内に
存在する。第１Ａ、２１図のプログラムメモリ６１内の
割込みルーチンが実行される場合、第２１図の割込み制
御論理２３１によって第１Ａ図のプログラムカウンタ９
３が割込みロケ−シラン８２１内に適当なベクトルを以
てロードされ適当な割込みサービスルーチンに分岐され
る。２個のコアレジスタＩＦＲとＩＭＲとはそれぞれ割
込みフラッグレジスタと割込みマスクレジスタである０
割込みフラッグレジスタは、どの特定の割込みが行われ
ているかを表示する。
割込みマスクレジスタはＣＰＵに対する割込みがそれら
をマスキングすることによって割込み禁止される一組の
ビットである０例えば、もし割込みＩＮＴ２−、ｌＮＴ
ｌ−、ＩＮＴＯ−の中に実行中の割込みが存在するなら
ば、ＩＦＲ内には１”についてセットされる対応ビット
が存在することになろう、フラッグは自動的にクリアさ
れる割込みトラップを取ることによってクリアされる。
をマスキングすることによって割込み禁止される一組の
ビットである０例えば、もし割込みＩＮＴ２−、ｌＮＴ
ｌ−、ＩＮＴＯ−の中に実行中の割込みが存在するなら
ば、ＩＦＲ内には１”についてセットされる対応ビット
が存在することになろう、フラッグは自動的にクリアさ
れる割込みトラップを取ることによってクリアされる。
さもない場合は、１つを割込みをクリアするそれぞれの
割込みフラッグレジスタ内にＯＲ処理することによって
クリアされる。実行中の割込みフラッグ全体も１峙にク
リアすることができる。
割込みフラッグレジスタ内にＯＲ処理することによって
クリアされる。実行中の割込みフラッグ全体も１峙にク
リアすることができる。
プログラムバスとデータバス１０１．１１１は第２１図
で線図状に組合わされており、周辺ボート８３１８３３
内で終結する０周辺ボート８３３は並列インターフェー
スを提供する。ボート８３１はＴＩに対するインターフ
ェースと装置１１に対するシリアルボートを提供する。
で線図状に組合わされており、周辺ボート８３１８３３
内で終結する０周辺ボート８３３は並列インターフェー
スを提供する。ボート８３１はＴＩに対するインターフ
ェースと装置１１に対するシリアルボートを提供する。
第２２．２３．２４図はオーバヘッド零の割込みコンテ
キスト切替えを実行するための３つの代替的な回路を示
す。戦略レジスタは全て同時に並列にコンテキスト切替
えされるため、１個のフリップフロフプによるレジスタ
全体の表示は線図的手法によっていることを理解された
い。
キスト切替えを実行するための３つの代替的な回路を示
す。戦略レジスタは全て同時に並列にコンテキスト切替
えされるため、１個のフリップフロフプによるレジスタ
全体の表示は線図的手法によっていることを理解された
い。
第２２．２３図では上下レジスタはそれぞれ第１Ａ、１
８図の戦略レジスタの各々の前景の背景の矩形を示す、
第２４図は平行処理を明示するものである。
８図の戦略レジスタの各々の前景の背景の矩形を示す、
第２４図は平行処理を明示するものである。
第２２図において、主レジスタ８５１は、そのデータＤ
入力がＭＵＸ８５３により選択的に供給される０ＭＵＸ
８５３はレジスタ８５１のＤ入力を選択的に並列データ
回線Ａか並列データ回線Ｂの何れかに対して接続する。
入力がＭＵＸ８５３により選択的に供給される０ＭＵＸ
８５３はレジスタ８５１のＤ入力を選択的に並列データ
回線Ａか並列データ回線Ｂの何れかに対して接続する。
回線Ｂは相補レジスタ８５５のＱ出力に接続される。主
レジスタ８５１はそれぞれ相補レジスタ８５５の対応す
るＤ入力に接続される一組のＱ出力線を備える。
レジスタ８５１はそれぞれ相補レジスタ８５５の対応す
るＤ入力に接続される一組のＱ出力線を備える。
図示例において、矢印で示した回線Ａの入力は、ＡｌＯ
２１による計算結果を表わし、累算器２３はレジスタ８
５１と８５５を備える。累算器２３として示した第２２
図の主レジスタ８５１の出力は例えば第１Ａ図のポスト
スケーラ１８１に供給される。然しなから、レジスタ８
５１は第１Ａ図と第１Ｂ図に２重矩形が示された戦略レ
ジスタの各々に相当することが求められるだけの回数反
復されることを了解されたい。
２１による計算結果を表わし、累算器２３はレジスタ８
５１と８５５を備える。累算器２３として示した第２２
図の主レジスタ８５１の出力は例えば第１Ａ図のポスト
スケーラ１８１に供給される。然しなから、レジスタ８
５１は第１Ａ図と第１Ｂ図に２重矩形が示された戦略レ
ジスタの各々に相当することが求められるだけの回数反
復されることを了解されたい。
第２２図において、レジスタ８５１．８５５の各々は出
力イネーブル（ＯＥ）端子を備える。ＯＲゲート８５７
は主レジスタ８５１のクロック入力を供給する。ＯＲゲ
ート８５７はＣＰＵ ＷＲＩＴＥとＲＥＴＥの入力を
有する。ＲＥＴＥはＭＵＸ８５３の選択入力と共に相補
レジスタ８５５のＯＥ出カイネーブル端子も供給する。
力イネーブル（ＯＥ）端子を備える。ＯＲゲート８５７
は主レジスタ８５１のクロック入力を供給する。ＯＲゲ
ート８５７はＣＰＵ ＷＲＩＴＥとＲＥＴＥの入力を
有する。ＲＥＴＥはＭＵＸ８５３の選択入力と共に相補
レジスタ８５５のＯＥ出カイネーブル端子も供給する。
主レジスタ８５１はそのＯＢ端子がＯＲゲート８５９の
出力に接続され、その入力は割込み確認ＩＡＣＫとＣＰ
Ｕ ＲＥＡＤに接続される。Ｔ ＡＣＫは楕円で示す
ように相補レジスタ８５５とその他の全ての相補レジス
タにクロック信号を送る。動作中、割込みからの復帰が
ない場合（ＲＥＴＥロー）、ＭＵＸ ８５３は主レジス
タ８５１用の入力線Ａを選択する。ＣＰＵ ＷＲＩＴ
Ｅが生起するや主レジスタ８５１はＣＰＵコアからの入
力をそのＤ入力へ送る。ＣＰＵはＯＲゲート８５９にお
いてＣＰＵ ＲＥＡＤが生じＯＥを活動させると、レ
ジスタ８５１の内容をアクセスする。
出力に接続され、その入力は割込み確認ＩＡＣＫとＣＰ
Ｕ ＲＥＡＤに接続される。Ｔ ＡＣＫは楕円で示す
ように相補レジスタ８５５とその他の全ての相補レジス
タにクロック信号を送る。動作中、割込みからの復帰が
ない場合（ＲＥＴＥロー）、ＭＵＸ ８５３は主レジス
タ８５１用の入力線Ａを選択する。ＣＰＵ ＷＲＩＴ
Ｅが生起するや主レジスタ８５１はＣＰＵコアからの入
力をそのＤ入力へ送る。ＣＰＵはＯＲゲート８５９にお
いてＣＰＵ ＲＥＡＤが生じＯＥを活動させると、レ
ジスタ８５１の内容をアクセスする。
割込みが生じて装置１１により確認されると（ＩＡＣＫ
）、レジスタ８５１の出力Ｑがイネーブルとなり、相補
レジスタ８５５がクロッキングされるそのため、主レジ
スタ８５１のＱ出力がレジスタ８５５内にストアされる
。割込みサービスルーチンが実行される時、入力線Ａは
ＣＰＵ ＷＢＩＴＨにより主レジスタ８５１内にクロ
ッキングされつづける。割込みが完了すると、ＲＥＴＥ
はローとなり、ＭＵＸ ８５３を切替え回線Ｂを選択し
相補レジスタ８５５の回線ＯＥを活動させる。
）、レジスタ８５１の出力Ｑがイネーブルとなり、相補
レジスタ８５５がクロッキングされるそのため、主レジ
スタ８５１のＱ出力がレジスタ８５５内にストアされる
。割込みサービスルーチンが実行される時、入力線Ａは
ＣＰＵ ＷＢＩＴＨにより主レジスタ８５１内にクロ
ッキングされつづける。割込みが完了すると、ＲＥＴＥ
はローとなり、ＭＵＸ ８５３を切替え回線Ｂを選択し
相補レジスタ８５５の回線ＯＥを活動させる。
同様にして、ＲＥＴＥはＯＲゲート８５７を経てレジス
タ８５１をクロッキングして転送を完了し主ルーチン情
報を主レジスタ８５１へ復帰させる。
タ８５１をクロッキングして転送を完了し主ルーチン情
報を主レジスタ８５１へ復帰させる。
その後、割込みＲＥＴＥからの復帰の完了と共にＲＥＴ
Ｅはローとなり、ＭＵＸ８５３を介して主レジスタ８５
１を入力回線Ａに接続しなおす。このようにして、コン
テキスト切替えはオーバヘッド零で完了する。
Ｅはローとなり、ＭＵＸ８５３を介して主レジスタ８５
１を入力回線Ａに接続しなおす。このようにして、コン
テキスト切替えはオーバヘッド零で完了する。
かくして、第２２図は電子プロセッサに接続される第１
と第２のレジスタを示す。上記レジスタは一つの処理コ
ンテキスト（例えば割込みもしくはサブルーチン〉に参
加し、一方、別の処理コンテキストからの情報をそこに
復帰するまで保持する。ＭＵＸ ８５３とゲート８５７
．８５９は、処理コンテキストに応じてレジスタの電子
プロセッサ間での入出力動作を選択的に制御する働きを
する第１と第２のレジスタに接続されるコンテキスト切
替回路の例を示す。第１Ａ図と第１Ｂ図のＣＰＵ１３．
１５のコアの如き電子プロセッサは、割込みＩＮＴ−の
如きコンテキスト信号に応答し、コンテキスト信号によ
り識別される代替的な処理コンテキスト中で動作するこ
とができる。第２３図はオーバヘッド零のコンテキスト
切替に対するバンク切替方法を示す。主レジスタ８６１
と相補レジスタ８６３はそのＤ入力をデマルチプレクサ
ＤＭＵＸ８６５に接続される。レジスタ８６１と８６３
のＱ出力はＭＵＸ ８６７の各入力に接続される。ＣＰ
Ｕコアからの人力はＤＭＵＸ８６５に接続される。ＣＰ
Ｕコアへ復帰する出力はＭＵＸから提供される。ＭＵＸ
８６５と８６７からの両方の選択線は割込みサービス
ルーチンＩＳＲが進行中にアクティブとなる回線に接続
される。
と第２のレジスタを示す。上記レジスタは一つの処理コ
ンテキスト（例えば割込みもしくはサブルーチン〉に参
加し、一方、別の処理コンテキストからの情報をそこに
復帰するまで保持する。ＭＵＸ ８５３とゲート８５７
．８５９は、処理コンテキストに応じてレジスタの電子
プロセッサ間での入出力動作を選択的に制御する働きを
する第１と第２のレジスタに接続されるコンテキスト切
替回路の例を示す。第１Ａ図と第１Ｂ図のＣＰＵ１３．
１５のコアの如き電子プロセッサは、割込みＩＮＴ−の
如きコンテキスト信号に応答し、コンテキスト信号によ
り識別される代替的な処理コンテキスト中で動作するこ
とができる。第２３図はオーバヘッド零のコンテキスト
切替に対するバンク切替方法を示す。主レジスタ８６１
と相補レジスタ８６３はそのＤ入力をデマルチプレクサ
ＤＭＵＸ８６５に接続される。レジスタ８６１と８６３
のＱ出力はＭＵＸ ８６７の各入力に接続される。ＣＰ
Ｕコアからの人力はＤＭＵＸ８６５に接続される。ＣＰ
Ｕコアへ復帰する出力はＭＵＸから提供される。ＭＵＸ
８６５と８６７からの両方の選択線は割込みサービス
ルーチンＩＳＲが進行中にアクティブとなる回線に接続
される。
このようにして、主ルーチン内でただ一つだけのレジス
タ８６１が動作する。割込みサービスルーチン中に、レ
ジスタ８６３は動作し、一方レジスタ８６１はそこへ処
理が復帰することになる内容を保持する。また、一対の
ＡＮＤゲート８７１と８７３もレジスタ８６１と８６３
を活動させたり活動停止させたりする働きを行う。ＣＰ
Ｕ ＷＲＩＴＥは各ＡＮＤゲート８７１と８７３の人
力を修飾する。ＡＮＤゲート８７１と８７３の出力はそ
れぞれレジスタ８６３と８６１のクロック入力に接続さ
れる。ＩＳＲがローの主ルーチンでは、レジスタ８７３
は修飾され、ＣＰＵ ＷＲＩＴＥはレジスタ８６１を
クロッキングする。ＡＮＤゲ−）８７１は主ルーチン内
は割込禁止される。ＩＳＲが割込み中にハイである場合
、ＣＰＵ ＷＲＩＴＥは修飾ＡＮＤゲート８７１を介
してレジスタ８６３をクロッキングし、ＡＮＤゲート８
７３は割込禁止となる。
タ８６１が動作する。割込みサービスルーチン中に、レ
ジスタ８６３は動作し、一方レジスタ８６１はそこへ処
理が復帰することになる内容を保持する。また、一対の
ＡＮＤゲート８７１と８７３もレジスタ８６１と８６３
を活動させたり活動停止させたりする働きを行う。ＣＰ
Ｕ ＷＲＩＴＥは各ＡＮＤゲート８７１と８７３の人
力を修飾する。ＡＮＤゲート８７１と８７３の出力はそ
れぞれレジスタ８６３と８６１のクロック入力に接続さ
れる。ＩＳＲがローの主ルーチンでは、レジスタ８７３
は修飾され、ＣＰＵ ＷＲＩＴＥはレジスタ８６１を
クロッキングする。ＡＮＤゲ−）８７１は主ルーチン内
は割込禁止される。ＩＳＲが割込み中にハイである場合
、ＣＰＵ ＷＲＩＴＥは修飾ＡＮＤゲート８７１を介
してレジスタ８６３をクロッキングし、ＡＮＤゲート８
７３は割込禁止となる。
第２４図において、２個のレジスタ８８１と８８３は共
にＤ入力がプロセッサ（例えばＡＬＵ２１〉から同時に
情報を受取るべく接続される。
にＤ入力がプロセッサ（例えばＡＬＵ２１〉から同時に
情報を受取るべく接続される。
上記レジスタはこのコンテキスト切替構造の並行性を示
すように線図内で明示的に反復されることによて、例え
ば、ＡＬＵ２１はレジスタ８８１と８８３の両方のＤ入
力を供給する。その際、レジスタ８８１と８８３は累算
器ＡＣＣ２３として作用するように図解しである。それ
に応じて、例えば累算器５３はレジスタ８９１と８９３
を含むＰレジスタ５１をフィードする。（レジスタ８９
３は第１Ａ図のＢＰＲ１８５と混同すべきではない。）
ＭＵＸ８９５はその入力がそれぞれレジスタ８８１と８
８３のＱ出力に接続される。ＭＵＸ８９７はその人力が
それぞれレジスタ８９１と８９３のＱ出力に接続される
。レジスタ８８１と８９１のクロック入力は電子可逆ス
イッチ９０１のＡ出力に対して並列に接続される。レジ
スタ８８３と８９３のクロック入力は可逆スイッチ９０
１のＢ出力に対して並列に接続される。割込みハードウ
ェア９０３は割込み確認Ｉ ＡＣＫに応答して割込みサ
ービスルーチンが進行中に能動ｌ５Ｒ−Ｑ−出力を発生
する。割込みハードウェアー９０３はフリップフロップ
９０５のトグルＴ入力を駆動する。フリップフロップ９
０５のＱ出力は共に戦略レジスタ全体のＭＵＸと共にス
イッチ９０１の第２人力とＭＵＸ８９５と８９７の選択
人力に接続される。
すように線図内で明示的に反復されることによて、例え
ば、ＡＬＵ２１はレジスタ８８１と８８３の両方のＤ入
力を供給する。その際、レジスタ８８１と８８３は累算
器ＡＣＣ２３として作用するように図解しである。それ
に応じて、例えば累算器５３はレジスタ８９１と８９３
を含むＰレジスタ５１をフィードする。（レジスタ８９
３は第１Ａ図のＢＰＲ１８５と混同すべきではない。）
ＭＵＸ８９５はその入力がそれぞれレジスタ８８１と８
８３のＱ出力に接続される。ＭＵＸ８９７はその人力が
それぞれレジスタ８９１と８９３のＱ出力に接続される
。レジスタ８８１と８９１のクロック入力は電子可逆ス
イッチ９０１のＡ出力に対して並列に接続される。レジ
スタ８８３と８９３のクロック入力は可逆スイッチ９０
１のＢ出力に対して並列に接続される。割込みハードウ
ェア９０３は割込み確認Ｉ ＡＣＫに応答して割込みサ
ービスルーチンが進行中に能動ｌ５Ｒ−Ｑ−出力を発生
する。割込みハードウェアー９０３はフリップフロップ
９０５のトグルＴ入力を駆動する。フリップフロップ９
０５のＱ出力は共に戦略レジスタ全体のＭＵＸと共にス
イッチ９０１の第２人力とＭＵＸ８９５と８９７の選択
人力に接続される。
ＣＰＵ ＷＲＩＴＥ回線はスイッチ９０１のＸ入力と
ＡＮＤゲート９０７の人出に接続される。
ＡＮＤゲート９０７の人出に接続される。
割込みハードウェア９０３のローの能動Ｉ ＳＲ−出力
はＡＮＤゲート９０７の第２人力に接続される。そのゲ
ートの出力はスイッチ９０１のＹ入力に接続される。
はＡＮＤゲート９０７の第２人力に接続される。そのゲ
ートの出力はスイッチ９０１のＹ入力に接続される。
動作中、リセフトされたハイは、Ｑ出力をハイにプルし
ＭＵＸ ８９５にレジスタ８８１を選択させるフリップ
フロップ９０５のセット入力を初期化する。同様にして
、スイッチ９０１はその結果Ｘを八に、ＴをＢに接続す
る。主ルーチン内では、ｌ５Ｒ−は不能動ハイとなりＡ
ＮＤゲート９０７を修飾する。従って、ＣＰＵ ＷＲ
ＩＴＥ回線上の活動によって主ルーチン内の全レジスタ
８８１．８８３．８９１．８９３がクロッキングされる
。
ＭＵＸ ８９５にレジスタ８８１を選択させるフリップ
フロップ９０５のセット入力を初期化する。同様にして
、スイッチ９０１はその結果Ｘを八に、ＴをＢに接続す
る。主ルーチン内では、ｌ５Ｒ−は不能動ハイとなりＡ
ＮＤゲート９０７を修飾する。従って、ＣＰＵ ＷＲ
ＩＴＥ回線上の活動によって主ルーチン内の全レジスタ
８８１．８８３．８９１．８９３がクロッキングされる
。
このことは例えば、ＡＬＵ２１からの情報が一時にレジ
スタ８８１と８８３内ヘクロツキングされ、乗算器５３
からの情報が両レジスタ８９１に８９３内ヘクロツキン
グされることを意味する。
スタ８８１と８８３内ヘクロツキングされ、乗算器５３
からの情報が両レジスタ８９１に８９３内ヘクロツキン
グされることを意味する。
その後、例えば割込みサービスルーチンがコンテキスト
変更されると共に、ｌ５Ｒ−はローとなり、ＡＮＤゲー
ト９０７は割込み禁止となる。その後、ＣＰＴＪ Ｗ
ＲＩＴＥ活動によって割込みルーチンのためにレジスタ
８８１と８９１がクロッキングされつづけるが、レジス
タ８８３と８９３はクロッキングされることはない、そ
のため、不活動によって主ルーチンの内容はこれら後者
の２つのレジスタ内にストアされる。それ故、コンテキ
スト切替えはいささかのタイムオーバヘッドもなく行わ
れる。主ルーチンの如き原始テキストに復帰すると共に
、ｌ５Ｒ−は再度ハイとなり、ＡＮＤゲート９０７を割
込み可能にする。ローからハイへの遷移によってフリッ
プフロップ９０５がトグルされ、ＭＵＸ８９５と８９７
が状態を変更しレジスタ８８３と８９３を自動的に選択
する。
変更されると共に、ｌ５Ｒ−はローとなり、ＡＮＤゲー
ト９０７は割込み禁止となる。その後、ＣＰＴＪ Ｗ
ＲＩＴＥ活動によって割込みルーチンのためにレジスタ
８８１と８９１がクロッキングされつづけるが、レジス
タ８８３と８９３はクロッキングされることはない、そ
のため、不活動によって主ルーチンの内容はこれら後者
の２つのレジスタ内にストアされる。それ故、コンテキ
スト切替えはいささかのタイムオーバヘッドもなく行わ
れる。主ルーチンの如き原始テキストに復帰すると共に
、ｌ５Ｒ−は再度ハイとなり、ＡＮＤゲート９０７を割
込み可能にする。ローからハイへの遷移によってフリッ
プフロップ９０５がトグルされ、ＭＵＸ８９５と８９７
が状態を変更しレジスタ８８３と８９３を自動的に選択
する。
このことによって再び自動的なオーバヘッド零のコンテ
キスト切替えが行われる。フリップフロップ９０５がト
グルされるため、スイッチ９０１は状態を変更しＸをＢ
に、ＹをＡに接続する。その後、ＣＰＵ ＷＲＩＴＥ
上の活動によって両方のフリップフロツブが同時にクロ
ッキングされ、レジスタ８８３と８９３が能動レジスタ
となる。更なる割込み（Ｉ ＳＲ−ロー）によってレジ
スタ８８１と８９１が割込禁止となる一方、レジスタ８
８３と８９３は能動状態にとどまる。かくして、第２４
図において、主レジスタもしくは相補レジスタは存在せ
ず、その代わりに数対のレジスタがこれらの機能を共有
することになる。
キスト切替えが行われる。フリップフロップ９０５がト
グルされるため、スイッチ９０１は状態を変更しＸをＢ
に、ＹをＡに接続する。その後、ＣＰＵ ＷＲＩＴＥ
上の活動によって両方のフリップフロツブが同時にクロ
ッキングされ、レジスタ８８３と８９３が能動レジスタ
となる。更なる割込み（Ｉ ＳＲ−ロー）によってレジ
スタ８８１と８９１が割込禁止となる一方、レジスタ８
８３と８９３は能動状態にとどまる。かくして、第２４
図において、主レジスタもしくは相補レジスタは存在せ
ず、その代わりに数対のレジスタがこれらの機能を共有
することになる。
かくして、第２４図は演算回路を割込み信号の発生まで
２個のレジスタの両方に接続するスイッチング回路を提
供する。上記回路はレジスタの一つが割込信号に応答し
て演算装置からの情報をそれ以上ストアすることを一時
禁止する。別言すれば、このコンテキストスイッチング
回路は第２２図と第２３図のそれと同様に、第１と第２
のレジスタを選択的にクロッキングする働きを行うもの
である。第２２図と第２３図の回路と異なり、第２４図
の回路は、共に、入力がプロセッサからの情報を同時に
受取るように接続された第１と第２のレジスタを備える
。プロセッサは既に論じたようなプログラムカウンタを
備え、プログラムカウンタの断続性を伴う第１と第２の
ルーチンを実行するためにこれらのレジスタに接続され
る。
２個のレジスタの両方に接続するスイッチング回路を提
供する。上記回路はレジスタの一つが割込信号に応答し
て演算装置からの情報をそれ以上ストアすることを一時
禁止する。別言すれば、このコンテキストスイッチング
回路は第２２図と第２３図のそれと同様に、第１と第２
のレジスタを選択的にクロッキングする働きを行うもの
である。第２２図と第２３図の回路と異なり、第２４図
の回路は、共に、入力がプロセッサからの情報を同時に
受取るように接続された第１と第２のレジスタを備える
。プロセッサは既に論じたようなプログラムカウンタを
備え、プログラムカウンタの断続性を伴う第１と第２の
ルーチンを実行するためにこれらのレジスタに接続され
る。
第２２−２４図において、スタックは、事実上、−組の
レジスタと関連し、プロセッサは、タスクが第２ルーチ
ンに変更されるや、その複数のレジスタの内容をスタッ
ク上にブツシュする働きを行う。同様にして、割込みか
ら復帰するや、プロセッサはスタックをポツプアップし
て第１のルーチンが実質上即時に再開できるようにする
。第２のルーチンは割込みサービスルーチンと、ソフト
ウェアトラップと、サブルーチン、プロシージャ、関数
その他の任意のコンテキスト変更ルーチンとすることが
できる。
レジスタと関連し、プロセッサは、タスクが第２ルーチ
ンに変更されるや、その複数のレジスタの内容をスタッ
ク上にブツシュする働きを行う。同様にして、割込みか
ら復帰するや、プロセッサはスタックをポツプアップし
て第１のルーチンが実質上即時に再開できるようにする
。第２のルーチンは割込みサービスルーチンと、ソフト
ウェアトラップと、サブルーチン、プロシージャ、関数
その他の任意のコンテキスト変更ルーチンとすることが
できる。
第２５図では、第２４図の回路を動作させる方法がステ
ップ９１１内のフリップフロップ９０５のＱ出力を初期
化する。ステップ９１３内ではフリップフロップ９０５
のＱ出力の状態に応じて出力ＭＵＸ８９５と８９７を動
作させる処理が進行する。その後、デシジョンステップ
９１５が内容が例えばｌ５Ｒ−信号に応じて切替えられ
るべきかどうかを判断する。もし否であれば、ステップ
９１７中の処理によって全レジスタ８８１．８８３．８
９１．８９３がクロッキングされ、ステップ９１３へ復
帰する。そこから処理はステップ９１５内でコンテキス
トの切替えが生ずるまで無限に続けられる。かかる場合
、分岐はステップ９１５からステップ９１９へ飛越し、
ＭＵＸにより選択されたレジスタ（例えば８９５と８９
７〉のみをクロッキングする。復帰が行われた場合、Ｑ
はフリップフロップ９０５でトグルし、そこから処理は
ステップ９１３へ回帰して上記の如く無限に継続される
。
ップ９１１内のフリップフロップ９０５のＱ出力を初期
化する。ステップ９１３内ではフリップフロップ９０５
のＱ出力の状態に応じて出力ＭＵＸ８９５と８９７を動
作させる処理が進行する。その後、デシジョンステップ
９１５が内容が例えばｌ５Ｒ−信号に応じて切替えられ
るべきかどうかを判断する。もし否であれば、ステップ
９１７中の処理によって全レジスタ８８１．８８３．８
９１．８９３がクロッキングされ、ステップ９１３へ復
帰する。そこから処理はステップ９１５内でコンテキス
トの切替えが生ずるまで無限に続けられる。かかる場合
、分岐はステップ９１５からステップ９１９へ飛越し、
ＭＵＸにより選択されたレジスタ（例えば８９５と８９
７〉のみをクロッキングする。復帰が行われた場合、Ｑ
はフリップフロップ９０５でトグルし、そこから処理は
ステップ９１３へ回帰して上記の如く無限に継続される
。
第２６図は２個の命令ＣＲＧＴとＣＲＬＴの処理を記述
するプロセス線図である。これら２つの命令は繰返し使
用される場合に最大値と最小値を容易に計算できる高速
の大小比較計算を伴う。処理はスタート９８１より開始
され、ＣＲＧＴもしくはＣＲＬＴ命令が存在するかどう
かを判断するステップに進む。存在すれば、処理はステ
ップ９８５へ移行しＡＬＵ２１ないし累算器２３ （第
１Ａ図）をストアする。その後、ステップ９８７におい
て、ＡＬＵは第１Ａ図のＭＵＸ７７を介してＡＣＣＢ３
１の内容を選択する。ステップ９８９において、ＡＬＵ
は共働して累算器２３の内容をＡＣＣＢ３１と比較演算
し、減算によって例えば演算差の符号を取得する。ステ
ップ９９１において、それぞれ命令ＣＲＧＴもしくはＣ
ＲＬ Ｔに応して大小便れかの値を、比較の状態に従い
、ＡＣＣ２３をＡＣＣＢ３１にストアするかそうするこ
とを省略するか何れかによってＡＣＣＢ３１に供給する
。例えば、もしＡＣＣ２３がＡＣＣＢ３１よりも大きな
値を有し、命令がＣＲＧＴであるならば、ＡＣＣはＡＣ
ＣＢにストアされ、さもなければストアされない。もし
ＡＣＣ２３がＡＣＣＢより小さな値を有し、命令がＣＲ
ＬＴであれば、ＡＣＣはＡＣＣＢにストアされる。ＡＣ
ＣＢが既に所望値を保持する場合には、転送によってＡ
ＣＣＢをＡＣＣに書込む。次いで、テスト９９３によっ
て一連の値が完全であるかどうかについて判断する。も
し否であれば、処理はステ・ノブ９８３に復帰する。も
しステップ９９３においてその値が完全であれば、処理
はステップ９９５へ分岐してかくして計算された一連の
値の最大最小値をストアする。
するプロセス線図である。これら２つの命令は繰返し使
用される場合に最大値と最小値を容易に計算できる高速
の大小比較計算を伴う。処理はスタート９８１より開始
され、ＣＲＧＴもしくはＣＲＬＴ命令が存在するかどう
かを判断するステップに進む。存在すれば、処理はステ
ップ９８５へ移行しＡＬＵ２１ないし累算器２３ （第
１Ａ図）をストアする。その後、ステップ９８７におい
て、ＡＬＵは第１Ａ図のＭＵＸ７７を介してＡＣＣＢ３
１の内容を選択する。ステップ９８９において、ＡＬＵ
は共働して累算器２３の内容をＡＣＣＢ３１と比較演算
し、減算によって例えば演算差の符号を取得する。ステ
ップ９９１において、それぞれ命令ＣＲＧＴもしくはＣ
ＲＬ Ｔに応して大小便れかの値を、比較の状態に従い
、ＡＣＣ２３をＡＣＣＢ３１にストアするかそうするこ
とを省略するか何れかによってＡＣＣＢ３１に供給する
。例えば、もしＡＣＣ２３がＡＣＣＢ３１よりも大きな
値を有し、命令がＣＲＧＴであるならば、ＡＣＣはＡＣ
ＣＢにストアされ、さもなければストアされない。もし
ＡＣＣ２３がＡＣＣＢより小さな値を有し、命令がＣＲ
ＬＴであれば、ＡＣＣはＡＣＣＢにストアされる。ＡＣ
ＣＢが既に所望値を保持する場合には、転送によってＡ
ＣＣＢをＡＣＣに書込む。次いで、テスト９９３によっ
て一連の値が完全であるかどうかについて判断する。も
し否であれば、処理はステ・ノブ９８３に復帰する。も
しステップ９９３においてその値が完全であれば、処理
はステップ９９５へ分岐してかくして計算された一連の
値の最大最小値をストアする。
一連の数字の最大値をスピーデイに計算する能力は、乗
数器もしくは利得係数が最大値に基づいていてより効果
的に処理できるように入力信号の利得を上下させるよう
にした自動利得制御系において殊に有益である。かかる
自動利得制御は、無線受信機、オーディオアンプ、モデ
ム、およびＰＩＤアルゴリズムの如きアルゴリズムを活
用する制御系においても使用される。ＰＩＤは比較例積
分微分帰還制御方式である。更にもう一つの用途はパタ
ーン認識である。例えば、音声認識装置において、予め
ストアされた音声パターンを進入するとデータと比較す
ることによる連続的な瞬断はテンプレート比較プロセス
内の最大値を見ることによって判断される。同様にして
、画像処理において、プロセッサによる辺縁検出によっ
て輝度と色彩の強さが解析される。その強さが上昇した
後突然下降すると、画像処理目的のために辺縁を示す最
大値が発見される。
数器もしくは利得係数が最大値に基づいていてより効果
的に処理できるように入力信号の利得を上下させるよう
にした自動利得制御系において殊に有益である。かかる
自動利得制御は、無線受信機、オーディオアンプ、モデ
ム、およびＰＩＤアルゴリズムの如きアルゴリズムを活
用する制御系においても使用される。ＰＩＤは比較例積
分微分帰還制御方式である。更にもう一つの用途はパタ
ーン認識である。例えば、音声認識装置において、予め
ストアされた音声パターンを進入するとデータと比較す
ることによる連続的な瞬断はテンプレート比較プロセス
内の最大値を見ることによって判断される。同様にして
、画像処理において、プロセッサによる辺縁検出によっ
て輝度と色彩の強さが解析される。その強さが上昇した
後突然下降すると、画像処理目的のために辺縁を示す最
大値が発見される。
このようにして、演算装置、命令デコーダ、累算器、追
加レジスタが組合わされる。上記追加レジスタは演算装
置に接続されることによって演算装置は第１の演算値を
累算器へ送り、その後、命令デコーダからのコマンドに
応じて追加レジスタの内容と累算器の内容の値の大小の
別をレジスタに供給する。
加レジスタが組合わされる。上記追加レジスタは演算装
置に接続されることによって演算装置は第１の演算値を
累算器へ送り、その後、命令デコーダからのコマンドに
応じて追加レジスタの内容と累算器の内容の値の大小の
別をレジスタに供給する。
一定時間にわたって累算器に供給される一連の演算値に
対してコマンドを繰返し実行すると、レジスタに一連の
演算値のうちの最大もしくは最小値が供給される。
対してコマンドを繰返し実行すると、レジスタに一連の
演算値のうちの最大もしくは最小値が供給される。
多くのリアルタイムシステムではできる限り少ない機械
サイクルで最大もしくは最小値を発見することは極めて
重要である。問題はアルゴリズムの一時的結果が現在の
最小もしくは最大値がストアされるデータメモリロケー
ションのワード幅よりも大きなビット数を有する累算器
内にストアされる場合に複雑になる。更に、その問題は
条件のテストが分岐を必要とするような高度にパイプラ
イン化されたプロセッサによって複雑になる。両方の場
合とも余分の機械サイクルを使用する羽目になる。デー
タ転送処理でアドレスを設定する際に余分の機械サイク
ルが消費される可能性がある。
サイクルで最大もしくは最小値を発見することは極めて
重要である。問題はアルゴリズムの一時的結果が現在の
最小もしくは最大値がストアされるデータメモリロケー
ションのワード幅よりも大きなビット数を有する累算器
内にストアされる場合に複雑になる。更に、その問題は
条件のテストが分岐を必要とするような高度にパイプラ
イン化されたプロセッサによって複雑になる。両方の場
合とも余分の機械サイクルを使用する羽目になる。デー
タ転送処理でアドレスを設定する際に余分の機械サイク
ルが消費される可能性がある。
然しなから、実施例の回路は累算器ＡＣＣ２３と同一の
ヒソ１１を有する並列レジスクＡＣＣＢ３１を備えてい
る。最大もしくは最小値の機能が実行されるとき、プロ
セッサは累算器内の最終値を並行レジスタＡＣＣＢ内の
値と比較して、もし最小値よりも小さいか最大値より大
きければ、命令に応じて、それは累算器の値を並列レジ
スタ上に書き込むかあるいはその逆のことが行われる。
ヒソ１１を有する並列レジスクＡＣＣＢ３１を備えてい
る。最大もしくは最小値の機能が実行されるとき、プロ
セッサは累算器内の最終値を並行レジスタＡＣＣＢ内の
値と比較して、もし最小値よりも小さいか最大値より大
きければ、命令に応じて、それは累算器の値を並列レジ
スタ上に書き込むかあるいはその逆のことが行われる。
これは全て１回の機械サイクル内で１個の命令語で行わ
れるため、コード空間とプログラム実行時間を節約でき
る。同時にメモリのアドレス指定処理も不要であって、
ＡＬＵ内の他のレジスタには影響を及ぼさない。
れるため、コード空間とプログラム実行時間を節約でき
る。同時にメモリのアドレス指定処理も不要であって、
ＡＬＵ内の他のレジスタには影響を及ぼさない。
以上の記載に関連して、以下の各項を開示する。
１、 コンテキスト信号に応答して同コンテキスト信号
により識別される代替的な処理コンテキスト内で動作す
る電子プロセッサと、 上記電子プロセッサに接続され１つの処理コンテキスト
に参加すると共にもう一つの処理コンテキストからの情
報をそれに復帰するまで保持する第１と第２のレジスタ
と、 上記第１と第２のレジスタに接続され処理コンテキスト
に応じて上記レジスタの電子プロセッサ間での入出力処
理を選択的に制御するコンテキスト切替回路と、 から戒るデータ処理装置。
により識別される代替的な処理コンテキスト内で動作す
る電子プロセッサと、 上記電子プロセッサに接続され１つの処理コンテキスト
に参加すると共にもう一つの処理コンテキストからの情
報をそれに復帰するまで保持する第１と第２のレジスタ
と、 上記第１と第２のレジスタに接続され処理コンテキスト
に応じて上記レジスタの電子プロセッサ間での入出力処
理を選択的に制御するコンテキスト切替回路と、 から戒るデータ処理装置。
２、上記コンテキスト切替回路が上記第１と第２のレジ
スタを選択的にクロッキングする働きを行う１項のデー
タ処理装置。
スタを選択的にクロッキングする働きを行う１項のデー
タ処理装置。
３、上記第１のレジスタが、主レジスタとしてその後に
相補レジスタとして交互に作用すると共に、上記第１の
レジスタが主レジスタとして作用する時に上記第２のレ
ジスタがそれに応じて相補レジスタとして作用した後に
、上記第１のレジスタが相補レジスタとして作用する時
に主レジスタとして作用する１項のデータ処理装置。
相補レジスタとして交互に作用すると共に、上記第１の
レジスタが主レジスタとして作用する時に上記第２のレ
ジスタがそれに応じて相補レジスタとして作用した後に
、上記第１のレジスタが相補レジスタとして作用する時
に主レジスタとして作用する１項のデータ処理装置。
４、更に、電気モータと、
操作上上記電気モータと上記電子プロセッサに接続され
、 デジタル信号が処理用に利用できることを示すコンテキ
スト信号と共に被処理デジタル信号を生成する手段と、
を備え、 上記電子プロセジヤ手段が更にその動作に基づいて制御
信号を上記電気モータへ通信する出力周辺装置を備える
１項の出力処理装置。
、 デジタル信号が処理用に利用できることを示すコンテキ
スト信号と共に被処理デジタル信号を生成する手段と、
を備え、 上記電子プロセジヤ手段が更にその動作に基づいて制御
信号を上記電気モータへ通信する出力周辺装置を備える
１項の出力処理装置。
５、更に、マイクロフォンと、
デジタル信号が処理用に利用可能であることを示すコン
テキスト信号と共に被処理音声を表わすデジタル信号を
生成するＡ／Ｄ変換手段と、上記電子プロセジヤに接続
されフーリエ変換デジタル信号処理に応じて音声認識処
理を実行する音声認識プロセフすと、から成り、上記電
子プロセンサ手段がフーリエ変換デジタル信号処理を実
行するように適応される、１項のデータ処理手段。
テキスト信号と共に被処理音声を表わすデジタル信号を
生成するＡ／Ｄ変換手段と、上記電子プロセジヤに接続
されフーリエ変換デジタル信号処理に応じて音声認識処
理を実行する音声認識プロセフすと、から成り、上記電
子プロセンサ手段がフーリエ変換デジタル信号処理を実
行するように適応される、１項のデータ処理手段。
６、更に、デジタル信号が処理用に利用可能なことを示
すコンテキスト信号と共に処理される通信チャネルを表
わすデジタル信号を生成するＡ／Ｄ変換手段と、 上記電子プロセジヤに接続されデジタル信号処理に応じ
て通信処理を実行する送受信機と、を備え、 上記電子プロセンサがデジタルフィルタリングと、復調
と、デスクランプリングにおいてデジタル信号処理を実
行する、 第１項のデータ処理装置。
すコンテキスト信号と共に処理される通信チャネルを表
わすデジタル信号を生成するＡ／Ｄ変換手段と、 上記電子プロセジヤに接続されデジタル信号処理に応じ
て通信処理を実行する送受信機と、を備え、 上記電子プロセンサがデジタルフィルタリングと、復調
と、デスクランプリングにおいてデジタル信号処理を実
行する、 第１項のデータ処理装置。
７、命令デコーダと、
第１と第２の人力と出力を有する演算装置と、上記演算
装置の出力と第１人力間に接続された累算器と、 上記累算器と演算装置の第２人力間に接続されたレジス
タ、より威り、 上記演算装置が、上記累算器に対するデジタル値を計算
する手段と、その直後に上記レジスタからの第２人力に
おける値を命令デコーダのコマンドに応じて上記累算器
内のデジタル値と比較した後上記レジスタの内容の値と
上記累算器内のデジタル値の大小関係をコマンドに応じ
て上記レジスタにストアする回路と、を備えるデータ処
理装置。
装置の出力と第１人力間に接続された累算器と、 上記累算器と演算装置の第２人力間に接続されたレジス
タ、より威り、 上記演算装置が、上記累算器に対するデジタル値を計算
する手段と、その直後に上記レジスタからの第２人力に
おける値を命令デコーダのコマンドに応じて上記累算器
内のデジタル値と比較した後上記レジスタの内容の値と
上記累算器内のデジタル値の大小関係をコマンドに応じ
て上記レジスタにストアする回路と、を備えるデータ処
理装置。
８、一定時間にわたって上記累算器に対して供給される
一連の演算値の各々についてコマンドを反復実行してそ
のコマンドに応じて一連の演算値内の最小もしくは最大
値をレジスタに供給する第７項のデータ処理装置。
一連の演算値の各々についてコマンドを反復実行してそ
のコマンドに応じて一連の演算値内の最小もしくは最大
値をレジスタに供給する第７項のデータ処理装置。
９、上記比較ストア手段が減算モードで計算した後、上
記レジスタの内容と上記累算器内のデジタル値開の演算
差の符号に従ってストアする上記手段を動作させる手段
を備える第７項のデータ処理装置。
記レジスタの内容と上記累算器内のデジタル値開の演算
差の符号に従ってストアする上記手段を動作させる手段
を備える第７項のデータ処理装置。
１０、更に、アナログからデジタル形へ変化するレベル
を有する信号を変換する変換回路と、同信号の利得値を
このように計算された最大値の関数として自動的に調節
する乗算手段と、から成り、 上記演算装置が上記変換回路に連結され、比較回路によ
って信号の最大値が計算される第７項のデータ処理装置
。
を有する信号を変換する変換回路と、同信号の利得値を
このように計算された最大値の関数として自動的に調節
する乗算手段と、から成り、 上記演算装置が上記変換回路に連結され、比較回路によ
って信号の最大値が計算される第７項のデータ処理装置
。
１１、更に、１パターンを表示する物理的入力に応じて
デジタル信号を生成するセンサと、上記命令デコーダに
接続され、 上記演算装置によって同パターンをＬＷｌｌｉすべく実
行される命令を保持するプログラムメモリと、を備え、 上記演算装置が上記センサに接続され、計算回路がそれ
によって演算差と命令の型に応じて信号の最大もしくは
最小値を計算する、第７項のデータ処理装置。
デジタル信号を生成するセンサと、上記命令デコーダに
接続され、 上記演算装置によって同パターンをＬＷｌｌｉすべく実
行される命令を保持するプログラムメモリと、を備え、 上記演算装置が上記センサに接続され、計算回路がそれ
によって演算差と命令の型に応じて信号の最大もしくは
最小値を計算する、第７項のデータ処理装置。
１２、データバスとプログラムバスと、上記データバス
に接続されデータメモリロケ−シランを有するデータメ
モリと、 上記データバスに接続される電子計算装置と、上記電子
計算装置とデータバスに接続される累算器と、 命令を受取るための上記プログラムバスと上記データバ
スに接続され、命令の少なくとも幾つかに従って論理処
理を実行する論理手段と、命令を上記プログラムバス上
の論理手段と上記電子計算装置に送る制御手段とを、備
え、論理演算が上記累算器には影響を及ぼさず、上記電
子計算装置とは独立に上記データメモリロケーションの
少なくとも一つのビットに影響を及ぼす、データ処理装
置を備える装置。
に接続されデータメモリロケ−シランを有するデータメ
モリと、 上記データバスに接続される電子計算装置と、上記電子
計算装置とデータバスに接続される累算器と、 命令を受取るための上記プログラムバスと上記データバ
スに接続され、命令の少なくとも幾つかに従って論理処
理を実行する論理手段と、命令を上記プログラムバス上
の論理手段と上記電子計算装置に送る制御手段とを、備
え、論理演算が上記累算器には影響を及ぼさず、上記電
子計算装置とは独立に上記データメモリロケーションの
少なくとも一つのビットに影響を及ぼす、データ処理装
置を備える装置。
１３、上記データ処理装置の電気ビットにより規定され
る命令に応答する電子的自動車制御装置と、上記データ
処理装置から上記電子自動車制御装置に選択ピントを供
給するインターフェースと、 から成る第１２項の装置。
る命令に応答する電子的自動車制御装置と、上記データ
処理装置から上記電子自動車制御装置に選択ピントを供
給するインターフェースと、 から成る第１２項の装置。
１４、更に、１プロセスの状態に応答するプロセス制御
センサと、 上記データ処理装置の電気ビ７）により規定される方向
に応答するプロセス制御要素と、から戒り、 上記デ−タ処理装置が上記センサに接続され選択された
ビットを上記プロセス制御要素に供給するインターフェ
ースを備える第１２項の装置。
センサと、 上記データ処理装置の電気ビ７）により規定される方向
に応答するプロセス制御要素と、から戒り、 上記デ−タ処理装置が上記センサに接続され選択された
ビットを上記プロセス制御要素に供給するインターフェ
ースを備える第１２項の装置。
１５、更に、Ａ／Ｄ変換とＤ／Ａ変換を組合わせた電話
回線に接続するための変換回路を備え、上記データ処理
装置が上記変換回路に接続され電話と接続され、スクラ
ンブルと変調の双方の動作可能なシングルチップより成
り、上記論理回路が変調プロセスで処理を行う上記電子
計算装置と同時にスクランブルプロセスで処理を実行す
る、第１２項の装置。
回線に接続するための変換回路を備え、上記データ処理
装置が上記変換回路に接続され電話と接続され、スクラ
ンブルと変調の双方の動作可能なシングルチップより成
り、上記論理回路が変調プロセスで処理を行う上記電子
計算装置と同時にスクランブルプロセスで処理を実行す
る、第１２項の装置。
１６、データ処理装置（１１）はコンテキスト信号（Ｉ
ＮＴ）に応答して同コンテキスト信号（ＩＮＴ）により
識別される代替的な処理コンテキスト内で動作する電子
プロセッサ（１５）を備える。第１と第２のレジスタ（
８５１，８５５）は電子プロセッサ（１５）に接続され
て１つの処理コンテキストに参加すると共に別の処理コ
ンテキストからの情報をそれに復帰するまで保持する。
ＮＴ）に応答して同コンテキスト信号（ＩＮＴ）により
識別される代替的な処理コンテキスト内で動作する電子
プロセッサ（１５）を備える。第１と第２のレジスタ（
８５１，８５５）は電子プロセッサ（１５）に接続され
て１つの処理コンテキストに参加すると共に別の処理コ
ンテキストからの情報をそれに復帰するまで保持する。
コンテキストスイチング回路（２３１，８５３，８５７
）は第１と第２のレジスタ（８５１，８５５）に接続さ
れ、処理コンテキストに応じて電子プロセッサ（１５）
間でレジスタの入出力処理を選択的に制御する。他の装
置、システム、方法も並行論理装置とシリーズ最小／最
大関数計算用の構成を伴ったものが開示される。
）は第１と第２のレジスタ（８５１，８５５）に接続さ
れ、処理コンテキストに応じて電子プロセッサ（１５）
間でレジスタの入出力処理を選択的に制御する。他の装
置、システム、方法も並行論理装置とシリーズ最小／最
大関数計算用の構成を伴ったものが開示される。
第１Ａ図と第１Ｂ図はシングル半導体チップ上に形成さ
れるＣＰＵもしくは中央処理装置を備える改良マイクロ
コンピュータ装置の電気的ブロック線図の２つの反面図
、 第２図は改良産業プロセスと保護目的制御システムのブ
ロック線図、 第３図は改良自動車装置の一部はそのま＼描いた、一部
はブロック状の電気線図、 第４図は改良モータ制御装置の電気ブロック線図、 第５図はもう一つの改良モータ制御装置の電気ブロック
線図、 第６図は更にもう一つの改良モータ制御装置の電気ブロ
ック線図、 第７図は改良ロボット制御装置の電気ブロック線図、 第８図は改良衛星テレコミュニケーション装置の電気ブ
ロック線図、 第９図は第８図の装置の改良エコー消去装置の電気ブロ
ック線図、 第１０図は改良モデム送信機の電気ブロック線図、 第１１図は第１θ図の同様に改良モデム送信機のハード
ウェアブロックもしくはプロセスブロックを表示する電
気ブロック線図、 第１２図は同様に改良モデム受信機のハードウェアブロ
ックもしくはプロセスブロックを表示する電気ブロック
線図、 第１３図はＰＣＭ（パルス符号変調）通信用に接続され
たホストコンピュータとデジタル（ｆ号プロセフサを含
む改良装置の電気ブロック線図、第１４図は多次元アレ
イ処理を有する改良ビデオ画像装置の電気ブロック線図
、 第１５図は同様に改良された図形、画像、ビデオ処理の
ためのハードウェアブロックもしくはプロセスブロック
を表わす電気線図、 第１６図は改良された図形、画像、ビデオ処理用装置の
電気ブロック線図、 第１７図は改良自動音声認識装置の電気ブロック線図、 第１８図は暗号を有する改良ボコーダ−モデム装置の電
気ブロック線類、 第１９図は情報ビットを保持し、第１Ｂ図の並行論理装
置のビット処理を示す一連の７つの電気レジスタ図、 第２０図はサンプリング高速度のデジタル信号処理用の
改良装置の電気ブロック線図、第２１図は第１Ａ、第１
Ｂ図のＣＰＵを含む改良データ処理装置のアーキテクチ
ャ−の電気ブロック線図、 第２２図はオーバヘッドゼロの割込みコンテキスト切替
用回路の１既路線図、 第２３図はオーバヘッドゼロの割込みコンテキスト切替
用代替回路の概略線図、 第２４図はオーバヘッドゼロの割込みコンテキスト切替
用代替回路の概略線図、 第２５図は第２４図の回路を動作させる方法のフローダ
イアダラム、 第２６図は第１Ａ図と第１Ｂ図のデータ処理装置内の最
大最小値を自動的に計算するための命令を示すプロセス
フローダイアグラム。 １１−一一−データ処理装置、 １５・−電子プロセッサ、 ＩＮＴ−・コンテキスト信号、 ８５１．８５５−第１と第２のレジスタ、２３１．８５
３．８５’ｌ−テキスト処理コンテキスト。 Ｆ／り、２２ 書込み θ６／ Ｆｔ’１．２３ 手 続 補 正 書（方式） ％式％ １５事件の表示 平成２年特許願第１１７３３６号 ２、発明の名称 ア タ 処理装置 ３、補正をする者 事件との関係
れるＣＰＵもしくは中央処理装置を備える改良マイクロ
コンピュータ装置の電気的ブロック線図の２つの反面図
、 第２図は改良産業プロセスと保護目的制御システムのブ
ロック線図、 第３図は改良自動車装置の一部はそのま＼描いた、一部
はブロック状の電気線図、 第４図は改良モータ制御装置の電気ブロック線図、 第５図はもう一つの改良モータ制御装置の電気ブロック
線図、 第６図は更にもう一つの改良モータ制御装置の電気ブロ
ック線図、 第７図は改良ロボット制御装置の電気ブロック線図、 第８図は改良衛星テレコミュニケーション装置の電気ブ
ロック線図、 第９図は第８図の装置の改良エコー消去装置の電気ブロ
ック線図、 第１０図は改良モデム送信機の電気ブロック線図、 第１１図は第１θ図の同様に改良モデム送信機のハード
ウェアブロックもしくはプロセスブロックを表示する電
気ブロック線図、 第１２図は同様に改良モデム受信機のハードウェアブロ
ックもしくはプロセスブロックを表示する電気ブロック
線図、 第１３図はＰＣＭ（パルス符号変調）通信用に接続され
たホストコンピュータとデジタル（ｆ号プロセフサを含
む改良装置の電気ブロック線図、第１４図は多次元アレ
イ処理を有する改良ビデオ画像装置の電気ブロック線図
、 第１５図は同様に改良された図形、画像、ビデオ処理の
ためのハードウェアブロックもしくはプロセスブロック
を表わす電気線図、 第１６図は改良された図形、画像、ビデオ処理用装置の
電気ブロック線図、 第１７図は改良自動音声認識装置の電気ブロック線図、 第１８図は暗号を有する改良ボコーダ−モデム装置の電
気ブロック線類、 第１９図は情報ビットを保持し、第１Ｂ図の並行論理装
置のビット処理を示す一連の７つの電気レジスタ図、 第２０図はサンプリング高速度のデジタル信号処理用の
改良装置の電気ブロック線図、第２１図は第１Ａ、第１
Ｂ図のＣＰＵを含む改良データ処理装置のアーキテクチ
ャ−の電気ブロック線図、 第２２図はオーバヘッドゼロの割込みコンテキスト切替
用回路の１既路線図、 第２３図はオーバヘッドゼロの割込みコンテキスト切替
用代替回路の概略線図、 第２４図はオーバヘッドゼロの割込みコンテキスト切替
用代替回路の概略線図、 第２５図は第２４図の回路を動作させる方法のフローダ
イアダラム、 第２６図は第１Ａ図と第１Ｂ図のデータ処理装置内の最
大最小値を自動的に計算するための命令を示すプロセス
フローダイアグラム。 １１−一一−データ処理装置、 １５・−電子プロセッサ、 ＩＮＴ−・コンテキスト信号、 ８５１．８５５−第１と第２のレジスタ、２３１．８５
３．８５’ｌ−テキスト処理コンテキスト。 Ｆ／り、２２ 書込み θ６／ Ｆｔ’１．２３ 手 続 補 正 書（方式） ％式％ １５事件の表示 平成２年特許願第１１７３３６号 ２、発明の名称 ア タ 処理装置 ３、補正をする者 事件との関係
Claims (1)
- 【特許請求の範囲】 １、コンテキスト信号に応答して同コンテキスト信号に
より識別される代替的な処理コンテキスト内で動作する
電子プロセッサと、 上記電子プロセッサに接続され１つの処理コンテキスト
に参加すると共に、もう一つの処理コンテキストからの
情報をそれに復帰するまで保持する第１と第２のレジス
タと、 上記第１と第２のレジスタに接続され処理コンテキスト
に応じて上記レジスタの電子プロセッサ間での入出力処
理を選択的に制御するコンテキスト切替回路と、 から成るデータ処理装置。
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