JPH1196020A - データ演算処理装置 - Google Patents
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Abstract
(57)【要約】
【課題】 本発明は、コンテキスト信号に応答しそのコ
ンテキスト信号により確認される代替的な処理コンテキ
スト内を動作可能にするデータ演算処理装置を提供す
る。 【解決手段】 本発明のデータ演算処理装置は、（Ａ）
ある一定のビット幅の出力信号を伝える出力導線と、あ
る一定のビット幅の入力信号を伝える二組の入力導線と
を有する論理演算装置；（Ｂ）論理演算装置の出力導線
に選択的に接続されたある一定のビット幅の入力信号を
伝える入力導線と、論理演算装置の入力導線の一つの組
に選択的に接続されたある一定のビット幅の出力信号を
伝える出力導線とを有する累算器；及び（Ｃ）論理演算
装置の出力導線に選択的に接続されたある一定のビット
幅の入力信号を伝える入力導線と、論理演算装置の入力
導線の他の組に選択的に接続されたある一定のビット幅
の出力信号を伝える出力導線とを有する並列レジスタを
備えている。
ンテキスト信号により確認される代替的な処理コンテキ
スト内を動作可能にするデータ演算処理装置を提供す
る。 【解決手段】 本発明のデータ演算処理装置は、（Ａ）
ある一定のビット幅の出力信号を伝える出力導線と、あ
る一定のビット幅の入力信号を伝える二組の入力導線と
を有する論理演算装置；（Ｂ）論理演算装置の出力導線
に選択的に接続されたある一定のビット幅の入力信号を
伝える入力導線と、論理演算装置の入力導線の一つの組
に選択的に接続されたある一定のビット幅の出力信号を
伝える出力導線とを有する累算器；及び（Ｃ）論理演算
装置の出力導線に選択的に接続されたある一定のビット
幅の入力信号を伝える入力導線と、論理演算装置の入力
導線の他の組に選択的に接続されたある一定のビット幅
の出力信号を伝える出力導線とを有する並列レジスタを
備えている。
Description
【０００１】
【産業上の利用分野】本発明はデータ処理装置、および
それらを製作操作するための電子処理・制御装置ならび
に方法に関する。
それらを製作操作するための電子処理・制御装置ならび
に方法に関する。
【０００２】
【従来の技術】マイクロプロセッサ装置はデジタルプロ
セッサ用の中央処理装置もしくはＣＰＵであって、米国
特許第3,７５7,３０６号（発明者ガ．リーＷ．ブーン、
特許権者テキサスインストラメンツ社）に示すようにＭ
ＯＳ／ＬＳＩ技術により製作された単一の半導体集積回
路もしくは“チップ" 内に格納されるのが普通である。
ブーン特許は並列ＡＬＵ、データとアドレス用レジス
タ、命令レジスタ、および制御デコーダを含むシングル
チップ８ビットＣＰＵを示し、上記部品は全てフォンノ
イマンアーキテクチャーを使用しデータ、アドレス、命
令用の双方向並列バスを使用して相互接続される。米国
特許第4,０７4,３５１号（発明者ガリーＷ．ブーン、ミ
カエルＪ．コクラン、権利人テキサスインスルメンツ
社）は、４ビット並列ＡＬＵとその制御回路を備え、オ
ンチップＲＯＭ（プログラム記憶用）とオンチップＲＡ
Ｍ（データ記憶用）がハーバードアーキテクチャー形に
構成されたシングルチップ“マイクロコンピュータ" 型
装置を示している。マイクロプロセッサという用語は通
常、プログラムとデータの格納に外部メモリを使用する
装置を指し、一方マイクロコンピュータという用語はプ
ログラムとデータを格納するにオンチップＲＯＭとＲＡ
Ｍを備えた装置を指すのが普通である。本発明を解説す
るに際して、“マイクロコンピュータ" という語は両方
の形式の装置を包含し、“マイクロプロセッサ" の方は
主としてオンチップＲＯＭのないマイクロコンピュータ
を指すものとする。然しながら、上記用語は当該技術分
野では互いに両用されることが多いため、本文中の解説
ではこれら用語の一方に代えて他方を使用する場合に本
発明の特徴を限定するものと考えるべきではない。
セッサ用の中央処理装置もしくはＣＰＵであって、米国
特許第3,７５7,３０６号（発明者ガ．リーＷ．ブーン、
特許権者テキサスインストラメンツ社）に示すようにＭ
ＯＳ／ＬＳＩ技術により製作された単一の半導体集積回
路もしくは“チップ" 内に格納されるのが普通である。
ブーン特許は並列ＡＬＵ、データとアドレス用レジス
タ、命令レジスタ、および制御デコーダを含むシングル
チップ８ビットＣＰＵを示し、上記部品は全てフォンノ
イマンアーキテクチャーを使用しデータ、アドレス、命
令用の双方向並列バスを使用して相互接続される。米国
特許第4,０７4,３５１号（発明者ガリーＷ．ブーン、ミ
カエルＪ．コクラン、権利人テキサスインスルメンツ
社）は、４ビット並列ＡＬＵとその制御回路を備え、オ
ンチップＲＯＭ（プログラム記憶用）とオンチップＲＡ
Ｍ（データ記憶用）がハーバードアーキテクチャー形に
構成されたシングルチップ“マイクロコンピュータ" 型
装置を示している。マイクロプロセッサという用語は通
常、プログラムとデータの格納に外部メモリを使用する
装置を指し、一方マイクロコンピュータという用語はプ
ログラムとデータを格納するにオンチップＲＯＭとＲＡ
Ｍを備えた装置を指すのが普通である。本発明を解説す
るに際して、“マイクロコンピュータ" という語は両方
の形式の装置を包含し、“マイクロプロセッサ" の方は
主としてオンチップＲＯＭのないマイクロコンピュータ
を指すものとする。然しながら、上記用語は当該技術分
野では互いに両用されることが多いため、本文中の解説
ではこれら用語の一方に代えて他方を使用する場合に本
発明の特徴を限定するものと考えるべきではない。
【０００３】今日のマイクロコンピュータは、全体とし
て２つの類別即ち汎用マイクロプロセッサと専用マイク
ロコンピュータ／マイクロプロセッサに分類することが
できる。モトローラ社により製作されるＭ６０２０の如
き汎用マイクロプロセッサは広範囲のタスクの何れも実
現できるようにユーザがプログラミング可能なように設
計されているから、パソコンの如き装置内の中央処理装
置として使用されることが多い。かかる汎用マイクロプ
ロセッサは広範囲の演算論理機能に対しては優れた性能
を備えているが、かかる機能のうちの一つに特定して設
計もしくは適応させられていないことはいうまでもな
い。それと対照的に、専用マイクロコンピュータはユー
ザがそのためにマイクロコンピュータを使用しようとす
る所定の演算論理機能に対して性能を向上させるように
設計されている。マイクロコンピュータの一次的機能を
知ることによって、設計者は専用マイクロコンピュータ
による特定機能の性能が、使用者が作成したプログラム
にかかわりなく、汎用マイクロコンピュータによると同
一の機能性能を大きく上廻るようにマイクロコンピュー
タを構成することができる。
て２つの類別即ち汎用マイクロプロセッサと専用マイク
ロコンピュータ／マイクロプロセッサに分類することが
できる。モトローラ社により製作されるＭ６０２０の如
き汎用マイクロプロセッサは広範囲のタスクの何れも実
現できるようにユーザがプログラミング可能なように設
計されているから、パソコンの如き装置内の中央処理装
置として使用されることが多い。かかる汎用マイクロプ
ロセッサは広範囲の演算論理機能に対しては優れた性能
を備えているが、かかる機能のうちの一つに特定して設
計もしくは適応させられていないことはいうまでもな
い。それと対照的に、専用マイクロコンピュータはユー
ザがそのためにマイクロコンピュータを使用しようとす
る所定の演算論理機能に対して性能を向上させるように
設計されている。マイクロコンピュータの一次的機能を
知ることによって、設計者は専用マイクロコンピュータ
による特定機能の性能が、使用者が作成したプログラム
にかかわりなく、汎用マイクロコンピュータによると同
一の機能性能を大きく上廻るようにマイクロコンピュー
タを構成することができる。
【０００４】著しく向上した速度で専用マイクロコンピ
ュータで実行可能なかかる機能の一つはデジタル信号処
理であって、殊にデジタルフイルタの使用と高速フーリ
エ変換の実行に必要とされる計算である。かかる計算は
整数乗算、多重ビットシフト、乗加算の如き高次の反復
演算より構成されるために、専用マイクロコンピュータ
は、特にこれら反復機能に適応できるように構成するこ
とができる。かかる専用マイクロコンピュータの一つは
米国特許第4,５７7,２８２号（権利者テキサスインスト
ルメンツ社）に解説されているが、参考のため本文中に
組込んである。同特許における如くこれらの計算用にマ
イクロコンピュータを特殊な形で設計することによって
汎用マイクロコンピュータに比べて十分な性能の向上が
得られ、その結果、かかる専用マイクロコンピュータを
音声画像処理の如きリアルタイム用途に使用することが
可能になる。
ュータで実行可能なかかる機能の一つはデジタル信号処
理であって、殊にデジタルフイルタの使用と高速フーリ
エ変換の実行に必要とされる計算である。かかる計算は
整数乗算、多重ビットシフト、乗加算の如き高次の反復
演算より構成されるために、専用マイクロコンピュータ
は、特にこれら反復機能に適応できるように構成するこ
とができる。かかる専用マイクロコンピュータの一つは
米国特許第4,５７7,２８２号（権利者テキサスインスト
ルメンツ社）に解説されているが、参考のため本文中に
組込んである。同特許における如くこれらの計算用にマ
イクロコンピュータを特殊な形で設計することによって
汎用マイクロコンピュータに比べて十分な性能の向上が
得られ、その結果、かかる専用マイクロコンピュータを
音声画像処理の如きリアルタイム用途に使用することが
可能になる。
【０００５】デジタル信号処理分野ではその計算度が高
いために、メモリアクセス動作も幾分激しい。従って、
デジタル信号処理機能を実行するさいのマイクロコンピ
ュータの全体性能は単位時間あたりに実行される特定計
算数によって決定されるだけでなく、マイクロコンピュ
ータがシステムメモリからデータを検集し、同メモリに
対してデータを格納することの可能な速度によっても規
定される。上記米国特許第4,５７7,２８２号中に記載の
ものの如く、従来の専用マイクロコンピュータはハーバ
ードアーキテクチャーの修正バージョンを使用している
ため、データメモリに対するアクセスはプログラムメモ
リのアクセスから独立に、しかもそれと同時に行うこと
ができる。かかるアーキテクチャーがその性能を追加的
に向上させることはいうまでもない。
いために、メモリアクセス動作も幾分激しい。従って、
デジタル信号処理機能を実行するさいのマイクロコンピ
ュータの全体性能は単位時間あたりに実行される特定計
算数によって決定されるだけでなく、マイクロコンピュ
ータがシステムメモリからデータを検集し、同メモリに
対してデータを格納することの可能な速度によっても規
定される。上記米国特許第4,５７7,２８２号中に記載の
ものの如く、従来の専用マイクロコンピュータはハーバ
ードアーキテクチャーの修正バージョンを使用している
ため、データメモリに対するアクセスはプログラムメモ
リのアクセスから独立に、しかもそれと同時に行うこと
ができる。かかるアーキテクチャーがその性能を追加的
に向上させることはいうまでもない。
【０００６】技術と市場の増加する需要は、今日、処理
装置、アプリケーションシステム、およびそれらの操作
と製造方法について更に一層の構造的ならびに処理上の
向上を望ましいものとしている。
装置、アプリケーションシステム、およびそれらの操作
と製造方法について更に一層の構造的ならびに処理上の
向上を望ましいものとしている。
【０００７】
【発明が解決しようとする課題】全体として、本発明の
一形態はコンテキスト信号に応答しそのコンテキスト信
号により確認される代替的な処理コンテキスト内が動作
可能な電子プロセッサを含むデータ処理装置である。第
１と第２のレジスタが上記データ処理装置に接続される
ことによって一つの処理コンテキストに参加すると共
に、別の処理コンテキストからの情報をそこに復帰する
まで保持する。コンテキスト切換回路が上記第１と第２
のレジスタに接続され、処理コンテキストに応じて、レ
ジスタの電子プロセッサ間での入出力動作を選択的に制
御するようになっている。本発明のその他の形の装置、
システム、および方法も本文中に開示する。本発明の特
徴を成すと思われる新規な特徴は添附請求範囲中に提示
する。本発明の実施例と共にその他の特徴と利点は図面
と相俟って以下の詳細な説明より最も良く理解されるは
づである。
一形態はコンテキスト信号に応答しそのコンテキスト信
号により確認される代替的な処理コンテキスト内が動作
可能な電子プロセッサを含むデータ処理装置である。第
１と第２のレジスタが上記データ処理装置に接続される
ことによって一つの処理コンテキストに参加すると共
に、別の処理コンテキストからの情報をそこに復帰する
まで保持する。コンテキスト切換回路が上記第１と第２
のレジスタに接続され、処理コンテキストに応じて、レ
ジスタの電子プロセッサ間での入出力動作を選択的に制
御するようになっている。本発明のその他の形の装置、
システム、および方法も本文中に開示する。本発明の特
徴を成すと思われる新規な特徴は添附請求範囲中に提示
する。本発明の実施例と共にその他の特徴と利点は図面
と相俟って以下の詳細な説明より最も良く理解されるは
づである。
【０００８】
【実施例】アーキテクチャ全体図はまづデジタル信号処
理装置１１の望ましい実施例を示す。図１Ａと図１Ｂの
デジタル信号処理装置はハーバード形アーキテクチャー
によるもので、プログラムとデータにつき、２つの別個
のメモリバス構造を維持することによって処理能を最大
にしてフルスピードで実行できるようにしてある。上記
２個の空間の間をデータを転送させる命令が含まれる。
装置１１はプログラムアドレス指定回路１３とプロセッ
サを備える電子計算回路１５を有する。計算回路１５
は、図１Ｂのデータメモリ２５から取出されるか即値命
令から導出された１６ビットワード、あるいは乗算器２
７の３２ビットの結果を使用して演算する汎用演算装置
である。演算命令を実行する他に、ＡＬＵ２１はブール
演算を実行することができる。累算器２３はＡＬＵ２１
からの出力を記憶し、通路２９を介して第２の入力をＡ
ＬＵ２１に提供する。累算器２３は図においては３２ビ
ット長であって上位ワード（３１〜１６ビット）と下位
ワード（１５〜０ビット）に分割される。累算器の上下
位ワードをデータメモリ２５内に記憶する命令が設けら
れる。累算器２３が高速に一時記憶できるように、３２
ビットの累算器バッファＡＣＣＢ３１が存在する。
理装置１１の望ましい実施例を示す。図１Ａと図１Ｂの
デジタル信号処理装置はハーバード形アーキテクチャー
によるもので、プログラムとデータにつき、２つの別個
のメモリバス構造を維持することによって処理能を最大
にしてフルスピードで実行できるようにしてある。上記
２個の空間の間をデータを転送させる命令が含まれる。
装置１１はプログラムアドレス指定回路１３とプロセッ
サを備える電子計算回路１５を有する。計算回路１５
は、図１Ｂのデータメモリ２５から取出されるか即値命
令から導出された１６ビットワード、あるいは乗算器２
７の３２ビットの結果を使用して演算する汎用演算装置
である。演算命令を実行する他に、ＡＬＵ２１はブール
演算を実行することができる。累算器２３はＡＬＵ２１
からの出力を記憶し、通路２９を介して第２の入力をＡ
ＬＵ２１に提供する。累算器２３は図においては３２ビ
ット長であって上位ワード（３１〜１６ビット）と下位
ワード（１５〜０ビット）に分割される。累算器の上下
位ワードをデータメモリ２５内に記憶する命令が設けら
れる。累算器２３が高速に一時記憶できるように、３２
ビットの累算器バッファＡＣＣＢ３１が存在する。
【０００９】主ＡＬＵ２１の他に、図１Ｂには周辺論理
装置（ＰＬＣ）４１が存在し、累算器２３のコンテキス
トに影響を及ぼさずにメモリロケーション上に対して論
理演算を行う。ＰＬＣ４１は、高速制御のために拡張ビ
ット操作能力を備えており、ビットのセット、クリア、
ならびに制御状態レジスタの動作と関連するテストを簡
単化している。図１Ａの乗算器２７は、１回の命令サイ
クルで３２ビットの結果と共に１６×１６ビットの２つ
の補数乗算を実行する。乗算器は次の３つの要素から成
る。即ち、一時ＴＲＥＧＯレジスタ４９に、積レジスタ
ＰＲＥＧ５１、および乗算器アレイ５３である。１６ビ
ットＴＲＥＧＯレジスタ４９は被乗数を一時記憶する。
ＰＲＥＧレジスタ５１は３２ビットの積を記憶する。乗
算器の値はＭＡＣ／ＭＡＣＤ命令を使用する場合、デー
タメモリ２５、プログラムメモリ６１から来るか、ＭＰ
ＹＫ（乗算即値）命令ワードから即座に導き出されるか
の何れかである。
装置（ＰＬＣ）４１が存在し、累算器２３のコンテキス
トに影響を及ぼさずにメモリロケーション上に対して論
理演算を行う。ＰＬＣ４１は、高速制御のために拡張ビ
ット操作能力を備えており、ビットのセット、クリア、
ならびに制御状態レジスタの動作と関連するテストを簡
単化している。図１Ａの乗算器２７は、１回の命令サイ
クルで３２ビットの結果と共に１６×１６ビットの２つ
の補数乗算を実行する。乗算器は次の３つの要素から成
る。即ち、一時ＴＲＥＧＯレジスタ４９に、積レジスタ
ＰＲＥＧ５１、および乗算器アレイ５３である。１６ビ
ットＴＲＥＧＯレジスタ４９は被乗数を一時記憶する。
ＰＲＥＧレジスタ５１は３２ビットの積を記憶する。乗
算器の値はＭＡＣ／ＭＡＣＤ命令を使用する場合、デー
タメモリ２５、プログラムメモリ６１から来るか、ＭＰ
ＹＫ（乗算即値）命令ワードから即座に導き出されるか
の何れかである。
【００１０】プログラムメモリ６１はアドレス指定入力
でプログラムアドレスバス１０１Ａに接続される。メモ
リ６１はそのリード／ライト入出力でプログラムデータ
バス１０１Ｄに接続される。高速オンチップ乗算器２７
によって装置１１は畳み込み、相関化、フィルタリング
の如き基本的なＤＳＰ操作を効率的に実行することがで
きる。プロセッサのスケーリングシフタ６５は、１６ビ
ット入力がマルチプレクサ（ＭＵＸ）７３を介してデー
タバス１１１Ｄに接続され、３２ビットの出力がマルチ
プレクサ７７を介してＡＬＵ２１に接続されている。ス
ケーリングシフタ６５は命令によりプログラミングされ
るかシフトカウントレジスタ（ＴＲＥＧＩ）８１内に規
定されるように入力データ上に０〜１６ビットの左移行
桁送りを行う。出力のＬＳＢ（最下位ビット）はゼロで
満たされ、ＭＳＢ（最上位ビット）は図１Ｂの一組のレ
ジスタ８５内の状態レジスタＳＴ１の符号拡張モードビ
ットＳＸＭの状態に応じてゼロで満たすか符号拡張する
かすることができる。
でプログラムアドレスバス１０１Ａに接続される。メモ
リ６１はそのリード／ライト入出力でプログラムデータ
バス１０１Ｄに接続される。高速オンチップ乗算器２７
によって装置１１は畳み込み、相関化、フィルタリング
の如き基本的なＤＳＰ操作を効率的に実行することがで
きる。プロセッサのスケーリングシフタ６５は、１６ビ
ット入力がマルチプレクサ（ＭＵＸ）７３を介してデー
タバス１１１Ｄに接続され、３２ビットの出力がマルチ
プレクサ７７を介してＡＬＵ２１に接続されている。ス
ケーリングシフタ６５は命令によりプログラミングされ
るかシフトカウントレジスタ（ＴＲＥＧＩ）８１内に規
定されるように入力データ上に０〜１６ビットの左移行
桁送りを行う。出力のＬＳＢ（最下位ビット）はゼロで
満たされ、ＭＳＢ（最上位ビット）は図１Ｂの一組のレ
ジスタ８５内の状態レジスタＳＴ１の符号拡張モードビ
ットＳＸＭの状態に応じてゼロで満たすか符号拡張する
かすることができる。
【００１１】桁送り能力を追加することによってプロセ
ッサ１１は数値スケーリング、ビット抽出、拡張演算お
よび桁あふれを防止することができる。割込みとサブル
ーチン呼出し中にプログラムカウンタ９３の内容をセー
ブするために８レベルに至るまでのハードウエアスタッ
ク９１を設ける。プログラムカウンタ９３はＭＵＸ９５
を介してプログラムアドレスバス１０１Ａもしくはプロ
グラムデータバス１０１Ｄからコンテキストの変化に対
して選択的にロードされる。ＰＣ９３はアドレスバス１
０１Ａに書込まれるかスタック９１上に押込まれる。割
込みが行われると、一定の戦略レジスタ（累算器２３、
積レジスタ５１、ＴＲＥＧ０４９、ＴＲＥＧ１、ＴＲＥ
Ｇ２、そしてレジスタ１１３ではＳＴ０、ＳＴ１、ＰＨ
ＳＴ、ＡＲＣＲ、ＩＮＤＸおよびＣＭＰＲ）が深部スタ
ック上へ押込まれ割込み復帰と共にポップアップされる
ことによって、オーバーヘッドがゲロで割込みコンテキ
ストが切替えられる。これらレジスタのコンテキストを
セーブする働きをする割込みはマスキング可能である。
ッサ１１は数値スケーリング、ビット抽出、拡張演算お
よび桁あふれを防止することができる。割込みとサブル
ーチン呼出し中にプログラムカウンタ９３の内容をセー
ブするために８レベルに至るまでのハードウエアスタッ
ク９１を設ける。プログラムカウンタ９３はＭＵＸ９５
を介してプログラムアドレスバス１０１Ａもしくはプロ
グラムデータバス１０１Ｄからコンテキストの変化に対
して選択的にロードされる。ＰＣ９３はアドレスバス１
０１Ａに書込まれるかスタック９１上に押込まれる。割
込みが行われると、一定の戦略レジスタ（累算器２３、
積レジスタ５１、ＴＲＥＧ０４９、ＴＲＥＧ１、ＴＲＥ
Ｇ２、そしてレジスタ１１３ではＳＴ０、ＳＴ１、ＰＨ
ＳＴ、ＡＲＣＲ、ＩＮＤＸおよびＣＭＰＲ）が深部スタ
ック上へ押込まれ割込み復帰と共にポップアップされる
ことによって、オーバーヘッドがゲロで割込みコンテキ
ストが切替えられる。これらレジスタのコンテキストを
セーブする働きをする割込みはマスキング可能である。
【００１２】図１Ａと図１Ｂに示す機能をブロック線図
はプロセッサ内の主要ブロックとデータ経路を概略した
ものである。上記機能ブロックの詳細な以下に提示す
る。図１Ａと図１Ｂに使用する記号の定義についてはテ
ーブルＡ−１の内部ハードウエアの要約を参照された
い。プロセッサアーキテクチャーは２つの対状の大きな
バスの周辺に構築される。（即ち、プログラムバス１０
１Ａと１０１Ｄ、およびデータバス１１１Ａと１１１
Ｄ）プログラムバスはプログラムデータバス１０１Ｄ上
のプログラムメモリからの命令コードと即値オペランド
を担う。プログラムメモリ６１に対するアドレスはプロ
グラムアドレスバス１０１Ａ上に供給される。データバ
スはデータアドレスバス１１１Ａとデータバス１１１Ｄ
を含む。後の方のバス１１１Ｄは中央演算装置（ＣＡＬ
Ｕ）や補助レジスタファイル１１５やレジスタ８５の如
き種々の要素をデータメモリ２５に相互接続する。プロ
グラムバスとデータバス１０１、１１１は共にオンチッ
プデータメモリ２５と内外部プログラムメモリ６１から
のデータを１回のサイクルで乗算器に運び乗算／累算操
作を行うことができる。コアアドレスデコーダ１２１は
データアドレスバス１１１Ａに接続され、レジスタ８５
とその他の全てのアドレス指定可能なＣＰＵコアレジス
タのアドレス指定を行う。
はプロセッサ内の主要ブロックとデータ経路を概略した
ものである。上記機能ブロックの詳細な以下に提示す
る。図１Ａと図１Ｂに使用する記号の定義についてはテ
ーブルＡ−１の内部ハードウエアの要約を参照された
い。プロセッサアーキテクチャーは２つの対状の大きな
バスの周辺に構築される。（即ち、プログラムバス１０
１Ａと１０１Ｄ、およびデータバス１１１Ａと１１１
Ｄ）プログラムバスはプログラムデータバス１０１Ｄ上
のプログラムメモリからの命令コードと即値オペランド
を担う。プログラムメモリ６１に対するアドレスはプロ
グラムアドレスバス１０１Ａ上に供給される。データバ
スはデータアドレスバス１１１Ａとデータバス１１１Ｄ
を含む。後の方のバス１１１Ｄは中央演算装置（ＣＡＬ
Ｕ）や補助レジスタファイル１１５やレジスタ８５の如
き種々の要素をデータメモリ２５に相互接続する。プロ
グラムバスとデータバス１０１、１１１は共にオンチッ
プデータメモリ２５と内外部プログラムメモリ６１から
のデータを１回のサイクルで乗算器に運び乗算／累算操
作を行うことができる。コアアドレスデコーダ１２１は
データアドレスバス１１１Ａに接続され、レジスタ８５
とその他の全てのアドレス指定可能なＣＰＵコアレジス
タのアドレス指定を行う。
【００１３】プロセッサ１３、１５は高次の並列性を備
えていて、例えば、データがＣＡＬＵ１５により演算中
に演算が補助レジスタ演算（ＡＲＡＵ）１２３内で実行
される利点がある。かかる並行演算処理の結果、強力な
演算操作とピット操作の組が得られ、それらは全て単一
の機械サイクル内で実行される。プロセッサの内部のハ
ードウエアは１サイクル１６×１６ビットの乗算と、デ
ータ桁送り、およびアドレス操作を含んでいる。
えていて、例えば、データがＣＡＬＵ１５により演算中
に演算が補助レジスタ演算（ＡＲＡＵ）１２３内で実行
される利点がある。かかる並行演算処理の結果、強力な
演算操作とピット操作の組が得られ、それらは全て単一
の機械サイクル内で実行される。プロセッサの内部のハ
ードウエアは１サイクル１６×１６ビットの乗算と、デ
ータ桁送り、およびアドレス操作を含んでいる。
【００１４】テーブルＡ−１は内部ハードウエアの摘要
を示す。この摘要テーブルは、内部処理要素、レジス
タ、およびバスを備えるが、各機能群内でアルファベッ
ト化される。 テーブルＡ−１ 内部ハードウエア 装置 記号 作用 累算器 ＡＣＣ（３２） ３２ビット累算器でＡＣＣＨ（上部累算 ＡＣＣＨ（１６） 器）とＡＣＣＬ（下部累算器）の２つの ＡＣＣＬ（１６） 半分にアクセス可能。ＡＬＵの出力をス トアするために使用される。 累算器 累算器の３２ビット内容を一時ストアす バッファ ＡＣＣＢ（３２） るために使用されるレジスタ。 このレジスタはＡＬＵに戻る直接の経路 を備えているからＡＣＣと四則演算もし くは論理演算可能である。 演算装置 ＡＬＵ 累算器に給電する２つの３２ビットの入 力ポートと１つの３２ビット出力ポート を有する３２ビットの２の補数演算装置 。 補助 ＡＲＡＵ 補助、インデックスおよび比較レジスタ 演算装置 を入力として使用して間接アドレスを計 算するために使用される１６ビットの無 符号演算装置。 補助 ＡＲＣＲ 間接アドレスを比較するための制約とし レジスタ て使用中使用される１６ビットレジスタ （比較） 。 補助 ＡＵＸＲＥＧＳ 間接データアドレスポインタ、一時的格 レジスタ 納、もしくはＡＲＡＵによる整数演算処 （ファイル） 理に使用される８個の１６ビット補助レ ジスタ（ＡＲ０−ＡＲ１）を含むレジス タファイル。 補助 ＡＲＰ 現在選択された補助レジスタに対するポ レジスタ インタとして使用される８ビットレジス ポインタ タ。 ブロック ＢＲＣＲ ブロックが反復される回数に対する限定 リピート として使用される１６ビットメモリマッ カウンタ プカウンタレジスタ。 レジスタ ブロック ＰＡＥＲ 反復中のコード区画の最終アドレスを含 リピート む１６ビットメモリマッピングレジスタ カウンタ 。 レジスタ ブロック ＰＡＳＲ 反復されるコード区画の開始アドレスを リピート 含む１６ビットメモリマッピングレジス アドレス開始 タ。 レジスタ バス ＢＩＭ データをデータバスとプログラムバス間 インターフェース でパスさせるために使用されるバッファ モジュール 付きインターフェース 中央 ＣＡＬＣ ＡＬＵ、乗算器、累算器、スケーリング 演算装置 シフタの集まり 円形バッファ ＣＢＣＲ 円形バッファをイネーブル／ディスエー 制御レジスタ ブルとし、どの補助レジスタが円形バッ ファにマッピングされるかを規定するた めに使用される８ビットレジスタ。 円形バッファ ＣＢＥＲ１ 円形バッファ最終アドレスを示す２個の 最終 １６ビットレジスタ。ＣＢＥＲ１とＣＢ アドレス ＥＲ２は円形バッファ１と２にそれぞれ 関連する。 円形バッファ ＣＢＳＲ１ 円形バッファ開始アドレスを示す２個の 開始 ＣＢＳＲ２ １６ビットレジスタ。ＣＢＳＲ１／ＣＢ アドレス ＳＲ２は円形バッファ１と２をそれぞれ 関連している。 データ ＤＡＴＡ データをルーティングさせるために使用 バス される１６ビットバス。 データ ＤＡＴＡ このブロックはコアと共に使用され特定 メモリ ＭＥＭＯＲＹ のデバイス種類に規定されるデータメモ リをさす。データメモリ空間内でアクセ スされるオンチップとオフチップメモリ の双方をさす。 データメモリ ＤＭＡ １枚のデータページ内の即値相対アドレ アドレス スを格納する７ビットレジスタ。 即値レジスタ データメモリ ＤＰ（９） 現在ページのアドレスを含む９ビットレ ページ ジスタ。 ポインタ データページはそれぞれ１２８ワードで アドレス指定可能なデータメモリ空間の ５１２ページが得られる。（幾つかのロ ケーションが保留される） 連結データ ＤＡＴＡ データメモリに対する直接アドレスを担 メモリアドレス ＡＤＤＲＥＳＳ う１６ビットバスで、ＤＰレジスタと命 バス 令のワクのＬＳＢを連結したもの（ＤＭ Ａ） ダイナミック ＤＢＭＲ ＰＬＵに対する入力として使用されるメ ビット操作 モリマッピングした１６ビットレジスタ レジスタ 。 ダイナミック ＴＲＥＧ２ ＢＩＴＴ命令に対するダイナミックビッ ビットポインタ トポインタを保持する４ビットレジスタ 。 ダイナミック ＴＲＥＧ１ ＡＬＵに対するデータ入力に対するダイ シフトカウント ナミック予備スケーリングシフトを保持 する５ビットレジスタ。 グローバル ＧＲＥＧ（８） グローバルメモリ空間の大きさを割当て メモリ割合 るための８ビットのメモリマッピングレ レジスタ ジスタ。 割込 ＩＦＲ（１６） アイティブロー割込みをラッチするため クラッグ に使用される１６ビットフラッグレジス レジスタ タ。ＩＦＲはメモリマッピングしたレジ スタである。 割込み ＩＭＲ（１６） 割込みをマッピングするために使用され マスク る１６ビットのメモリマッピングレジス レジスタ タ。 マルチプレクサ ＭＵＸ １本のバスもしくは実行装置についてオ ペランドのソースを選択するために使用 されるバスマルチプレクサ。 ＭＵＸは命令を介して接続される。 乗算器 ＭＵＬＴＲＬＩＥＲ １６×１６ビットの並列乗算器。 周辺 ＰＬＵ ＣＡＬＵレジスタの内容と干渉せずにデ 論理装置 ータロケーションに対して直接長い即値 オペランドもしくはＤＢＭＲの内容の何 れからかの論理操作を実行する１６ビッ ト論理装置。 プリスケーラ ＣＯＵＮＴ プリスケーリング操作についてカウント カウントレジスタ 値を含む４ビットレジスタ。このレジス タはデータを予備スケーリングする際に 使用される時に命令もしくはダイナミッ クシフトの何れか一方よりロードされる 。 ＢＩＴとＢＩＴＴ命令と相俟って命令の ダイナミックビットポインタからロード される。 積 ＰＲＥＧ（３２） 乗算器の積上保存するために使用される レジスタ ３２ビット積レジスタ。 ＰＲＥＧの高低次ワードもＳＰＨ／ＳＰ Ｌ（アストアレジスタ高／低）命令を使 用して個々にアクセスすることができる 。 積 ＢＰＲ（３２） 積レジスタの一時格納用に使用される32 レジスタ ビットレジスタ。このレジスタはＡＬＵ バッファ に対する直接入力することもできる。 プログラム ＰＲＯＧＤＡＴＡ 命令（およびＭＡＣとＭＡＣＤ命令に対 バス するデータ）をルーティングするために 使用される１６ビットバス。 プログラム ＰＣ（１６） プログラムメモリを順次アドレス指定す カウンタ るために使用される１６ビットプログラ ムカウンタ。ＰＣは常に実行される次の 命令のアドレスを含んでいる。ＰＣの内 容はそれぞれの命令解読操作に続いて更 新される。 プログラム ＲＲＯＧＲＡＭ このブロックはコアと共に使用され特定 メモリ ＭＥＭＯＲＹ のデバイス種類内に規定されるプログラ ムメモリを指す。プログラムメモリ空間 内でアクセスされるオンチップとオフチ ップメモリブロックの処方を指す。 プログラム ＰＲＯＧ プログラムメモリアドレスを担う１６ビ メモリ ＡＤＤＲＥＳＳ ットバス。 リアドレスバス 予備 ＰＲＥＳＣＡＬＥＲ ＡＬＵ内に到来するデータをプリスケー スケーリング ルするために使用される０−１６ビット シフタ の左バレルシフタ。多精度演算用にデー タを整合させるためにも使用される。こ のシフタはＡＣＣの０−１６ビット右バ レルシフタとしても使用される。 ポスト ＰＯＳＴ− ＣＡＬＵから出てゆくスケールデータを スケーリング ＳＣＡＬＥＲ 後処理するために使用される０−７ビッ シフタ ト左バレルシフタ。 積 Ｐ−ＳＣＡＬＥＲ 固定点演算法を使用する際（乗算操作中 シフタ で取得される）余分の符号ビットを除去 するために使用される０，１，４ビット 左シフタ。積をスケールダウンして累算 プロセス中のオーバーフローを回避する ために使用される６ビット右シフタ。 リピート ＲＰＴＣ（１６） 一命令の反復実行を制御するための８ビ カウンタ ットカウンタ。 スタック ＳＴＡＣＫ 割込みと呼出し中にＰＣをストアするた めに使用される８×１６ハードウエアス タック。ＡＣＣＬとデータメモリ値もス タップからポップアップされたものの上 に押し込まれる。 状態 ＳＴ０，ＳＴ１， 状態ビットと制御ビットを含む３つの16 レジスタ ＰＭＳＴ，ＣＢＣＲ ビット状態レジスタ。 一時 ＴＲＥＧ０ 乗算器用のオペランドを一時維持する16 被乗数 ビットレジスタ。 ブロック ＢＭＡＲ ブロックが移動するか乗算が累積する際 移動 にアドレス値を保持する１６ビットレジ アドレスレジスタ スタ。 テーブルＡ−２ メモリマッピングレジスタ 名称 アドレス 説明 ＤＥＣ ＨＥＸ ０−３ ０−３ 保留 ＩＭＲ ４ ４ 割込マスクレジスタ ＧＲＥＧ ５ ５ ブローバルメモリ割当レジスタ ＩＦＲ ６ ６ 割込フラッグレジスタ ＰＭＳＴ ７ ７ プロセッサモード状態レジスタ ＲＰＴＣ ８ ８ リピートカウンタレジスタ ＢＲＣＲ ９ ９ ブロックリピートカウンタレジスタ ＰＡＳＲ １０ Ａ ブロックリピートプログラムアドレス開 始レジスタ ＰＡＥＲ １１ Ｂ ブロックリピートプログラムアドレス終 了レジスタ ＴＲＥＧ０ １２ Ｃ 被乗数用一時レジスタ ＴＲＥＧ１ １３ Ｄ ダイナミックシフトカウント用一時レジ スタ ＴＲＥＧ２ １４ Ｅ ダイナミックビットテスト内のビットポ インタとして使用される一時レジスタ。 ＤＢＭＲ １５ Ｆ ダイナミックビット操作レジスタ ＡＲ０ １６ １０ 補助レジスタ０ ＡＲ１ １７ １１ 補助レジスタ１ ＡＲ２ １８ １２ 補助レジスタ２ ＡＲ３ １９ １３ 補助レジスタ３ ＡＲ４ ２０ １４ 補助レジスタ４ ＡＲ５ ２１ １５ 補助レジスタ５ ＡＲ６ ２２ １６ 補助レジスタ６ ＡＲ７ ２３ １７ 補助レジスタ７ ＩＮＤＸ ２４ １８ インデックスレジスタ ＡＲＣＲ ２５ １９ 補助レジスタ比較レジスタ ＣＢＳＲ１ ２６ １Ａ 円形バッファ１開始アドレスレジスタ ＣＢＥＲ１ ２７ １Ｂ 円形バッファ１最終アドレスレジスタ ＣＢＥＲ２ ２８ １Ｃ 円形バッファ２開始アドレスレジスタ ＣＢＥＲ２ ２９ １Ｄ 円形バッファ２最終アドレスレジスタ ＣＢＣＲ ３０ １Ｅ 円形バッファ制御レジスタ ＢＭＡＲ ３１ １Ｆ ブロック移動アドレスレジスタ。 プロセッサ１３、１５は全部で６４Ｋワードのデータメ
モリ２５をアドレス指定する。
を示す。この摘要テーブルは、内部処理要素、レジス
タ、およびバスを備えるが、各機能群内でアルファベッ
ト化される。 テーブルＡ−１ 内部ハードウエア 装置 記号 作用 累算器 ＡＣＣ（３２） ３２ビット累算器でＡＣＣＨ（上部累算 ＡＣＣＨ（１６） 器）とＡＣＣＬ（下部累算器）の２つの ＡＣＣＬ（１６） 半分にアクセス可能。ＡＬＵの出力をス トアするために使用される。 累算器 累算器の３２ビット内容を一時ストアす バッファ ＡＣＣＢ（３２） るために使用されるレジスタ。 このレジスタはＡＬＵに戻る直接の経路 を備えているからＡＣＣと四則演算もし くは論理演算可能である。 演算装置 ＡＬＵ 累算器に給電する２つの３２ビットの入 力ポートと１つの３２ビット出力ポート を有する３２ビットの２の補数演算装置 。 補助 ＡＲＡＵ 補助、インデックスおよび比較レジスタ 演算装置 を入力として使用して間接アドレスを計 算するために使用される１６ビットの無 符号演算装置。 補助 ＡＲＣＲ 間接アドレスを比較するための制約とし レジスタ て使用中使用される１６ビットレジスタ （比較） 。 補助 ＡＵＸＲＥＧＳ 間接データアドレスポインタ、一時的格 レジスタ 納、もしくはＡＲＡＵによる整数演算処 （ファイル） 理に使用される８個の１６ビット補助レ ジスタ（ＡＲ０−ＡＲ１）を含むレジス タファイル。 補助 ＡＲＰ 現在選択された補助レジスタに対するポ レジスタ インタとして使用される８ビットレジス ポインタ タ。 ブロック ＢＲＣＲ ブロックが反復される回数に対する限定 リピート として使用される１６ビットメモリマッ カウンタ プカウンタレジスタ。 レジスタ ブロック ＰＡＥＲ 反復中のコード区画の最終アドレスを含 リピート む１６ビットメモリマッピングレジスタ カウンタ 。 レジスタ ブロック ＰＡＳＲ 反復されるコード区画の開始アドレスを リピート 含む１６ビットメモリマッピングレジス アドレス開始 タ。 レジスタ バス ＢＩＭ データをデータバスとプログラムバス間 インターフェース でパスさせるために使用されるバッファ モジュール 付きインターフェース 中央 ＣＡＬＣ ＡＬＵ、乗算器、累算器、スケーリング 演算装置 シフタの集まり 円形バッファ ＣＢＣＲ 円形バッファをイネーブル／ディスエー 制御レジスタ ブルとし、どの補助レジスタが円形バッ ファにマッピングされるかを規定するた めに使用される８ビットレジスタ。 円形バッファ ＣＢＥＲ１ 円形バッファ最終アドレスを示す２個の 最終 １６ビットレジスタ。ＣＢＥＲ１とＣＢ アドレス ＥＲ２は円形バッファ１と２にそれぞれ 関連する。 円形バッファ ＣＢＳＲ１ 円形バッファ開始アドレスを示す２個の 開始 ＣＢＳＲ２ １６ビットレジスタ。ＣＢＳＲ１／ＣＢ アドレス ＳＲ２は円形バッファ１と２をそれぞれ 関連している。 データ ＤＡＴＡ データをルーティングさせるために使用 バス される１６ビットバス。 データ ＤＡＴＡ このブロックはコアと共に使用され特定 メモリ ＭＥＭＯＲＹ のデバイス種類に規定されるデータメモ リをさす。データメモリ空間内でアクセ スされるオンチップとオフチップメモリ の双方をさす。 データメモリ ＤＭＡ １枚のデータページ内の即値相対アドレ アドレス スを格納する７ビットレジスタ。 即値レジスタ データメモリ ＤＰ（９） 現在ページのアドレスを含む９ビットレ ページ ジスタ。 ポインタ データページはそれぞれ１２８ワードで アドレス指定可能なデータメモリ空間の ５１２ページが得られる。（幾つかのロ ケーションが保留される） 連結データ ＤＡＴＡ データメモリに対する直接アドレスを担 メモリアドレス ＡＤＤＲＥＳＳ う１６ビットバスで、ＤＰレジスタと命 バス 令のワクのＬＳＢを連結したもの（ＤＭ Ａ） ダイナミック ＤＢＭＲ ＰＬＵに対する入力として使用されるメ ビット操作 モリマッピングした１６ビットレジスタ レジスタ 。 ダイナミック ＴＲＥＧ２ ＢＩＴＴ命令に対するダイナミックビッ ビットポインタ トポインタを保持する４ビットレジスタ 。 ダイナミック ＴＲＥＧ１ ＡＬＵに対するデータ入力に対するダイ シフトカウント ナミック予備スケーリングシフトを保持 する５ビットレジスタ。 グローバル ＧＲＥＧ（８） グローバルメモリ空間の大きさを割当て メモリ割合 るための８ビットのメモリマッピングレ レジスタ ジスタ。 割込 ＩＦＲ（１６） アイティブロー割込みをラッチするため クラッグ に使用される１６ビットフラッグレジス レジスタ タ。ＩＦＲはメモリマッピングしたレジ スタである。 割込み ＩＭＲ（１６） 割込みをマッピングするために使用され マスク る１６ビットのメモリマッピングレジス レジスタ タ。 マルチプレクサ ＭＵＸ １本のバスもしくは実行装置についてオ ペランドのソースを選択するために使用 されるバスマルチプレクサ。 ＭＵＸは命令を介して接続される。 乗算器 ＭＵＬＴＲＬＩＥＲ １６×１６ビットの並列乗算器。 周辺 ＰＬＵ ＣＡＬＵレジスタの内容と干渉せずにデ 論理装置 ータロケーションに対して直接長い即値 オペランドもしくはＤＢＭＲの内容の何 れからかの論理操作を実行する１６ビッ ト論理装置。 プリスケーラ ＣＯＵＮＴ プリスケーリング操作についてカウント カウントレジスタ 値を含む４ビットレジスタ。このレジス タはデータを予備スケーリングする際に 使用される時に命令もしくはダイナミッ クシフトの何れか一方よりロードされる 。 ＢＩＴとＢＩＴＴ命令と相俟って命令の ダイナミックビットポインタからロード される。 積 ＰＲＥＧ（３２） 乗算器の積上保存するために使用される レジスタ ３２ビット積レジスタ。 ＰＲＥＧの高低次ワードもＳＰＨ／ＳＰ Ｌ（アストアレジスタ高／低）命令を使 用して個々にアクセスすることができる 。 積 ＢＰＲ（３２） 積レジスタの一時格納用に使用される32 レジスタ ビットレジスタ。このレジスタはＡＬＵ バッファ に対する直接入力することもできる。 プログラム ＰＲＯＧＤＡＴＡ 命令（およびＭＡＣとＭＡＣＤ命令に対 バス するデータ）をルーティングするために 使用される１６ビットバス。 プログラム ＰＣ（１６） プログラムメモリを順次アドレス指定す カウンタ るために使用される１６ビットプログラ ムカウンタ。ＰＣは常に実行される次の 命令のアドレスを含んでいる。ＰＣの内 容はそれぞれの命令解読操作に続いて更 新される。 プログラム ＲＲＯＧＲＡＭ このブロックはコアと共に使用され特定 メモリ ＭＥＭＯＲＹ のデバイス種類内に規定されるプログラ ムメモリを指す。プログラムメモリ空間 内でアクセスされるオンチップとオフチ ップメモリブロックの処方を指す。 プログラム ＰＲＯＧ プログラムメモリアドレスを担う１６ビ メモリ ＡＤＤＲＥＳＳ ットバス。 リアドレスバス 予備 ＰＲＥＳＣＡＬＥＲ ＡＬＵ内に到来するデータをプリスケー スケーリング ルするために使用される０−１６ビット シフタ の左バレルシフタ。多精度演算用にデー タを整合させるためにも使用される。こ のシフタはＡＣＣの０−１６ビット右バ レルシフタとしても使用される。 ポスト ＰＯＳＴ− ＣＡＬＵから出てゆくスケールデータを スケーリング ＳＣＡＬＥＲ 後処理するために使用される０−７ビッ シフタ ト左バレルシフタ。 積 Ｐ−ＳＣＡＬＥＲ 固定点演算法を使用する際（乗算操作中 シフタ で取得される）余分の符号ビットを除去 するために使用される０，１，４ビット 左シフタ。積をスケールダウンして累算 プロセス中のオーバーフローを回避する ために使用される６ビット右シフタ。 リピート ＲＰＴＣ（１６） 一命令の反復実行を制御するための８ビ カウンタ ットカウンタ。 スタック ＳＴＡＣＫ 割込みと呼出し中にＰＣをストアするた めに使用される８×１６ハードウエアス タック。ＡＣＣＬとデータメモリ値もス タップからポップアップされたものの上 に押し込まれる。 状態 ＳＴ０，ＳＴ１， 状態ビットと制御ビットを含む３つの16 レジスタ ＰＭＳＴ，ＣＢＣＲ ビット状態レジスタ。 一時 ＴＲＥＧ０ 乗算器用のオペランドを一時維持する16 被乗数 ビットレジスタ。 ブロック ＢＭＡＲ ブロックが移動するか乗算が累積する際 移動 にアドレス値を保持する１６ビットレジ アドレスレジスタ スタ。 テーブルＡ−２ メモリマッピングレジスタ 名称 アドレス 説明 ＤＥＣ ＨＥＸ ０−３ ０−３ 保留 ＩＭＲ ４ ４ 割込マスクレジスタ ＧＲＥＧ ５ ５ ブローバルメモリ割当レジスタ ＩＦＲ ６ ６ 割込フラッグレジスタ ＰＭＳＴ ７ ７ プロセッサモード状態レジスタ ＲＰＴＣ ８ ８ リピートカウンタレジスタ ＢＲＣＲ ９ ９ ブロックリピートカウンタレジスタ ＰＡＳＲ １０ Ａ ブロックリピートプログラムアドレス開 始レジスタ ＰＡＥＲ １１ Ｂ ブロックリピートプログラムアドレス終 了レジスタ ＴＲＥＧ０ １２ Ｃ 被乗数用一時レジスタ ＴＲＥＧ１ １３ Ｄ ダイナミックシフトカウント用一時レジ スタ ＴＲＥＧ２ １４ Ｅ ダイナミックビットテスト内のビットポ インタとして使用される一時レジスタ。 ＤＢＭＲ １５ Ｆ ダイナミックビット操作レジスタ ＡＲ０ １６ １０ 補助レジスタ０ ＡＲ１ １７ １１ 補助レジスタ１ ＡＲ２ １８ １２ 補助レジスタ２ ＡＲ３ １９ １３ 補助レジスタ３ ＡＲ４ ２０ １４ 補助レジスタ４ ＡＲ５ ２１ １５ 補助レジスタ５ ＡＲ６ ２２ １６ 補助レジスタ６ ＡＲ７ ２３ １７ 補助レジスタ７ ＩＮＤＸ ２４ １８ インデックスレジスタ ＡＲＣＲ ２５ １９ 補助レジスタ比較レジスタ ＣＢＳＲ１ ２６ １Ａ 円形バッファ１開始アドレスレジスタ ＣＢＥＲ１ ２７ １Ｂ 円形バッファ１最終アドレスレジスタ ＣＢＥＲ２ ２８ １Ｃ 円形バッファ２開始アドレスレジスタ ＣＢＥＲ２ ２９ １Ｄ 円形バッファ２最終アドレスレジスタ ＣＢＣＲ ３０ １Ｅ 円形バッファ制御レジスタ ＢＭＡＲ ３１ １Ｆ ブロック移動アドレスレジスタ。 プロセッサ１３、１５は全部で６４Ｋワードのデータメ
モリ２５をアドレス指定する。
【００１５】データメモリ２５は９６Ｋデータメモリ空
間内にマッピングされ、オンチッププログラムメモリが
６４Ｋプログラムメモリ空間内にマッピングされる。１
６ビットデータアドレスバス１１１Ａは次の２つの方法
の１つでデータメモリ２５のアドレス指定を行う。 １）直接アドレス指定モード（例えばＡＤＤ ０１０
ｈ）を使用する直接アドレスバス（ＤＡＢ）によって、 ２）間接アドレスモード（例えばＡＤＤ* ）を使用する
補助レジスタファイルバス（ＡＦＢ）によって、 ３）オペランドは即値アドレス指定モードによりプログ
ラムカウンタの内容によってもアドレス指定される。
間内にマッピングされ、オンチッププログラムメモリが
６４Ｋプログラムメモリ空間内にマッピングされる。１
６ビットデータアドレスバス１１１Ａは次の２つの方法
の１つでデータメモリ２５のアドレス指定を行う。 １）直接アドレス指定モード（例えばＡＤＤ ０１０
ｈ）を使用する直接アドレスバス（ＤＡＢ）によって、 ２）間接アドレスモード（例えばＡＤＤ* ）を使用する
補助レジスタファイルバス（ＡＦＢ）によって、 ３）オペランドは即値アドレス指定モードによりプログ
ラムカウンタの内容によってもアドレス指定される。
【００１６】直接アドレス指定モードでは、９ビットの
データメモリページポインタ（ＤＰ）１２５が５１２
（１２８ワード）ページのうちの１つを指示する。ＭＵ
Ｘ１２６はコマンドによってＤＰポインタレジスタ部分
１２５のバス１０１Ｄもしくは１１１Ｄの何れかを選択
する。命令の７つのＬＳＢ１２７によりプログラムデー
タバス１０１Ｄから指定されたデータメモリアドレス
（ｄｍａ）はページ内の所望ワードを指示する。ＤＡＢ
上のアドレスは９ビットＤＰを７ビットｄｍａと連結す
ることによって形成される。ＭＵＸ１２９はコマンドに
よってＡＲＡＵ１２３出力か連結（ＤＰ，ｄｍａ）出力
の何れかをデータアドレスバス１１１Ａに選択的に供給
する。間接アドレスモードにおいては、レジスタ１１５
内の現在選択された１６ビット補助レジスタＡＲ（ＡＲ
Ｐ）がＡＦＢを介してデータメモリをアドレス指定す
る。選択された補助レジスタがデータメモリアドレスを
提供し、データがＣＡＬＵ１５により操作中に、補助レ
ジスタの内容はＡＲＡＵ１２３を介して操作される。
データメモリページポインタ（ＤＰ）１２５が５１２
（１２８ワード）ページのうちの１つを指示する。ＭＵ
Ｘ１２６はコマンドによってＤＰポインタレジスタ部分
１２５のバス１０１Ｄもしくは１１１Ｄの何れかを選択
する。命令の７つのＬＳＢ１２７によりプログラムデー
タバス１０１Ｄから指定されたデータメモリアドレス
（ｄｍａ）はページ内の所望ワードを指示する。ＤＡＢ
上のアドレスは９ビットＤＰを７ビットｄｍａと連結す
ることによって形成される。ＭＵＸ１２９はコマンドに
よってＡＲＡＵ１２３出力か連結（ＤＰ，ｄｍａ）出力
の何れかをデータアドレスバス１１１Ａに選択的に供給
する。間接アドレスモードにおいては、レジスタ１１５
内の現在選択された１６ビット補助レジスタＡＲ（ＡＲ
Ｐ）がＡＦＢを介してデータメモリをアドレス指定す
る。選択された補助レジスタがデータメモリアドレスを
提供し、データがＣＡＬＵ１５により操作中に、補助レ
ジスタの内容はＡＲＡＵ１２３を介して操作される。
【００１７】データメモリアドレスマップは、グローバ
ルメモリインターフェースを介して追加３２Ｋワード内
でページングすることによって１６ビットアドレスバス
の６４ワードアドレスリーチを超えて拡張することがで
きる。ＧＲＥＧレジスタを適当な値でロードすることに
よって、最高位アドレスからスタートし下降するローカ
ルデータメモリ上に追加的なメモリをオーバレイするこ
とができる。この追加メモリはアクティブローのＢＲ−
ピンによってローカルメモリから区別される。即値オペ
ランドを使用する場合には、命令語自体内か、１６ビッ
ト即値オペランドの場合には、その命令語に続くワード
内の何れかに格納する。補助レジスタ１１５内の８個の
補助レジスタ（ＡＲ０−ＡＲ７）はデータメモリ２５を
間接的にアドレス指定するか一時的にデータをストアす
るために使用される。間接補助レジスタアドレス指定に
よって、命令オペランドのデータメモリアドレスを補助
レジスタの一つに配置することができる。これらのレジ
スタはそれぞれＡＲ０〜ＡＲ７と命名した０〜７の値を
ロードされる３ビット補助レジスタポインタ（ＡＲＰ）
によって指示される。ＭＵＸ１４４は入力がデータバス
１１１Ｄはプログラムデータバス１０１Ｄに接続され
る。ＭＵＸ１４４は命令によって操作され２本のバス１
１１Ｄと１０１Ｄのうちの一つからＡＲＰ１４１の値を
得るようになっている。補助レジスタ１１５とＡＲＰ１
４１はデータメモリ２５、累算器２３、積レジスタ５１
からか、命令内に規定された即値オペランドの何れかに
よってロードすることができる。これらのレジスタの内
容もデータメモリ２５内にストアされるか主ＣＰＵに対
する入力として使用することができる。
ルメモリインターフェースを介して追加３２Ｋワード内
でページングすることによって１６ビットアドレスバス
の６４ワードアドレスリーチを超えて拡張することがで
きる。ＧＲＥＧレジスタを適当な値でロードすることに
よって、最高位アドレスからスタートし下降するローカ
ルデータメモリ上に追加的なメモリをオーバレイするこ
とができる。この追加メモリはアクティブローのＢＲ−
ピンによってローカルメモリから区別される。即値オペ
ランドを使用する場合には、命令語自体内か、１６ビッ
ト即値オペランドの場合には、その命令語に続くワード
内の何れかに格納する。補助レジスタ１１５内の８個の
補助レジスタ（ＡＲ０−ＡＲ７）はデータメモリ２５を
間接的にアドレス指定するか一時的にデータをストアす
るために使用される。間接補助レジスタアドレス指定に
よって、命令オペランドのデータメモリアドレスを補助
レジスタの一つに配置することができる。これらのレジ
スタはそれぞれＡＲ０〜ＡＲ７と命名した０〜７の値を
ロードされる３ビット補助レジスタポインタ（ＡＲＰ）
によって指示される。ＭＵＸ１４４は入力がデータバス
１１１Ｄはプログラムデータバス１０１Ｄに接続され
る。ＭＵＸ１４４は命令によって操作され２本のバス１
１１Ｄと１０１Ｄのうちの一つからＡＲＰ１４１の値を
得るようになっている。補助レジスタ１１５とＡＲＰ１
４１はデータメモリ２５、累算器２３、積レジスタ５１
からか、命令内に規定された即値オペランドの何れかに
よってロードすることができる。これらのレジスタの内
容もデータメモリ２５内にストアされるか主ＣＰＵに対
する入力として使用することができる。
【００１８】補助レジスタファイル（ＡＲ０−ＡＲ７）
１１５は図１Ｂに示す補助レジスタ演算装置（ＡＲＡ
Ｕ）に接続される。ＡＲＡＵ１３２はレジスタ１１５内
の現在補助レジスタをオートインデックスする一方、デ
ータメモリロケーションをアドレス指定することができ
る。＋／−かインデックスレジスタ１４３の内容によっ
て索引付けすることができる。その結果、列もしくは行
によって情報テーブルをアクセスするにはアドレス操作
用の中央演算装置（ＣＡＬＵ）を要しないから、それを
他の操作用に解放することができる。インデックスレジ
スタ１４３もしくは命令レジスタＩＲの８個のＬＳＢは
ＭＵＸ１４５を介してＡＲＡＵ１２３の入力の一つに選
択的に接続される。ＡＲＡＵ１２３の他の入力はＭＵＸ
１４７によって現在補助レジスタＡＲ（ＡＲＰにより指
示される）から供給される。
１１５は図１Ｂに示す補助レジスタ演算装置（ＡＲＡ
Ｕ）に接続される。ＡＲＡＵ１３２はレジスタ１１５内
の現在補助レジスタをオートインデックスする一方、デ
ータメモリロケーションをアドレス指定することができ
る。＋／−かインデックスレジスタ１４３の内容によっ
て索引付けすることができる。その結果、列もしくは行
によって情報テーブルをアクセスするにはアドレス操作
用の中央演算装置（ＣＡＬＵ）を要しないから、それを
他の操作用に解放することができる。インデックスレジ
スタ１４３もしくは命令レジスタＩＲの８個のＬＳＢは
ＭＵＸ１４５を介してＡＲＡＵ１２３の入力の一つに選
択的に接続される。ＡＲＡＵ１２３の他の入力はＭＵＸ
１４７によって現在補助レジスタＡＲ（ＡＲＰにより指
示される）から供給される。
【００１９】上述の如く、中央演算装置（ＣＡＬＵ）１
５は、１６ビットのプリスケーラスケーリングシフタ６
５と、１６×１６ビットの並列乗算器２７と、３２ビッ
ト演算装置（ＡＬＵ）２１と、３２ビット累算器（ＡＣ
Ｃ）２３と、追加的なシフタ１６９、１８１（累算器２
３と乗算器２７の両方の出力部）を含む。この部分はＣ
ＡＬＵ部品とその機能を記述したものである。次のステ
ップが典型的なＡＬＵ命令の実行の際に行われる。 １）データがデータバス上のＲＡＭ２５から取出され
る。 ２）データはスケーリングシフタ６５と演算が実行され
るＡＬＵ２１を通過する。 ３）その結果は乗算器２３内へ移される。
５は、１６ビットのプリスケーラスケーリングシフタ６
５と、１６×１６ビットの並列乗算器２７と、３２ビッ
ト演算装置（ＡＬＵ）２１と、３２ビット累算器（ＡＣ
Ｃ）２３と、追加的なシフタ１６９、１８１（累算器２
３と乗算器２７の両方の出力部）を含む。この部分はＣ
ＡＬＵ部品とその機能を記述したものである。次のステ
ップが典型的なＡＬＵ命令の実行の際に行われる。 １）データがデータバス上のＲＡＭ２５から取出され
る。 ２）データはスケーリングシフタ６５と演算が実行され
るＡＬＵ２１を通過する。 ３）その結果は乗算器２３内へ移される。
【００２０】ＡＬＵ２１に対する１入力が累算器２３か
ら提供され他方の入力は乗算器２７の積レジスタ（ＰＲ
ＥＧ）５１、積レジスタバッファ（ＢＰＲ）１８５、累
算器バッファ（ＡＣＣＢ）３１からか、データメモリ２
５もしくは累算器２３からロードされるスケーリングシ
フタ６５と１８１から選択される。スケーリングシフタ
６５は１６ビット入力がＭＵＸ７３を介してデータバス
１１１Ｄに接続され、３２ビット出力がＭＵＸ７７を介
してＡＬＵ２１へ接続されることが有利である。スケー
リングシフタプリスケーラ６５はＣＯＵＮＴレジスタ１
９９をロードすることによってプログラミングされるよ
うに、入力データ上に０〜１６ビットの左桁送りを行
う。桁送りカウントは命令語内に埋込まれた定数かレジ
スタＴＲＥＧ１内の値によって指定される。プリスケー
ラ６５の出力のＬＳＢはゼロで満たされ、ＭＳＢは状態
レジスタＳＴ１のＳＸＭ（符号拡張モード）ビット内に
プログラミングされた状態に応じてゼロで満たされるか
符号拡張することができる。
ら提供され他方の入力は乗算器２７の積レジスタ（ＰＲ
ＥＧ）５１、積レジスタバッファ（ＢＰＲ）１８５、累
算器バッファ（ＡＣＣＢ）３１からか、データメモリ２
５もしくは累算器２３からロードされるスケーリングシ
フタ６５と１８１から選択される。スケーリングシフタ
６５は１６ビット入力がＭＵＸ７３を介してデータバス
１１１Ｄに接続され、３２ビット出力がＭＵＸ７７を介
してＡＬＵ２１へ接続されることが有利である。スケー
リングシフタプリスケーラ６５はＣＯＵＮＴレジスタ１
９９をロードすることによってプログラミングされるよ
うに、入力データ上に０〜１６ビットの左桁送りを行
う。桁送りカウントは命令語内に埋込まれた定数かレジ
スタＴＲＥＧ１内の値によって指定される。プリスケー
ラ６５の出力のＬＳＢはゼロで満たされ、ＭＳＢは状態
レジスタＳＴ１のＳＸＭ（符号拡張モード）ビット内に
プログラミングされた状態に応じてゼロで満たされるか
符号拡張することができる。
【００２１】同じシフタ６５はＭＵＸ７３を介して累算
器２３からのもう一つの入力路を備えている。この入力
路を使用する際、シフタ６５は０〜１６ビットの右シフ
タとして働く。このためＡＣＣの内容を１サイクルで０
〜１６ビット右へ桁送りすることができる。シフトアウ
トしたビットは失われ、シフトインビットはゼロである
かＳＸＭ状態ビットの値に応じて原始符号ビットのコピ
ーの何れかである。種々のシフタ６５、１６９、および
１８１は数値スケーリング、ビット抽出、拡張精度演
算、およびオーバフローの防止を可能にする。３２ビッ
トのＡＬＵ２１と累算器２３は広範囲の演算機能を実行
し、その多数は１回のクロックサイクルで実行すること
が望ましい。一たんＡＬＵ２１内で演算が実行される
と、その結果は累算器に転送され、そこで桁送り等の追
加的な演算が行われる。ＡＬＵに入力されるデータはス
ケーリングシフタ１８１によってスケーリングすること
ができる。
器２３からのもう一つの入力路を備えている。この入力
路を使用する際、シフタ６５は０〜１６ビットの右シフ
タとして働く。このためＡＣＣの内容を１サイクルで０
〜１６ビット右へ桁送りすることができる。シフトアウ
トしたビットは失われ、シフトインビットはゼロである
かＳＸＭ状態ビットの値に応じて原始符号ビットのコピ
ーの何れかである。種々のシフタ６５、１６９、および
１８１は数値スケーリング、ビット抽出、拡張精度演
算、およびオーバフローの防止を可能にする。３２ビッ
トのＡＬＵ２１と累算器２３は広範囲の演算機能を実行
し、その多数は１回のクロックサイクルで実行すること
が望ましい。一たんＡＬＵ２１内で演算が実行される
と、その結果は累算器に転送され、そこで桁送り等の追
加的な演算が行われる。ＡＬＵに入力されるデータはス
ケーリングシフタ１８１によってスケーリングすること
ができる。
【００２２】ＡＬＵ２１はデータＲＡＭから取り出され
るか即値命令から導き出された１６ビットワードについ
て演算する汎用演算装置である。通常の演算命令の他
に、ＡＬＵはブール演算さえ実行可能である。上記した
如く、ＡＬＵに対する１入力は累算器２３から提供さ
れ、他入力はＭＵＸ７７により選択的に供給される。Ｍ
ＵＸ７７は累算器バッファ（ＡＣＣＢ）３１を選択する
か、２次的にスケーリングシフタ６５の出力（データＲ
ＡＭもしくはＡＣＣから読出される）か、３次的に積ス
ケーラ１６９の出力を選択する。積スケーラ１６９はＭ
ＵＸ１９１により供給される。ＭＵＸ１９１は積レジス
タＰＲＥＧ５１が、積レジスタバッファ１８５をスケー
ラ１６９として選択する。３２ビット累算器２３は２つ
の１６ビットを画に分割され、データバス１１１Ｄをす
ててデータメモリ２５へ格納する。累算器出力部のシフ
タ１８１は０〜７桁の左シフトを行う。このシフトはデ
ータがデータバス１１１Ｄへ転送されて格納中に実行さ
れる。累算器２３の内容は不変のままである。累算器２
３の上位ワード（１６−３１ワード）に対してポストス
ケーリングシフタ１８１が使用される場合、ＭＳＢは失
われＬＳＢは下位ワード（１０−１５）からシフトイン
したビットで満される。ポストスケーリングシフタ１８
１が下位ワードについて使用される場合、ＬＳＢはゼロ
で満たされる。大きなダイナミックなレンジを要する用
途に対しては浮動小数点演算が設けられる。ＮＯＲＭ
（正規化）命令は左シフトを実行することによって累算
器２１内に含まれる固定少数点数を正規化するために使
用される。一時レジスタＴＲＥＧ１８１の４ビットは、
ＬＡＣＴ／ＡＤＤＴ／ＳＵＢＴ（シフトがＴＲＥＧ１に
より指定された累算器からのロード／加算／減算）のた
めにスケーリングシフタ６５内の可変シフトを規定す
る。これらの命令は数がデノーマライズされる必要があ
る、即ち浮動小数点から固定小数点へと変換される必要
がある浮動小数点演算に有効である。それらは、同様に
して、フイルタ内へ移行する自動利得制御（ＡＧＣ）の
実行の如きアプリケーションにも有効である。ＢＩＴＴ
（ビットテスト）命令は一時レジスタＴＲＥＧ２１９５
の４つのＬＳＢ内に含まれた値に基づいてデータメモリ
の１ワードの１ビットをテストする。
るか即値命令から導き出された１６ビットワードについ
て演算する汎用演算装置である。通常の演算命令の他
に、ＡＬＵはブール演算さえ実行可能である。上記した
如く、ＡＬＵに対する１入力は累算器２３から提供さ
れ、他入力はＭＵＸ７７により選択的に供給される。Ｍ
ＵＸ７７は累算器バッファ（ＡＣＣＢ）３１を選択する
か、２次的にスケーリングシフタ６５の出力（データＲ
ＡＭもしくはＡＣＣから読出される）か、３次的に積ス
ケーラ１６９の出力を選択する。積スケーラ１６９はＭ
ＵＸ１９１により供給される。ＭＵＸ１９１は積レジス
タＰＲＥＧ５１が、積レジスタバッファ１８５をスケー
ラ１６９として選択する。３２ビット累算器２３は２つ
の１６ビットを画に分割され、データバス１１１Ｄをす
ててデータメモリ２５へ格納する。累算器出力部のシフ
タ１８１は０〜７桁の左シフトを行う。このシフトはデ
ータがデータバス１１１Ｄへ転送されて格納中に実行さ
れる。累算器２３の内容は不変のままである。累算器２
３の上位ワード（１６−３１ワード）に対してポストス
ケーリングシフタ１８１が使用される場合、ＭＳＢは失
われＬＳＢは下位ワード（１０−１５）からシフトイン
したビットで満される。ポストスケーリングシフタ１８
１が下位ワードについて使用される場合、ＬＳＢはゼロ
で満たされる。大きなダイナミックなレンジを要する用
途に対しては浮動小数点演算が設けられる。ＮＯＲＭ
（正規化）命令は左シフトを実行することによって累算
器２１内に含まれる固定少数点数を正規化するために使
用される。一時レジスタＴＲＥＧ１８１の４ビットは、
ＬＡＣＴ／ＡＤＤＴ／ＳＵＢＴ（シフトがＴＲＥＧ１に
より指定された累算器からのロード／加算／減算）のた
めにスケーリングシフタ６５内の可変シフトを規定す
る。これらの命令は数がデノーマライズされる必要があ
る、即ち浮動小数点から固定小数点へと変換される必要
がある浮動小数点演算に有効である。それらは、同様に
して、フイルタ内へ移行する自動利得制御（ＡＧＣ）の
実行の如きアプリケーションにも有効である。ＢＩＴＴ
（ビットテスト）命令は一時レジスタＴＲＥＧ２１９５
の４つのＬＳＢ内に含まれた値に基づいてデータメモリ
の１ワードの１ビットをテストする。
【００２３】レジスタＴＲＥＧ１とＴＲＥＧ２はデータ
バス１１１Ｄにより供給される。ＭＵＸ１９７はＴＲＥ
Ｇ１、ＴＲＥＧ２から、もしくはプログラムデータバス
１０１Ｄからの値を選択し、それらの一つをＣＯＵＮＴ
レジスタ１９９に送る。ＣＯＵＮＴレジスタ１９９はス
ケーリングシフタ６５に接続され、シフタの値を判断す
る。累算器２３の１サイクルの０−１６ビットの右シフ
トによって累算器を効率的に整合させて多精度の演算を
行うことができる。これは累算器上の３２ビット一時バ
ッファＡＣＣＢと積レジスタ上のＢＰＲと一緒になって
多精度演算におけるＣＡＬＵの有効性を向上させる。累
算器のバッファレジスタ（ＡＣＣＢ）は累算器を高速に
セーブするための一時的格納場所を提供する。ＡＣＣＢ
はＡＬＵに対する入力としても使用することができる。
ＡＣＣとＡＣＣＢは互いにストアしあうことができる。
ＡＣＣＢの内容はＡＣＣに対してＡＬＵによってＡＣＣ
Ｂ（もしくはＡＣＣとＡＣＣＢの双方）内にストアされ
た大小の値と比較してパターン認識アルゴリズムに使用
することができる。例えば、数字ストリング内の最大も
しくは最小値はＡＣＣＢとＡＣＣの内容どうしを比較
し、もしその条件が満足されれば、その後最小もしくは
最大値を一つもしくは両方のレジスタ内に入力すること
によって発見することが有利である。積レジスタバッフ
ァ（ＢＰＲ）は積レジスタを高速セーブするための一時
格納場所を提供する。ＢＰＲ内にストアされた値は設け
られたシフタ１６９に対するシフトが指定された累算器
に対して加算したり減算したりすることもできる。
バス１１１Ｄにより供給される。ＭＵＸ１９７はＴＲＥ
Ｇ１、ＴＲＥＧ２から、もしくはプログラムデータバス
１０１Ｄからの値を選択し、それらの一つをＣＯＵＮＴ
レジスタ１９９に送る。ＣＯＵＮＴレジスタ１９９はス
ケーリングシフタ６５に接続され、シフタの値を判断す
る。累算器２３の１サイクルの０−１６ビットの右シフ
トによって累算器を効率的に整合させて多精度の演算を
行うことができる。これは累算器上の３２ビット一時バ
ッファＡＣＣＢと積レジスタ上のＢＰＲと一緒になって
多精度演算におけるＣＡＬＵの有効性を向上させる。累
算器のバッファレジスタ（ＡＣＣＢ）は累算器を高速に
セーブするための一時的格納場所を提供する。ＡＣＣＢ
はＡＬＵに対する入力としても使用することができる。
ＡＣＣとＡＣＣＢは互いにストアしあうことができる。
ＡＣＣＢの内容はＡＣＣに対してＡＬＵによってＡＣＣ
Ｂ（もしくはＡＣＣとＡＣＣＢの双方）内にストアされ
た大小の値と比較してパターン認識アルゴリズムに使用
することができる。例えば、数字ストリング内の最大も
しくは最小値はＡＣＣＢとＡＣＣの内容どうしを比較
し、もしその条件が満足されれば、その後最小もしくは
最大値を一つもしくは両方のレジスタ内に入力すること
によって発見することが有利である。積レジスタバッフ
ァ（ＢＰＲ）は積レジスタを高速セーブするための一時
格納場所を提供する。ＢＰＲ内にストアされた値は設け
られたシフタ１６９に対するシフトが指定された累算器
に対して加算したり減算したりすることもできる。
【００２４】システムの制御はプログラムカウンタ９
３、ハードウエアスタック９１、ＰＣ関連ハードウエ
ア、外部リセット信号ＲＳ−、割込制御２３１に対する
割込み、状態レジスタ、リピートカウンタによって行
う。以下の節はシステム制御とパイプライン演算におけ
るこれら部品の各々の作用を説明したものである。プロ
セッサは１６ビットプログラムカウンタ（ＰＯ）９３を
備え、８深度ハードウエアスタック９１はＰＣをストア
する。プログラムカウンタ９３は読出し命令において内
外部プログラムメモリ６１のアドレス指定を行う。スタ
ック９１は割込みとサブルーチン中に使用される。プロ
グラムカウンタ９３はプログラムアドレスバス（ＰＡ
Ｂ）１０１Ａを介してオンチップかオフチップかのプロ
グラムメモリ６１のアドレス指定を行う。ＰＡＢを経
て、一命令がプログラムメモリ６１内でアドレス指定さ
れ、プログラムデータバス１０１Ｄを介してデータＰＬ
Ａ２２１用の命令レジスタ（ＩＲ）内へロードされる。
ＩＲがロードされると、ＰＣ９３は次の命令読出しサイ
クルを開始する態勢に入る。デューダＰＬＡ（プログラ
マブル論理アレイ）２２１はプロセッサ命令集会内の命
令を事項するためにＭＵＸと全てプロセッサ要素を制御
するための出力を多数備えている。例えば、デコーダＰ
ＬＡ２２１はコマンド信号をパイプラインコントローラ
２２５に送る。後者はパイプライン化された処理演算を
実行するための種々の出力も備えていて、プロセッサ要
素は時間調整されるようになっている。パイプラインコ
ントローラ２２５の出力はＣＡＬＬ、ＲＥＴＣリター
ン）、ＩＡＱ（割込取得）およびＩＡＣＫ（割込み確
認）も含む。
３、ハードウエアスタック９１、ＰＣ関連ハードウエ
ア、外部リセット信号ＲＳ−、割込制御２３１に対する
割込み、状態レジスタ、リピートカウンタによって行
う。以下の節はシステム制御とパイプライン演算におけ
るこれら部品の各々の作用を説明したものである。プロ
セッサは１６ビットプログラムカウンタ（ＰＯ）９３を
備え、８深度ハードウエアスタック９１はＰＣをストア
する。プログラムカウンタ９３は読出し命令において内
外部プログラムメモリ６１のアドレス指定を行う。スタ
ック９１は割込みとサブルーチン中に使用される。プロ
グラムカウンタ９３はプログラムアドレスバス（ＰＡ
Ｂ）１０１Ａを介してオンチップかオフチップかのプロ
グラムメモリ６１のアドレス指定を行う。ＰＡＢを経
て、一命令がプログラムメモリ６１内でアドレス指定さ
れ、プログラムデータバス１０１Ｄを介してデータＰＬ
Ａ２２１用の命令レジスタ（ＩＲ）内へロードされる。
ＩＲがロードされると、ＰＣ９３は次の命令読出しサイ
クルを開始する態勢に入る。デューダＰＬＡ（プログラ
マブル論理アレイ）２２１はプロセッサ命令集会内の命
令を事項するためにＭＵＸと全てプロセッサ要素を制御
するための出力を多数備えている。例えば、デコーダＰ
ＬＡ２２１はコマンド信号をパイプラインコントローラ
２２５に送る。後者はパイプライン化された処理演算を
実行するための種々の出力も備えていて、プロセッサ要
素は時間調整されるようになっている。パイプラインコ
ントローラ２２５の出力はＣＡＬＬ、ＲＥＴＣリター
ン）、ＩＡＱ（割込取得）およびＩＡＣＫ（割込み確
認）も含む。
【００２５】デーダメモリ２５はＢＬＫＤ命令中にプロ
グラムカウンタ９３によりアドレス指定される。プログ
ラムカウンタ９３はデータブロックをデータメモリの一
区画から別の区画へ移動させる。累算器２３の内容は
“計算された飛越し" 演算を実行するためにＰＣ９３内
にロードすることができる。これはＢＡＣＣ（累算器内
のアドレスに対する分岐）もしくはＣＡＬＡ（サブルー
チン間接呼出し）命令を使用して実行することができ
る。新たな読取りサイクルを実行するにはＰＣ９３をＰ
Ｃ＋１もしくは分岐アドレス（分岐、呼出し、割込みの
如き命令の場合）の何れかをロードする。分岐が行われ
ない特別の条件分岐の場合には、ＰＣは分岐即値のロケ
ーションを越えてもう一度増分する。条件分岐の場合に
は、プロセッサは条件呼出しとリターンの全補数を有す
る。
グラムカウンタ９３によりアドレス指定される。プログ
ラムカウンタ９３はデータブロックをデータメモリの一
区画から別の区画へ移動させる。累算器２３の内容は
“計算された飛越し" 演算を実行するためにＰＣ９３内
にロードすることができる。これはＢＡＣＣ（累算器内
のアドレスに対する分岐）もしくはＣＡＬＡ（サブルー
チン間接呼出し）命令を使用して実行することができ
る。新たな読取りサイクルを実行するにはＰＣ９３をＰ
Ｃ＋１もしくは分岐アドレス（分岐、呼出し、割込みの
如き命令の場合）の何れかをロードする。分岐が行われ
ない特別の条件分岐の場合には、ＰＣは分岐即値のロケ
ーションを越えてもう一度増分する。条件分岐の場合に
は、プロセッサは条件呼出しとリターンの全補数を有す
る。
【００２６】プロセッサ１３、１５は４深度パイプライ
ンによって演算する。図１Ｂの周辺論理装置（ＰＬＵ）
は制御／状態レジスタもしくは任意のデータメモリロケ
ーション内の多重ビットを直接セット、クリア、トグ
ル、もしくはテストするために使用される。ＰＬＵは累
算器もしくは積レジスタの内容に影響を与えずにデータ
メモリ値に対する直接論理経路を提供する。同ＰＬＵは
レジスタ内の多重制御ビットをセットもしくはクリアし
たりフラッグレジスタ内の多重ビットをテストしたりす
るために使用される。ＰＬＵ４１はデータバス１１１Ｄ
を介してデータメモリ空間からオペランドを一つ取出
し、第２のオペランドをＭＵＸ２２５を介してプログラ
ムバス１０１Ｄ上の長い即値もしくはＤＢＭＲ（ダイナ
ミックビット操作レジスタ）２２３の何れからか取出す
ことによって演算する。
ンによって演算する。図１Ｂの周辺論理装置（ＰＬＵ）
は制御／状態レジスタもしくは任意のデータメモリロケ
ーション内の多重ビットを直接セット、クリア、トグ
ル、もしくはテストするために使用される。ＰＬＵは累
算器もしくは積レジスタの内容に影響を与えずにデータ
メモリ値に対する直接論理経路を提供する。同ＰＬＵは
レジスタ内の多重制御ビットをセットもしくはクリアし
たりフラッグレジスタ内の多重ビットをテストしたりす
るために使用される。ＰＬＵ４１はデータバス１１１Ｄ
を介してデータメモリ空間からオペランドを一つ取出
し、第２のオペランドをＭＵＸ２２５を介してプログラ
ムバス１０１Ｄ上の長い即値もしくはＤＢＭＲ（ダイナ
ミックビット操作レジスタ）２２３の何れからか取出す
ことによって演算する。
【００２７】ＤＢＭＲは先にデータバス１１１Ｄからロ
ードされる。その後、ＰＬＵは２個のオペランド上の命
令によって規定されるその論理演算を実行する。最後
に、その結果はデータバス１１１Ｄを介して第１のオペ
ランドが取出された同じデータロケーションへ書込まれ
る。ＰＬＵはデータメモリ空間内の任意のロケーション
内でビットを直接操作することを可能にする。この直接
的なビット操作は１６ビット長の即値をあるデータロケ
ーションに対してＡＮＤ，ＯＲ，ＸＯＲ処理もしくはロ
ードすることによって処理される。例えば、ＣＢＣＲ
（円形バッファ制御レジスタ）を初期化して円形バッフ
ァ１に対してはＡＲ１を、円形バッファ２に対してはＡ
Ｒ２を使用し、しかもそれら円形バッファを割込み可能
としないためには、ＳＰＬＫ ０２１ｈ，ＣＢＣＲ（周
辺長即値をストアする）を実行する。
ードされる。その後、ＰＬＵは２個のオペランド上の命
令によって規定されるその論理演算を実行する。最後
に、その結果はデータバス１１１Ｄを介して第１のオペ
ランドが取出された同じデータロケーションへ書込まれ
る。ＰＬＵはデータメモリ空間内の任意のロケーション
内でビットを直接操作することを可能にする。この直接
的なビット操作は１６ビット長の即値をあるデータロケ
ーションに対してＡＮＤ，ＯＲ，ＸＯＲ処理もしくはロ
ードすることによって処理される。例えば、ＣＢＣＲ
（円形バッファ制御レジスタ）を初期化して円形バッフ
ァ１に対してはＡＲ１を、円形バッファ２に対してはＡ
Ｒ２を使用し、しかもそれら円形バッファを割込み可能
としないためには、ＳＰＬＫ ０２１ｈ，ＣＢＣＲ（周
辺長即値をストアする）を実行する。
【００２８】後に円形バッファ１と２を後に割込み可能
とするにはＯＰＬＫ ０８８ｈ，ＣＢＣＲ（ビット７と
ビット３をＣＢＣＲにセットする） 特定レジスタもしくはデータワード内の個々のビットを
テストするためにはやはりＢＩＴ命令を介して行われる
が、１データワードはＣＰＬＫ（周長即値を比較せよ）
命令により特定パターンに対してテストすることができ
る。もしデータ値が長い即値と等しければ、ＴＣビット
は１にセットされる。もし任意のＰＬＵ命令の結果がゼ
ロであれば、ＴＣビットがセットされる。ビットのセッ
ト、クリア、トグル機能は長即値の代わりに、１６ビッ
トダイナミックレジスタＤＢＭＲ値によっても実行でき
る。これはＸＰＬ（データに対するＸＯＲ ＤＢＭＲレ
ジスタ）；ＯＰＬＣデータに対するＯＲ ＤＢＭＲレジ
スタ）およびＡＰＬ（データに対するＡＮＤ ＤＢＭＲ
レジスタ）の３個の命令によって行われる。
とするにはＯＰＬＫ ０８８ｈ，ＣＢＣＲ（ビット７と
ビット３をＣＢＣＲにセットする） 特定レジスタもしくはデータワード内の個々のビットを
テストするためにはやはりＢＩＴ命令を介して行われる
が、１データワードはＣＰＬＫ（周長即値を比較せよ）
命令により特定パターンに対してテストすることができ
る。もしデータ値が長い即値と等しければ、ＴＣビット
は１にセットされる。もし任意のＰＬＵ命令の結果がゼ
ロであれば、ＴＣビットがセットされる。ビットのセッ
ト、クリア、トグル機能は長即値の代わりに、１６ビッ
トダイナミックレジスタＤＢＭＲ値によっても実行でき
る。これはＸＰＬ（データに対するＸＯＲ ＤＢＭＲレ
ジスタ）；ＯＰＬＣデータに対するＯＲ ＤＢＭＲレジ
スタ）およびＡＰＬ（データに対するＡＮＤ ＤＢＭＲ
レジスタ）の３個の命令によって行われる。
【００２９】プロセッサはプロセッサに割込む外部装置
に対して利用可能な１６のマスキング可能なユーザ外部
割込みＣＩＮＴ１６−ＩＮＴ１）を有する。内部割込み
はシリアルポート（ＲＩＮＴとＸＩＮＴ）、タイマ（Ｔ
ＩＮＴ）、パリティチェッカー（ＰＮＴＬとＰＮＴ
Ｈ）、およびソフトウエア割込み（ＴＲＡＰ）命令によ
って発生する。割込みは最優先順位を有するリセット
（ＲＳ−）と最低優先順位を有するＩＮＴ１５によって
優先順位をつけられる。割込み制御ブロック２３１はプ
ログラムデータバス１０１Ｄを供給する。テーブルＡ−
５には内外部割込み全体についてのベクトル位置と優先
順位が示されている。ソフトウエア割込みについて使用
されるＴＲＡＰ命令は優先順位がつけられないが、固有
のベクトル配置を有するためここに含ませておく。それ
ぞれの割込みアドレスは２つのロケーションによって隔
てられ、分岐命令がそれらロケーション内に格納できる
ようになっている。
に対して利用可能な１６のマスキング可能なユーザ外部
割込みＣＩＮＴ１６−ＩＮＴ１）を有する。内部割込み
はシリアルポート（ＲＩＮＴとＸＩＮＴ）、タイマ（Ｔ
ＩＮＴ）、パリティチェッカー（ＰＮＴＬとＰＮＴ
Ｈ）、およびソフトウエア割込み（ＴＲＡＰ）命令によ
って発生する。割込みは最優先順位を有するリセット
（ＲＳ−）と最低優先順位を有するＩＮＴ１５によって
優先順位をつけられる。割込み制御ブロック２３１はプ
ログラムデータバス１０１Ｄを供給する。テーブルＡ−
５には内外部割込み全体についてのベクトル位置と優先
順位が示されている。ソフトウエア割込みについて使用
されるＴＲＡＰ命令は優先順位がつけられないが、固有
のベクトル配置を有するためここに含ませておく。それ
ぞれの割込みアドレスは２つのロケーションによって隔
てられ、分岐命令がそれらロケーション内に格納できる
ようになっている。
【００３０】 テーブルＡ−５ 割込みロケーションと優先順 名称 ロケーション 優先順位 作用 外部 図１Ｂでは、バスインターフェースモジュールＢＩＭ２
４１がデータバス１１１Ｄとプログラムデータバス１０
１Ｄ間に接続される。ＢＩＭ２４１はコマンドによって
データをバス１０１Ｄと１１１Ｄ間で転送することを可
能ならしめ、古典的なハーバードアーキテクチャかフォ
ン／イマンアーキテクチャの何れかと比較されるシステ
ムの構造上の柔軟性を大きくする。処理装置と部品回路
を含み、プロセッサ１３、１５に対する改良によって可
能になる本発明のシステムを以下に論ずる。汎用デジタ
ル信号処理用途の場合、これらのシステムはコンボリュ
ーション、相関化、ヒルベルト変換、高速フーリエ変
換、適応フィルタリング、ウィンドウイング、および波
形生成を実行するようにすることが有利である。ある場
合には丁度列挙したばかりの一般的アルゴリズムを伴う
その他のアプリケーションとしてはボイスメール、音声
ボコーディング、音声認識、話者確認、音声向上、音声
合成ならびに音声テキストシステムがある。
４１がデータバス１１１Ｄとプログラムデータバス１０
１Ｄ間に接続される。ＢＩＭ２４１はコマンドによって
データをバス１０１Ｄと１１１Ｄ間で転送することを可
能ならしめ、古典的なハーバードアーキテクチャかフォ
ン／イマンアーキテクチャの何れかと比較されるシステ
ムの構造上の柔軟性を大きくする。処理装置と部品回路
を含み、プロセッサ１３、１５に対する改良によって可
能になる本発明のシステムを以下に論ずる。汎用デジタ
ル信号処理用途の場合、これらのシステムはコンボリュ
ーション、相関化、ヒルベルト変換、高速フーリエ変
換、適応フィルタリング、ウィンドウイング、および波
形生成を実行するようにすることが有利である。ある場
合には丁度列挙したばかりの一般的アルゴリズムを伴う
その他のアプリケーションとしてはボイスメール、音声
ボコーディング、音声認識、話者確認、音声向上、音声
合成ならびに音声テキストシステムがある。
【００３１】本発明による計測によって本発明が適当に
活用できる用途においてスペクトル解析器、関数発生
器、パタニンマッチングシステム、サイスミック処理シ
ステム、過渡分析システム、デジタルフィルタ、および
位相ロックループの向上が実現される。本発明による自
動制御システムによって、エンジン制御、振動分析、ス
キッドのないブレーキング制御、応答乗車制御、音声コ
マンド、自動変速制御が好適に実現される。航海、飛
行、軍事分野では本発明システムは改善されたグローバ
ル位置決めシステム、プロセッサ支援航海システム、レ
ーダ追跡システム、プラットホーム安定化システム、ミ
サイル誘導システム、安全通信システム、レーダ処理そ
の他の処理システムが提供される。
活用できる用途においてスペクトル解析器、関数発生
器、パタニンマッチングシステム、サイスミック処理シ
ステム、過渡分析システム、デジタルフィルタ、および
位相ロックループの向上が実現される。本発明による自
動制御システムによって、エンジン制御、振動分析、ス
キッドのないブレーキング制御、応答乗車制御、音声コ
マンド、自動変速制御が好適に実現される。航海、飛
行、軍事分野では本発明システムは改善されたグローバ
ル位置決めシステム、プロセッサ支援航海システム、レ
ーダ追跡システム、プラットホーム安定化システム、ミ
サイル誘導システム、安全通信システム、レーダ処理そ
の他の処理システムが提供される。
【００３２】本発明によるシステムは更に、全体として
コンピュータディスクドライブモータコントローラ、プ
リンタ、プロッタ、光ディスクコントローラ、サーボ機
械制御システム、ロボット制御システム、レーザプリン
タ制御およびモータ制御システムを提供することができ
る。これらの制御システムの幾らかはロボットコントロ
ーラ、自動組立装置、検査装置、産業駆動装置、数値制
御器、コンピュータ化された電動工具、機密保護アクセ
スシステム、および電力線モニタの如き産業環境に使用
することができる。本文中に開示の原理によって想定さ
れるテレコミュニケーション発明は反響消去装置、ＡＤ
ＰＣＭトランスコーダ、デジタルＰＢＸ、回線中継器、
回線マルチプレクサ、モデム、適当イコライザ、ＤＴＭ
ＦエンコーダとＤＴＭＦデコーダ、データ暗号化装置、
デジタルラジオ、セルラー電話、ファクシミリ、ラウド
スピーカ電話、デジタル音声補間（ＤＳＴ）システム、
パケット交換システム、ビデオ会議システム、およびス
ペクトラム拡散通信システムを包含する。
コンピュータディスクドライブモータコントローラ、プ
リンタ、プロッタ、光ディスクコントローラ、サーボ機
械制御システム、ロボット制御システム、レーザプリン
タ制御およびモータ制御システムを提供することができ
る。これらの制御システムの幾らかはロボットコントロ
ーラ、自動組立装置、検査装置、産業駆動装置、数値制
御器、コンピュータ化された電動工具、機密保護アクセ
スシステム、および電力線モニタの如き産業環境に使用
することができる。本文中に開示の原理によって想定さ
れるテレコミュニケーション発明は反響消去装置、ＡＤ
ＰＣＭトランスコーダ、デジタルＰＢＸ、回線中継器、
回線マルチプレクサ、モデム、適当イコライザ、ＤＴＭ
ＦエンコーダとＤＴＭＦデコーダ、データ暗号化装置、
デジタルラジオ、セルラー電話、ファクシミリ、ラウド
スピーカ電話、デジタル音声補間（ＤＳＴ）システム、
パケット交換システム、ビデオ会議システム、およびス
ペクトラム拡散通信システムを包含する。
【００３３】図形画像分野では、本文中に開示の原理と
装置方法にもとづき更に、光文字認識装置、３次元回転
装置、ロボット視覚システム、映像伝送圧縮装置、パタ
ーン認識装置、画像向上装置、準同形写像処理装置、ワ
ークステーション、およびアニメーションシステムなら
びにデジタルマッピングシステムを包含する。本発明に
より想定できる医療上の発明は例えば、補聴器、患者モ
ニター装置、超音波装置、診断用具、自動補綴ならびに
胎児モニタ、を包含する。本発明による消費財はスタジ
オやテレビステーションで使用される高鮮明度テレビ受
信機や伝送装置の如き高鮮明度テレビ装置を包含する。
更に、本発明の消費財として音楽シンセサイザ、ソリッ
ドステート応答機、レーダ発見器、電力工具、玩具、ゲ
ームを包含する。
装置方法にもとづき更に、光文字認識装置、３次元回転
装置、ロボット視覚システム、映像伝送圧縮装置、パタ
ーン認識装置、画像向上装置、準同形写像処理装置、ワ
ークステーション、およびアニメーションシステムなら
びにデジタルマッピングシステムを包含する。本発明に
より想定できる医療上の発明は例えば、補聴器、患者モ
ニター装置、超音波装置、診断用具、自動補綴ならびに
胎児モニタ、を包含する。本発明による消費財はスタジ
オやテレビステーションで使用される高鮮明度テレビ受
信機や伝送装置の如き高鮮明度テレビ装置を包含する。
更に、本発明の消費財として音楽シンセサイザ、ソリッ
ドステート応答機、レーダ発見器、電力工具、玩具、ゲ
ームを包含する。
【００３４】本文中で想定されるシステム面は優れたシ
ステムアーキテクチャ、システム性能、システム信頼性
と経済性を備える点を強調しておくべきであろう。例え
ば、図２において本発明による産業工程と保護目的制御
システム３００は特定の産業環境に固有の物理学的変数
を検知する産業用センサ３０１、３０３を包含する。セ
ンサ３０１と３０３からの信号は、図１Ｂの改良ＰＬＵ
（並列論理装置）を備える図１Ａと図１Ｂの信号処理装
置１１に提供される。インターフェース３０５はレジス
タロケーションＡ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇとドライバ
（図示せず）を備える。上記レジスタロケーションはド
ライバと各ライン３０７を介してモータ３１１により駆
動される産業処理と、リレー３１３により制御されるリ
レー操作装置と、ソレノイド弁３１５を含む各種バルブ
に接続される。
ステムアーキテクチャ、システム性能、システム信頼性
と経済性を備える点を強調しておくべきであろう。例え
ば、図２において本発明による産業工程と保護目的制御
システム３００は特定の産業環境に固有の物理学的変数
を検知する産業用センサ３０１、３０３を包含する。セ
ンサ３０１と３０３からの信号は、図１Ｂの改良ＰＬＵ
（並列論理装置）を備える図１Ａと図１Ｂの信号処理装
置１１に提供される。インターフェース３０５はレジス
タロケーションＡ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇとドライバ
（図示せず）を備える。上記レジスタロケーションはド
ライバと各ライン３０７を介してモータ３１１により駆
動される産業処理と、リレー３１３により制御されるリ
レー操作装置と、ソレノイド弁３１５を含む各種バルブ
に接続される。
【００３５】産業上の処理と保護目的制御環境では、種
々の工学上と経済上の問題が相反して作用する。もし産
業工程のスピードとスループットが高い場合には、リア
ルタイムで発生しセンサ３０１と３０３により検出され
る比較的急速な変化の重要性を解釈するために装置１１
の処理能力に対して重い負担が課せられる。他方、セン
サ３０１と３０３により検出される現実世界の条件に応
ずるために必要な制御機能も迅速に行う必要がある。Ｐ
ＬＵ４１を追加して装置１１が単一の半導体チップに製
作される時の余分の費用を無視しうるようにして装置１
１に対する競合する要求を解決することが有利である。
このようにして、産業上の処理速度、保護目的の制御の
迅速さ、制御の正確さは相当向上させることができる。
々の工学上と経済上の問題が相反して作用する。もし産
業工程のスピードとスループットが高い場合には、リア
ルタイムで発生しセンサ３０１と３０３により検出され
る比較的急速な変化の重要性を解釈するために装置１１
の処理能力に対して重い負担が課せられる。他方、セン
サ３０１と３０３により検出される現実世界の条件に応
ずるために必要な制御機能も迅速に行う必要がある。Ｐ
ＬＵ４１を追加して装置１１が単一の半導体チップに製
作される時の余分の費用を無視しうるようにして装置１
１に対する競合する要求を解決することが有利である。
このようにして、産業上の処理速度、保護目的の制御の
迅速さ、制御の正確さは相当向上させることができる。
【００３６】図３において、本発明の自動車３２１は車
輪と車軸を取付けるシャシー３２３と、エンジン３２
５、サスペンション３２７、ブレーキ３２９を備える。
ボデー３３１はシャシー３２３に対してサスペンション
を備える乗客用コンパートメントを形成する。アクチブ
なサスペンション３３５はばねとアブソーバサスペンシ
ョンの技術を増加し、ビットＡ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，
Ｇ，Ｈ，Ｉ，Ｊ，Ｋ，Ｌ，Ｍ，Ｎに対するロケーション
を有するインターフェース３４１を介して制御される。
並行計算プロセッサ３４３は図１Ａと図１Ｂ中に開示さ
れたタイプの計算装置を使用し、データバス３５１Ｄと
プログラムデータバス３６１Ｄに接続される少なくとも
一つの並列論理装置４１を備える。多数のセンサはセン
サ３７１、３７３、３７５を包含し、それらは、サスペ
ンションの機能、エンジンの動作、スキッドに抗する制
御作用をそれぞれ監視する。
輪と車軸を取付けるシャシー３２３と、エンジン３２
５、サスペンション３２７、ブレーキ３２９を備える。
ボデー３３１はシャシー３２３に対してサスペンション
を備える乗客用コンパートメントを形成する。アクチブ
なサスペンション３３５はばねとアブソーバサスペンシ
ョンの技術を増加し、ビットＡ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，
Ｇ，Ｈ，Ｉ，Ｊ，Ｋ，Ｌ，Ｍ，Ｎに対するロケーション
を有するインターフェース３４１を介して制御される。
並行計算プロセッサ３４３は図１Ａと図１Ｂ中に開示さ
れたタイプの計算装置を使用し、データバス３５１Ｄと
プログラムデータバス３６１Ｄに接続される少なくとも
一つの並列論理装置４１を備える。多数のセンサはセン
サ３７１、３７３、３７５を包含し、それらは、サスペ
ンションの機能、エンジンの動作、スキッドに抗する制
御作用をそれぞれ監視する。
【００３７】エンジン制御システム３８１はインターフ
ェース３４１のロケーションの幾つかに接続される。同
様にアンチスキッド制動制御システム３８３がインター
フェース３４１のそれ以外のビットに接続される。自動
車の信頼性、安全性、乗客の快適さ、経済性といった多
数の考慮すべき問題は従来の自動車システムに対して重
い負担を課している。図３の発明では、自動車３２１
は、本発明の極度に柔軟な平行処理と制御性の利点によ
ってこれら領域の何れもしくは全てにおいて改善されて
いる。図２と図３のシステムと本文中に述べるシステム
に使用される装置１１の如き装置は装置性能の向上の問
題に取組むだけでなく、ユーザのシステム性能全体とコ
ストを規定する産業上システムの問題点を解決するもの
である。
ェース３４１のロケーションの幾つかに接続される。同
様にアンチスキッド制動制御システム３８３がインター
フェース３４１のそれ以外のビットに接続される。自動
車の信頼性、安全性、乗客の快適さ、経済性といった多
数の考慮すべき問題は従来の自動車システムに対して重
い負担を課している。図３の発明では、自動車３２１
は、本発明の極度に柔軟な平行処理と制御性の利点によ
ってこれら領域の何れもしくは全てにおいて改善されて
いる。図２と図３のシステムと本文中に述べるシステム
に使用される装置１１の如き装置は装置性能の向上の問
題に取組むだけでなく、ユーザのシステム性能全体とコ
ストを規定する産業上システムの問題点を解決するもの
である。
【００３８】実施例の装置１１は命令を５０ナノセカン
ドで実行し、半導体製作による改良によって更に命令速
度を可能にすることができる。オンチッププログラムメ
モリはＲＡＭに依拠し、安価な外部メモリからプログラ
ムをブートロードしやすくしてある。他のバージョンは
更にコストを低減するためにＲＯＭに依拠することが好
適である。図４のデジタル制御モータシステム４００は
図１Ａと図１Ｂの装置１１を有するデジタルコンピュー
タ４０１を備える。デジタルコンピュータ４０１は出力
μ（ｎ）を零次ホールド回路ＺＯＨ４０３に供給する。
ＺＯＨ４０３は産業用機械、家庭用機器、軍事設備、そ
の他の応用システム環境において制御出力μ（ｔ）をＤ
Ｃサーボモータ４０５に供給する。
ドで実行し、半導体製作による改良によって更に命令速
度を可能にすることができる。オンチッププログラムメ
モリはＲＡＭに依拠し、安価な外部メモリからプログラ
ムをブートロードしやすくしてある。他のバージョンは
更にコストを低減するためにＲＯＭに依拠することが好
適である。図４のデジタル制御モータシステム４００は
図１Ａと図１Ｂの装置１１を有するデジタルコンピュー
タ４０１を備える。デジタルコンピュータ４０１は出力
μ（ｎ）を零次ホールド回路ＺＯＨ４０３に供給する。
ＺＯＨ４０３は産業用機械、家庭用機器、軍事設備、そ
の他の応用システム環境において制御出力μ（ｔ）をＤ
Ｃサーボモータ４０５に供給する。
【００３９】サーボモータ４０５の入力μ（ｔ）に対す
る作業上の応答はｙ（ｔ）で示される。センサ４０７は
モータ出力ｙ（ｔ）のトランスジューサであって、サン
プラ４０９に送り、それは今度はサンプリングされたデ
ジタル出力ｙ（ｎ）を割込ラインＩＮＹ−を介して減算
器４０１に供給する。人間によるもしくは自動監視制御
からの基準入力γ（ｎ）がもう一つの入力として減算器
４１１に外部供給される。その後、誤差ｅ（ｎ）がデジ
タルコントローラ４０１に送られループを閉じる。装置
１１はコントローラ４０１に対して図２におけるような
サーボモータの他に他の要素を処理制御するための高い
ループ帯域幅と多重機能性を付与する。装置１１のゼロ
オーバヘッドの割込みコンテキスト切替えによって帯域
幅は更に拡大され、ポーリングアーキテクチャーに対す
る魅力的な代替手段を提供する。
る作業上の応答はｙ（ｔ）で示される。センサ４０７は
モータ出力ｙ（ｔ）のトランスジューサであって、サン
プラ４０９に送り、それは今度はサンプリングされたデ
ジタル出力ｙ（ｎ）を割込ラインＩＮＹ−を介して減算
器４０１に供給する。人間によるもしくは自動監視制御
からの基準入力γ（ｎ）がもう一つの入力として減算器
４１１に外部供給される。その後、誤差ｅ（ｎ）がデジ
タルコントローラ４０１に送られループを閉じる。装置
１１はコントローラ４０１に対して図２におけるような
サーボモータの他に他の要素を処理制御するための高い
ループ帯域幅と多重機能性を付与する。装置１１のゼロ
オーバヘッドの割込みコンテキスト切替えによって帯域
幅は更に拡大され、ポーリングアーキテクチャーに対す
る魅力的な代替手段を提供する。
【００４０】図５において、多変数状態コントローラ４
２１は装置１１のプロセッサを用いて高次アルゴリズム
を実行する。状態コントローラ４２１は基準入力γ
（ｎ）を受取り、出力μ（ｎ）をモニタ４２３に供給す
る。多重電気変数（位置Ｘ１、速度Ｘ２、電力Ｘ３、ト
ルクＸ４）が状態コントローラ４２１に帰還される。４
変数Ｘ１−Ｘ４（例えば線形結合形をとる）の任意の１
つもしくはそれ以上を各種の操作目的に制御することが
望ましい。システムは制御された速度もしくはトルクア
プリケーションを実行することが可能で、ステップモー
タと可逆モータを運転する。図６において、モータ４３
１はサンプラ４３３により検出されサンプリングされて
動作する。プロセッサ４３５は装置１１を含み、サンプ
ラ４３３により割込み駆動される。装置４３３により判
断される速度情報は図１Ａと図１Ｂに関して述べたよう
な改良プロセッサ４３５に帰還される。プログラムメモ
リ６１（図１Ａ）におけるソフトウェアは評価アルゴリ
ズムプロセス４３７をして実行される。プロセス４３７
は速度、位置、電流の情報をプロセス４３５の状態コン
トローラプロセス４３９に提供する。デジタル出力μ
（ｎ）は出力として状態コントローラ４３９から零次ホ
ールド回路４４１へ供給され、後者は今度はモータ４３
１を駆動する。
２１は装置１１のプロセッサを用いて高次アルゴリズム
を実行する。状態コントローラ４２１は基準入力γ
（ｎ）を受取り、出力μ（ｎ）をモニタ４２３に供給す
る。多重電気変数（位置Ｘ１、速度Ｘ２、電力Ｘ３、ト
ルクＸ４）が状態コントローラ４２１に帰還される。４
変数Ｘ１−Ｘ４（例えば線形結合形をとる）の任意の１
つもしくはそれ以上を各種の操作目的に制御することが
望ましい。システムは制御された速度もしくはトルクア
プリケーションを実行することが可能で、ステップモー
タと可逆モータを運転する。図６において、モータ４３
１はサンプラ４３３により検出されサンプリングされて
動作する。プロセッサ４３５は装置１１を含み、サンプ
ラ４３３により割込み駆動される。装置４３３により判
断される速度情報は図１Ａと図１Ｂに関して述べたよう
な改良プロセッサ４３５に帰還される。プログラムメモ
リ６１（図１Ａ）におけるソフトウェアは評価アルゴリ
ズムプロセス４３７をして実行される。プロセス４３７
は速度、位置、電流の情報をプロセス４３５の状態コン
トローラプロセス４３９に提供する。デジタル出力μ
（ｎ）は出力として状態コントローラ４３９から零次ホ
ールド回路４４１へ供給され、後者は今度はモータ４３
１を駆動する。
【００４１】モータはソリッドヌテート電子スイッチが
ブロック４３１内のコア、コイル、ロータと関連するブ
ラシレスＤＣモータであることが望ましい。図４−図６
のシステムはシャフトエンコーダ、ホール効果光ロータ
位置検出と巻線からの位置の逆起電力検出法を備えてい
る。図７において、ロボット制御システム４５１は、ロ
ボットアーム４５５端にモータ駆動の把持機構４５３を
備えている。ロボットアーム４５５は回転軸４５７．
１，４５７．２，４５７．３，４５７．４を備える構造
をしている。アーム４５５上の関節点４５９．１，４５
９．２，４５９．３，４５０．４にはセンサと高応答性
の正確に制御可能なモータが配置される。かかる多数の
モータとセンサをロボットアーム機構４５５を正確に位
置決めし活用するために使用することが望ましい。然し
ながら、上記多数のセンサとモータはシステム全体とコ
ントローラ４６１に対して競合する要求を課する。コン
トローラ４６１は図１Ａと図１Ｂの装置とシステム４５
１の割込み駆動アーキテクチャーを含めることによって
これらのシステム要求を解決する。コントローラ４６１
はＩ／Ｏインターフェース４６３と相互に交信する。後
者はロボットアーム４５５に対する並列論理装置４１に
よってビット操作と共に、Ａ／Ｄ変換とＤ／Ａ変換を実
行する。インターフェース４６３は航行モータ４６７と
ロボットアーム４５５と把持機構４５３と関連するセン
サから位置と圧力の応答を受取る。また、インターフェ
ース４６３はサーボアンプ４６５を経てロボットアーム
４５５の各モータ４６７に制御コマンドを供給する。
ブロック４３１内のコア、コイル、ロータと関連するブ
ラシレスＤＣモータであることが望ましい。図４−図６
のシステムはシャフトエンコーダ、ホール効果光ロータ
位置検出と巻線からの位置の逆起電力検出法を備えてい
る。図７において、ロボット制御システム４５１は、ロ
ボットアーム４５５端にモータ駆動の把持機構４５３を
備えている。ロボットアーム４５５は回転軸４５７．
１，４５７．２，４５７．３，４５７．４を備える構造
をしている。アーム４５５上の関節点４５９．１，４５
９．２，４５９．３，４５０．４にはセンサと高応答性
の正確に制御可能なモータが配置される。かかる多数の
モータとセンサをロボットアーム機構４５５を正確に位
置決めし活用するために使用することが望ましい。然し
ながら、上記多数のセンサとモータはシステム全体とコ
ントローラ４６１に対して競合する要求を課する。コン
トローラ４６１は図１Ａと図１Ｂの装置とシステム４５
１の割込み駆動アーキテクチャーを含めることによって
これらのシステム要求を解決する。コントローラ４６１
はＩ／Ｏインターフェース４６３と相互に交信する。後
者はロボットアーム４５５に対する並列論理装置４１に
よってビット操作と共に、Ａ／Ｄ変換とＤ／Ａ変換を実
行する。インターフェース４６３は航行モータ４６７と
ロボットアーム４５５と把持機構４５３と関連するセン
サから位置と圧力の応答を受取る。また、インターフェ
ース４６３はサーボアンプ４６５を経てロボットアーム
４５５の各モータ４６７に制御コマンドを供給する。
【００４２】コントローラ４６１はスタティックラム
（ＳＲＡＭ）とプログラマブルリードオンリーメモリ
（ＰＲＯＭ）と関連したメモリ４６７を有する。低速の
周辺装置４６９はコントローラ４７１と関連し、それら
はコントローラ４６１のページ環境に敏感な待機特性に
よって効率的に格納される。コントローラ４６１は安全
制御装置４７５に応答するシステム管理プログラムＣＰ
Ｕ４７３によって、それに供給されるハイレベルコマン
ドに応答する。システム管理プログラム４７３はＩ／Ｏ
とＲＳ２３２ドライバ４７５を介してコントローラ４６
１と交信する。本発明のデジタル制御システムは以前に
は利用できなかった制御精度、速度経済性といった性能
性の利点を可能にする。もう一つの例として、ディスク
ドライブは、スピンドルモータ装置により高速で回転す
る情報ストアディスクを備える。別のアクチュエータと
呼ばれる制御によって読取り／書込みヘッド要素を情報
ストアディスクに対して整合させる。
（ＳＲＡＭ）とプログラマブルリードオンリーメモリ
（ＰＲＯＭ）と関連したメモリ４６７を有する。低速の
周辺装置４６９はコントローラ４７１と関連し、それら
はコントローラ４６１のページ環境に敏感な待機特性に
よって効率的に格納される。コントローラ４６１は安全
制御装置４７５に応答するシステム管理プログラムＣＰ
Ｕ４７３によって、それに供給されるハイレベルコマン
ドに応答する。システム管理プログラム４７３はＩ／Ｏ
とＲＳ２３２ドライバ４７５を介してコントローラ４６
１と交信する。本発明のデジタル制御システムは以前に
は利用できなかった制御精度、速度経済性といった性能
性の利点を可能にする。もう一つの例として、ディスク
ドライブは、スピンドルモータ装置により高速で回転す
る情報ストアディスクを備える。別のアクチュエータと
呼ばれる制御によって読取り／書込みヘッド要素を情報
ストアディスクに対して整合させる。
【００４３】実施例は更に、システム処理と診断操作と
共にアクチュエータ制御とスピンドルモータ制御の双方
に対してシングルチップとする解決方法を提供すること
さえ可能である。コントローラ４６１に対して過重な負
担を加えずに精巧な機能を内蔵させることができる。コ
ントローラ４６１内にはデジタルノッチフィルタを設け
ることによって機械的共振を消去することができる。状
態評価器は速度と電流を評価することができる。カルマ
ンフィルタはセンサのノイズを低減する。適応制御によ
って温度の変動と機械的振動を補償することができる。
装置１１は更に、スピンドルモータ速度を制御するため
にオンチップＰＷＭのパルス幅変調出力を提供する。テ
ープドライブ、プリンタ、ブロック、光ディスクシステ
ムにおいても同様な作用を組込むことが容易である。本
発明のデジタル制御によって高速でより正確な速度制御
が得られると共に、それと匹敵するコストでＩ／Ｏ技術
内の高速アクセスを実現することができるため当該技術
水準を高めることができる。
共にアクチュエータ制御とスピンドルモータ制御の双方
に対してシングルチップとする解決方法を提供すること
さえ可能である。コントローラ４６１に対して過重な負
担を加えずに精巧な機能を内蔵させることができる。コ
ントローラ４６１内にはデジタルノッチフィルタを設け
ることによって機械的共振を消去することができる。状
態評価器は速度と電流を評価することができる。カルマ
ンフィルタはセンサのノイズを低減する。適応制御によ
って温度の変動と機械的振動を補償することができる。
装置１１は更に、スピンドルモータ速度を制御するため
にオンチップＰＷＭのパルス幅変調出力を提供する。テ
ープドライブ、プリンタ、ブロック、光ディスクシステ
ムにおいても同様な作用を組込むことが容易である。本
発明のデジタル制御によって高速でより正確な速度制御
が得られると共に、それと匹敵するコストでＩ／Ｏ技術
内の高速アクセスを実現することができるため当該技術
水準を高めることができる。
【００４４】ミサイル誘導システムにおいては、本発明
の操作能力の向上によって、ミサイルシステムのより正
確な誘導が可能になり、作業目的を達成するために必要
な高価なミサイルの数を低減することができる。更に、
プロセッサチップが小数でも等しい性能を実現できるた
め、軽量となり特徴を豊かにペイロードを向上させるこ
とが可能になる。図８において、本発明の衛星テレコミ
ュニケーションシステムは２５０ミリセカンドの遅れを
伴う衛星伝送路によって通信する第１のステーション５
０１と５０３を備えている。遠端電話５０５と近端電話
５０７は、それぞれハイブリッド５０９と５１１により
地球ステーション５０１と５１１に接続される。ハイブ
リッド５０９と５１１は各地球ステーション５０１と５
０３に対して８ミリセカンド遅延させられる。従って、
遠端と近端の電話５０５、５０７間に満足のゆくテレコ
ミュニケーションを可能にするにはエコー消去が必要で
ある。更に、多数の電話会話回路を一時に供給する能力
が必要となる。これはテレコミュニケーション設備に対
して極端な処理上の負担を課するものである。
の操作能力の向上によって、ミサイルシステムのより正
確な誘導が可能になり、作業目的を達成するために必要
な高価なミサイルの数を低減することができる。更に、
プロセッサチップが小数でも等しい性能を実現できるた
め、軽量となり特徴を豊かにペイロードを向上させるこ
とが可能になる。図８において、本発明の衛星テレコミ
ュニケーションシステムは２５０ミリセカンドの遅れを
伴う衛星伝送路によって通信する第１のステーション５
０１と５０３を備えている。遠端電話５０５と近端電話
５０７は、それぞれハイブリッド５０９と５１１により
地球ステーション５０１と５１１に接続される。ハイブ
リッド５０９と５１１は各地球ステーション５０１と５
０３に対して８ミリセカンド遅延させられる。従って、
遠端と近端の電話５０５、５０７間に満足のゆくテレコ
ミュニケーションを可能にするにはエコー消去が必要で
ある。更に、多数の電話会話回路を一時に供給する能力
が必要となる。これはテレコミュニケーション設備に対
して極端な処理上の負担を課するものである。
【００４５】図９において、実施例のエコーキャンセラ
５１５を５１１の如き各ハイブリッドと関連させること
によって通信回路の送信を改善している。装置１１はエ
コー消去アルゴリズムを高速で実行すると共に、チップ
あたり衛星通信数をより多く経済的に行えるようになっ
ている。もう一つのシステム実施例は改良されたモデム
である。図１０において、モデム送信機としてプログラ
ミングされた装置１１内の演算のプロセス線図はコーデ
ィングステップ５２７がその後に続くスクランブルステ
ップ５２５を含む。同ステップ５２５では補間手続５２
９、５３１に対してそれぞれ直角デジタル信号Ｉ〔ｎＴ
ｂ〕とＱ〔ｎＴｂ〕が提供される。デジタル変調計算５
３３と５３５では、補間された直角信号と、それぞれ三
角法のコサイン値とサイン値を与えるリードオンリーメ
モリ（ＲＯＭ）からの予めストアされた定数との乗算が
行われる。変調信号はその後加算ステップ５３７で加算
される。装置１１に接続されたＤ／Ａ変換器はステップ
５３９で変調信号をＤ／Ａ変換する。係数Ｃ１による利
得制御がその後モデム伝送中に行われＤＡＡに送られ
る。
５１５を５１１の如き各ハイブリッドと関連させること
によって通信回路の送信を改善している。装置１１はエ
コー消去アルゴリズムを高速で実行すると共に、チップ
あたり衛星通信数をより多く経済的に行えるようになっ
ている。もう一つのシステム実施例は改良されたモデム
である。図１０において、モデム送信機としてプログラ
ミングされた装置１１内の演算のプロセス線図はコーデ
ィングステップ５２７がその後に続くスクランブルステ
ップ５２５を含む。同ステップ５２５では補間手続５２
９、５３１に対してそれぞれ直角デジタル信号Ｉ〔ｎＴ
ｂ〕とＱ〔ｎＴｂ〕が提供される。デジタル変調計算５
３３と５３５では、補間された直角信号と、それぞれ三
角法のコサイン値とサイン値を与えるリードオンリーメ
モリ（ＲＯＭ）からの予めストアされた定数との乗算が
行われる。変調信号はその後加算ステップ５３７で加算
される。装置１１に接続されたＤ／Ａ変換器はステップ
５３９で変調信号をＤ／Ａ変換する。係数Ｃ１による利
得制御がその後モデム伝送中に行われＤＡＡに送られ
る。
【００４６】図１１では、もう一つの装置１１を使用す
るモデム受信機がＤＡＡからアナログ通信信号を受取
る。Ａ／Ｄ変換器５２１は装置１１を使用するデジタル
信号プロセッサ向けに情報をデジタル化する。高速のも
しくはデジタル変換は従来のプロセッサの入力処理に対
して重い負担を課す。ＤＳＰ１１はオーバヘッドがゼロ
の割込みコンテキストを提供することによってＡ／Ｄ５
２１の如きデジタル化要素からの割込みを極端に効率的
に行うと同時に、モデムアルゴリズムを実行するために
強力なデジタル信号処理計算能力を備えるようにするこ
とが望ましい。装置１１の出力は出力Ｄ〔ｎＴ〕を供給
する汎用同期非同期送受信機（ＵＳＡＲＴ）５２３に供
給される。図１２において、図１１のシステムによるモ
デム受信のプロセス線図は、サンプリング周波数ｆｓで
Ａ／Ｄ変換を行う信号ｓ（ｔ）を供給するＤＡＡから受
信直後に係数Ｇ２により自動利得制御する操作を伴う。
デジタル化信号はＳ〔ｎＴｓ〕であって、個々の自動利
得制御が後続するデジタルフィルタリングステップＢＰ
Ｆ１とＢＰＦ２はより行われる、第１は第２の帯域フィ
ルタを伴うデジタル処理用に供給される。復調アルゴリ
ズムによって２個の復調信号Ｉ′〔ｎＴｓ〕とＱ′〔ｎ
Ｔｓ〕がつくりだされる。搬送波回収用に使用されるこ
れら２個の信号Ｉ′とＱ′とは復調アルゴリズムに帰還
される。同時に、Ｉ′とＱ′とはデシジョンアルゴリズ
ムに供給されクロック回収に応じて処理される。デコー
ディングプロセス５５１はそのデシジョンアルゴリズム
に従う。デコーディング５５１の次にはデスクランブル
アルゴリズム５５が続く。同アルゴリズム５５はＰＬＵ
４１による集中的なビット操作が伴い入力信号ｄ〔ｎ
Ｔ〕を回復する。
るモデム受信機がＤＡＡからアナログ通信信号を受取
る。Ａ／Ｄ変換器５２１は装置１１を使用するデジタル
信号プロセッサ向けに情報をデジタル化する。高速のも
しくはデジタル変換は従来のプロセッサの入力処理に対
して重い負担を課す。ＤＳＰ１１はオーバヘッドがゼロ
の割込みコンテキストを提供することによってＡ／Ｄ５
２１の如きデジタル化要素からの割込みを極端に効率的
に行うと同時に、モデムアルゴリズムを実行するために
強力なデジタル信号処理計算能力を備えるようにするこ
とが望ましい。装置１１の出力は出力Ｄ〔ｎＴ〕を供給
する汎用同期非同期送受信機（ＵＳＡＲＴ）５２３に供
給される。図１２において、図１１のシステムによるモ
デム受信のプロセス線図は、サンプリング周波数ｆｓで
Ａ／Ｄ変換を行う信号ｓ（ｔ）を供給するＤＡＡから受
信直後に係数Ｇ２により自動利得制御する操作を伴う。
デジタル化信号はＳ〔ｎＴｓ〕であって、個々の自動利
得制御が後続するデジタルフィルタリングステップＢＰ
Ｆ１とＢＰＦ２はより行われる、第１は第２の帯域フィ
ルタを伴うデジタル処理用に供給される。復調アルゴリ
ズムによって２個の復調信号Ｉ′〔ｎＴｓ〕とＱ′〔ｎ
Ｔｓ〕がつくりだされる。搬送波回収用に使用されるこ
れら２個の信号Ｉ′とＱ′とは復調アルゴリズムに帰還
される。同時に、Ｉ′とＱ′とはデシジョンアルゴリズ
ムに供給されクロック回収に応じて処理される。デコー
ディングプロセス５５１はそのデシジョンアルゴリズム
に従う。デコーディング５５１の次にはデスクランブル
アルゴリズム５５が続く。同アルゴリズム５５はＰＬＵ
４１による集中的なビット操作が伴い入力信号ｄ〔ｎ
Ｔ〕を回復する。
【００４７】図１２に示すように、モデム受信アルゴリ
ズムの数多くのステップは集中的な多数の計算能力とＰ
ＬＵ４１により提供されるビット操作とにより、単一の
デジタル信号処理装置１１によって行うのが有利であ
る。図１３において、装置１１を組込んだ計算装置５６
１は、インターフェース５６５を介してホストコンピュ
ータ５６３と共働する。高容量の外部メモリ５６３がイ
ンターフェース５６９によりコンピュータ５６１と境界
を接している。コンピュータ５６１は周辺ラッチ５７１
と５７３を介して双方向パルス符号変調（ＰＣＭ）通信
をサポートすることが有利である。ラッチ５７１はシリ
アル／バラレル変換器５７５に連結され、外部装置５７
７からのＰＣＭ通信を受信する。コンピュータ５６１
は、ラッチ５７３とパラレル／シリアル装置５７９を介
して交信し、シリアルＰＣＭデータの流れを外部装置５
７７に供給する。
ズムの数多くのステップは集中的な多数の計算能力とＰ
ＬＵ４１により提供されるビット操作とにより、単一の
デジタル信号処理装置１１によって行うのが有利であ
る。図１３において、装置１１を組込んだ計算装置５６
１は、インターフェース５６５を介してホストコンピュ
ータ５６３と共働する。高容量の外部メモリ５６３がイ
ンターフェース５６９によりコンピュータ５６１と境界
を接している。コンピュータ５６１は周辺ラッチ５７１
と５７３を介して双方向パルス符号変調（ＰＣＭ）通信
をサポートすることが有利である。ラッチ５７１はシリ
アル／バラレル変換器５７５に連結され、外部装置５７
７からのＰＣＭ通信を受信する。コンピュータ５６１
は、ラッチ５７３とパラレル／シリアル装置５７９を介
して交信し、シリアルＰＣＭデータの流れを外部装置５
７７に供給する。
【００４８】図１４において、ビデオ画像システム６０
１はＲＯＭ６０３とＲＡＭ６０５によりサポートされた
装置１１を備える。データ収集センサ６０７．１〜６０
７．ｎは、入力を変換器６０９に送り、後者はその後、
大量のデジタルデータを装置１１に供給する。図１４
は、ＡＬＵ２１の累算器２３と、乗算器アレイ５３と、
積レジスタ５１とを強調したもので、ＡＲＡＵ１２３を
含むアドレス指定装置を有する。制御要素６１５は全体
としてデコーダＰＬＡ２２１と図１Ａのパイプラインコ
ントローラ２２５を示したものである。オンチップＩ／
Ｏ周辺装置（図示せず）は並外れて高品質の出力をビデ
オ表示装置６１９は供給するバス６１７と交信する。監
視入出力Ｉ／Ｏ６２１も装置１１に設けられる。装置１
１のアドレス指定能力が優れているため、命令によって
積を積レジスタ５１から直接アドレス指定回路１２３へ
転送し転送中に任意のメモリロケーションをバイパスす
るための制御６１５が実行される。メモリマッピングの
ため、図１Ａと図１Ｂの任意の対の計算コアレジスタが
アクセスされ、それらの図上のレジスタに至る矢印にか
かわりなく、データバス１１１Ｄを介してそれらの間で
メモリバイパス転送を行うようにするのが有利である。
装置１１の乗算能力がアドレス指定作用中で活用される
ために、回路は少なくとも３つの次元によりメモリ内に
アクセスできるエントリーを有するようなアレイを電子
メモリ６０５内に確立する。ビデオディスプレイ６１９
は装置１１による多次元アレイ処理から発生する出力を
表示する。メモリ６０５が多次元アレイ内に必ずしもあ
る必要はなく、アドレス指定が装置１１によって迅速に
実行され、情報が要求に応じてあたかもそれぞれ多数ア
レイ次元を表わす変数によって直接アクセス可能である
かの如くアクセスできるようにすることはいうまでもな
い。例えば、アドレス次元Ａ１，Ａ２，Ａ３を有する３
次元立体アレイは等式Ｎ2 ×Ａ３＋Ｎ×Ａ２＋Ａ１に従
ってアドレス指定できるようにすることが適している。
２次元アレイでアドレス指定目的には図１Ａのレジスタ
１９９からの索引カウントに従って単純に反復加算する
だけで十分である。然しながら、３次元とそれ以上の次
元を収納するには、同プロセスは乗算器５３の積能力を
導入することによって相当迅速に処理することができ
る。
１はＲＯＭ６０３とＲＡＭ６０５によりサポートされた
装置１１を備える。データ収集センサ６０７．１〜６０
７．ｎは、入力を変換器６０９に送り、後者はその後、
大量のデジタルデータを装置１１に供給する。図１４
は、ＡＬＵ２１の累算器２３と、乗算器アレイ５３と、
積レジスタ５１とを強調したもので、ＡＲＡＵ１２３を
含むアドレス指定装置を有する。制御要素６１５は全体
としてデコーダＰＬＡ２２１と図１Ａのパイプラインコ
ントローラ２２５を示したものである。オンチップＩ／
Ｏ周辺装置（図示せず）は並外れて高品質の出力をビデ
オ表示装置６１９は供給するバス６１７と交信する。監
視入出力Ｉ／Ｏ６２１も装置１１に設けられる。装置１
１のアドレス指定能力が優れているため、命令によって
積を積レジスタ５１から直接アドレス指定回路１２３へ
転送し転送中に任意のメモリロケーションをバイパスす
るための制御６１５が実行される。メモリマッピングの
ため、図１Ａと図１Ｂの任意の対の計算コアレジスタが
アクセスされ、それらの図上のレジスタに至る矢印にか
かわりなく、データバス１１１Ｄを介してそれらの間で
メモリバイパス転送を行うようにするのが有利である。
装置１１の乗算能力がアドレス指定作用中で活用される
ために、回路は少なくとも３つの次元によりメモリ内に
アクセスできるエントリーを有するようなアレイを電子
メモリ６０５内に確立する。ビデオディスプレイ６１９
は装置１１による多次元アレイ処理から発生する出力を
表示する。メモリ６０５が多次元アレイ内に必ずしもあ
る必要はなく、アドレス指定が装置１１によって迅速に
実行され、情報が要求に応じてあたかもそれぞれ多数ア
レイ次元を表わす変数によって直接アクセス可能である
かの如くアクセスできるようにすることはいうまでもな
い。例えば、アドレス次元Ａ１，Ａ２，Ａ３を有する３
次元立体アレイは等式Ｎ2 ×Ａ３＋Ｎ×Ａ２＋Ａ１に従
ってアドレス指定できるようにすることが適している。
２次元アレイでアドレス指定目的には図１Ａのレジスタ
１９９からの索引カウントに従って単純に反復加算する
だけで十分である。然しながら、３次元とそれ以上の次
元を収納するには、同プロセスは乗算器５３の積能力を
導入することによって相当迅速に処理することができ
る。
【００４９】図１５と図１６はそれぞれ本発明のビデオ
処理装置の機能指向性のハードウエアブロック指向線図
を示す。これらシステムに対するアプリケーションは新
たなワークステーション、コンピュータインターフェー
ス、テレビ製品、および高鮮明度テレビ（ＨＤＴＶ）製
品を提供する。図１５では、ホストコンピュータ６３１
は装置１１による数値処理に対するデータ入力を提供す
る。ビデオピクセル処理６３３の次にはメモリ制御処理
６３５が続く。ビデオディスプレイのためのＣＲＴ制御
機能６３７は数値処理６３９、ピクセル処理６３３およ
びメモリ制御６３５と調整されている。メモリ制御６３
５処理からの出力は、フレームバッファメモリ６４１に
供給した後、シフトレジスタ６４３に供給される。フレ
ームバッファメモリとシフトレジスタ６４１と６４３
は、テキサスインストルメンツ社のＴＭＳ４１６１によ
り製作することがふさわしい。もう一つのシフトレジス
タ６４５は、ビデオ情報をシフトレジスタ６４３からカ
ラーパレット６４７へ供給する。カラーパレット６４７
はＣＲＴ制御６３７により制御されたディスプレイ６４
９を駆動する。カラーパレット６４７はＴＭ３４０７０
が適当である。
処理装置の機能指向性のハードウエアブロック指向線図
を示す。これらシステムに対するアプリケーションは新
たなワークステーション、コンピュータインターフェー
ス、テレビ製品、および高鮮明度テレビ（ＨＤＴＶ）製
品を提供する。図１５では、ホストコンピュータ６３１
は装置１１による数値処理に対するデータ入力を提供す
る。ビデオピクセル処理６３３の次にはメモリ制御処理
６３５が続く。ビデオディスプレイのためのＣＲＴ制御
機能６３７は数値処理６３９、ピクセル処理６３３およ
びメモリ制御６３５と調整されている。メモリ制御６３
５処理からの出力は、フレームバッファメモリ６４１に
供給した後、シフトレジスタ６４３に供給される。フレ
ームバッファメモリとシフトレジスタ６４１と６４３
は、テキサスインストルメンツ社のＴＭＳ４１６１によ
り製作することがふさわしい。もう一つのシフトレジス
タ６４５は、ビデオ情報をシフトレジスタ６４３からカ
ラーパレット６４７へ供給する。カラーパレット６４７
はＣＲＴ制御６３７により制御されたディスプレイ６４
９を駆動する。カラーパレット６４７はＴＭ３４０７０
が適当である。
【００５０】図１６において、ホスト６３１はＤＳＰマ
イクロコンピュータ６５３として動作する第１の装置へ
信号を供給する。ＤＳＰ６５３はＰＲＯＭ、ＥＰＲＯ
Ｍ、ＳＲＡＭのスタティックメモリを含むメモリ６５１
によりサポートされる。制御、アドレス、データに関す
る情報はＧＳＰ（図形信号プロセッサ）６５５として動
作するＤＳＰ６５３と第２の装置１１間の双方向通信路
によって供給される。ＧＳＰ６５５はカラーパレット６
４７とディスプレイインターフェース６５７の双方を駆
動する。インターフェース６５７は更にカラーパレット
６５７により駆動される。図１６の装置１１とシステム
は全体として所要機能にふさわしい適当なクロック速度
で動作することが理解できる。装置１１はミクロンおよ
びサブミクロン単位で製作し、特定用途に対して必要と
される処理速度をサポートするようにする。処理能力を
増加させるための高鮮明度テレビ装置は高いクロック速
度を使用するだけでなく本文に開示の回路を構造的に改
善することによってもその条件を満たすことができると
考えられる。
イクロコンピュータ６５３として動作する第１の装置へ
信号を供給する。ＤＳＰ６５３はＰＲＯＭ、ＥＰＲＯ
Ｍ、ＳＲＡＭのスタティックメモリを含むメモリ６５１
によりサポートされる。制御、アドレス、データに関す
る情報はＧＳＰ（図形信号プロセッサ）６５５として動
作するＤＳＰ６５３と第２の装置１１間の双方向通信路
によって供給される。ＧＳＰ６５５はカラーパレット６
４７とディスプレイインターフェース６５７の双方を駆
動する。インターフェース６５７は更にカラーパレット
６５７により駆動される。図１６の装置１１とシステム
は全体として所要機能にふさわしい適当なクロック速度
で動作することが理解できる。装置１１はミクロンおよ
びサブミクロン単位で製作し、特定用途に対して必要と
される処理速度をサポートするようにする。処理能力を
増加させるための高鮮明度テレビ装置は高いクロック速
度を使用するだけでなく本文に開示の回路を構造的に改
善することによってもその条件を満たすことができると
考えられる。
【００５１】図１７において、本発明の自動音声認識シ
ステムはマイク７０１を備え、その出力はサンプルホー
ルド（Ｓ／Ｈ）回路７０３によりサンプリングされた後
Ａ／Ｄ回路７０５によりデジタル形に変換される。割込
み駆動される高速フーリエ変換プロセッサ７０７は装置
１１を使用し、マイク７０１からのサンプリングされた
時間領域入力を音の周波数スペクトルを表わすデジタル
出力へ変換する。このプロセッサ７０７は、上述したよ
うに一部はオーバーヘッドゼロの割込みコンテキスト切
替特性、条件附命令、およびメモリアドレス空間内にマ
ッピングされた補助アドレスレジスタのためにすこぶる
効率的である。プロセッサ７０７は、各スペクトルを、
更にもう一つの装置１１を組込んだ音声認識ＤＳＰ７０
９に提供する。音声認識ＤＳＰ７０９は現在既知の、も
しくは後に開発される適当な音声認識アルゴリズムを実
行する。例えば、テンプレートマチングアルゴリズムで
は、乗算、加算、最大最小決定を伴う多数の計算が実行
される。装置１１はそのシリーズの最大／最小関数アー
キテクチャーによってかかるアルゴリズムを迅速に実行
するに適していることが理想的である。音声認識ＤＳＰ
７０９は出力をシステムバス７１１に供給する。ＲＯＭ
７１３とＲＡＭ７１５とは音声認識ＤＳＰ７０９により
提供されるページ境界上のソフトウェア待機状態のため
にシステムを効率的にサポートする。音声認識ＤＳＰ７
０９に応答する音声シンセサイザ７１７からの出力はラ
ウドスピーカその他の適当なトランスジューサ７１９に
供給される。
ステムはマイク７０１を備え、その出力はサンプルホー
ルド（Ｓ／Ｈ）回路７０３によりサンプリングされた後
Ａ／Ｄ回路７０５によりデジタル形に変換される。割込
み駆動される高速フーリエ変換プロセッサ７０７は装置
１１を使用し、マイク７０１からのサンプリングされた
時間領域入力を音の周波数スペクトルを表わすデジタル
出力へ変換する。このプロセッサ７０７は、上述したよ
うに一部はオーバーヘッドゼロの割込みコンテキスト切
替特性、条件附命令、およびメモリアドレス空間内にマ
ッピングされた補助アドレスレジスタのためにすこぶる
効率的である。プロセッサ７０７は、各スペクトルを、
更にもう一つの装置１１を組込んだ音声認識ＤＳＰ７０
９に提供する。音声認識ＤＳＰ７０９は現在既知の、も
しくは後に開発される適当な音声認識アルゴリズムを実
行する。例えば、テンプレートマチングアルゴリズムで
は、乗算、加算、最大最小決定を伴う多数の計算が実行
される。装置１１はそのシリーズの最大／最小関数アー
キテクチャーによってかかるアルゴリズムを迅速に実行
するに適していることが理想的である。音声認識ＤＳＰ
７０９は出力をシステムバス７１１に供給する。ＲＯＭ
７１３とＲＡＭ７１５とは音声認識ＤＳＰ７０９により
提供されるページ境界上のソフトウェア待機状態のため
にシステムを効率的にサポートする。音声認識ＤＳＰ７
０９に応答する音声シンセサイザ７１７からの出力はラ
ウドスピーカその他の適当なトランスジューサ７１９に
供給される。
【００５２】システムＩ／Ｏ７２１は、プリンタ、テー
プ、ハードディスク、等の文書作成装置７２３にダウン
ロードする。ビデオ陰極管（ＣＲＴ）ディスプレイ７２
５は図１５，１６に関して既述したようにバス７１１か
ら供給される。キーボード７２７は時々、人間による監
視入力をバス７１１に提供する。産業上その他の音声認
識プロセス制御用途において、もう一つの装置１１との
制御インターフェース７２９はバス７１１に接続され、
今度は上記図２，３，４，５，６のビット操作と原理に
従ってモータ、バルブ、その他のサーボ機械要素７３１
に対する出力を供給する。音声認識にもとづくデジタル
フィルタ補聴器においては、音声認識ＤＳＰ７０９から
変換された音声はＤ／Ａ変換器７３５によりＤ／Ａ変換
されラウドスピーカ７３７を経て出力される。同じブロ
ックの鎖７０１、７０３、７０５、７０７、７０９、７
３５、７３７は、テレコミュニケーションにおいて、音
声認識によるイコライジング、フィルタリング、帯域幅
圧縮についても適用できる。
プ、ハードディスク、等の文書作成装置７２３にダウン
ロードする。ビデオ陰極管（ＣＲＴ）ディスプレイ７２
５は図１５，１６に関して既述したようにバス７１１か
ら供給される。キーボード７２７は時々、人間による監
視入力をバス７１１に提供する。産業上その他の音声認
識プロセス制御用途において、もう一つの装置１１との
制御インターフェース７２９はバス７１１に接続され、
今度は上記図２，３，４，５，６のビット操作と原理に
従ってモータ、バルブ、その他のサーボ機械要素７３１
に対する出力を供給する。音声認識にもとづくデジタル
フィルタ補聴器においては、音声認識ＤＳＰ７０９から
変換された音声はＤ／Ａ変換器７３５によりＤ／Ａ変換
されラウドスピーカ７３７を経て出力される。同じブロ
ックの鎖７０１、７０３、７０５、７０７、７０９、７
３５、７３７は、テレコミュニケーションにおいて、音
声認識によるイコライジング、フィルタリング、帯域幅
圧縮についても適用できる。
【００５３】先端音声処理システムでは、字句アクセス
プロセッサ７３９は音声認識ＤＳＰ７０９の出力から導
き出された音声要素表示に対する記号操作を実行し、任
意の適当な字句アクセスアルゴリズムに従って節、単
語、文章を作成する。トップダウンプロセッサ７４１
は、音声のあいまいさの解決がある場合に入力音内に含
まれる情報をしのぐという原理に基づいてトップダウン
処理アルゴリズムを実行する。従って、光センサ７４３
や圧力センサ７４５の如き非音響センサが入力システム
７４７に供給され、後者はその後パタン認識プロセッサ
７４９を割込み駆動する。プロセッサ７４９はシステム
バス７１１を直接供給すると同時に、トップダウンプロ
セッサ７４１をアクセスして、音声認識や、パターン認
識、人工知能用途を向上させる。 装置１１は図１７の
音声認識装置の全てのレベル、例えば、ブロック７０
７、７０９、７１７、７２１、７２５、７２９、７３
９、７４１、７４７、７４９において処理能力を著しく
向上させる。
プロセッサ７３９は音声認識ＤＳＰ７０９の出力から導
き出された音声要素表示に対する記号操作を実行し、任
意の適当な字句アクセスアルゴリズムに従って節、単
語、文章を作成する。トップダウンプロセッサ７４１
は、音声のあいまいさの解決がある場合に入力音内に含
まれる情報をしのぐという原理に基づいてトップダウン
処理アルゴリズムを実行する。従って、光センサ７４３
や圧力センサ７４５の如き非音響センサが入力システム
７４７に供給され、後者はその後パタン認識プロセッサ
７４９を割込み駆動する。プロセッサ７４９はシステム
バス７１１を直接供給すると同時に、トップダウンプロ
セッサ７４１をアクセスして、音声認識や、パターン認
識、人工知能用途を向上させる。 装置１１は図１７の
音声認識装置の全てのレベル、例えば、ブロック７０
７、７０９、７１７、７２１、７２５、７２９、７３
９、７４１、７４７、７４９において処理能力を著しく
向上させる。
【００５４】図１８は保安通信のための暗号を有するボ
コーダーモデムを示す。電話７７１は電話線７７３上で
保安モードで交信する。ＤＳＰマイクロコンピュータ７
７３は電話７７１に接続されてシリアルデータ７７３を
ブロック７７５に提供する。ブロック７７５は区画７７
７においてボコーダ関数を、ブロック７８１において暗
号をデジタル化する。ブロック７７９と７８３における
モデムアルゴリズム処理は図１０と図１２に関して上述
した。ブロック７８３はシリアルデータをＡ／Ｄ、Ｄ／
Ａ装置７８５間で送受する。装置７８５はアナログ通信
をＤＡＡ７８７に対して提供する。図１Ａと図１Ｂの装
置１１の処理特性が著しく向上するためにブロック７７
５内に必要とされるチップ数を少なくすることができ、
そのため図１８により装置のコストを低減することがで
きる。場合によっては装置１１の著しい処理能力によっ
てより先進的な暗号手段を実行することが容易である場
合もある。従って、図１８においては、装置１１は機能
ブロックの各々の機能性を向上させたり、小数のチップ
で従って全体の製作費がより少なくしてそれと同等の機
能性をもたせるように使用することができる。
コーダーモデムを示す。電話７７１は電話線７７３上で
保安モードで交信する。ＤＳＰマイクロコンピュータ７
７３は電話７７１に接続されてシリアルデータ７７３を
ブロック７７５に提供する。ブロック７７５は区画７７
７においてボコーダ関数を、ブロック７８１において暗
号をデジタル化する。ブロック７７９と７８３における
モデムアルゴリズム処理は図１０と図１２に関して上述
した。ブロック７８３はシリアルデータをＡ／Ｄ、Ｄ／
Ａ装置７８５間で送受する。装置７８５はアナログ通信
をＤＡＡ７８７に対して提供する。図１Ａと図１Ｂの装
置１１の処理特性が著しく向上するためにブロック７７
５内に必要とされるチップ数を少なくすることができ、
そのため図１８により装置のコストを低減することがで
きる。場合によっては装置１１の著しい処理能力によっ
てより先進的な暗号手段を実行することが容易である場
合もある。従って、図１８においては、装置１１は機能
ブロックの各々の機能性を向上させたり、小数のチップ
で従って全体の製作費がより少なくしてそれと同等の機
能性をもたせるように使用することができる。
【００５５】ＴＭＳ３２０Ｃ１ｘユーザ便覧、ＴＭＳ３
２０Ｃ２Ｘユーザ便覧、および第３世代ＴＭＤ３２０ユ
ーザ便覧においてテキサストンストルメンツ社製のＤＳ
Ｐが３つ述べられているが、その何れも本文に参照用に
組込まれている。同様にして、米国特許第4,５７7,２８
２号と第4,７１3,７４８号も本文中に組込んである。図
１９は図１Ｂの並列論理装置４１の動作を示す。並列論
理装置４１（ＰＬＯ）によってＣＰＵが計算装置１５内
の累算器の如きレジスタの何れにも影響を及ぼさずに、
メモリ内にストアされた値に対して直かに論理演算を実
行することが可能になる。論理演算は１命令中の任意の
ビット数をセットしたり、クリアしたりトグルしたりす
ることを含む。ＰＬＵは２回の命令サイクルでリード−
修飾−ライトの命令を実行する。殊に、ＰＬＵ４１はオ
ンチップかオフチップの何れかのＲＡＭ２５内のロケー
ションをアクセスし、それに対してビット操作を実行し
た後、その結果をデータが得られたＲＡＭ内のロケーシ
ョンに戻す。以上の操作の全てにおいて、累算器は影響
を受けない。積レジスタは影響を受けない。累算器バッ
ファと積レジスタバッファＡＣＣＢとＢＰＲは影響を受
けない。従って、計算装置を相当スローダウンさせるよ
うな時間のかかる演算はこの重要な並列論理装置ＰＬＵ
４１を設けることによって回避される。構造的には、Ｐ
ＬＵはその入力から出力まで直流する論理であって、デ
コーダＰＬＡ２２１により制御され、ＰＬＵ４１の論理
内部の特定ゲートを割込み許可禁止して以下に示す命令
を実行する。 ＡＰＬ，Ｋ ＤＢＭＲもしくは定数をデータメモリ値とＡＮＤ演算する。 ＣＰＬ，Ｋ ＤＢＭＲもしくは定数をデータメモリ値と比較する。 ＯＰＬ，Ｋ ＤＢＭＲもしくは定数をデータメモリ値とＯＲ演算する。 ＳＰＬＫ，Ｋ 長即値をデータメモリロケーションにストアする。 ＸＰＬ，Ｋ ＤＢＭＲもしくは定数をデータメモリ値とＸＯＲ演算する。
２０Ｃ２Ｘユーザ便覧、および第３世代ＴＭＤ３２０ユ
ーザ便覧においてテキサストンストルメンツ社製のＤＳ
Ｐが３つ述べられているが、その何れも本文に参照用に
組込まれている。同様にして、米国特許第4,５７7,２８
２号と第4,７１3,７４８号も本文中に組込んである。図
１９は図１Ｂの並列論理装置４１の動作を示す。並列論
理装置４１（ＰＬＯ）によってＣＰＵが計算装置１５内
の累算器の如きレジスタの何れにも影響を及ぼさずに、
メモリ内にストアされた値に対して直かに論理演算を実
行することが可能になる。論理演算は１命令中の任意の
ビット数をセットしたり、クリアしたりトグルしたりす
ることを含む。ＰＬＵは２回の命令サイクルでリード−
修飾−ライトの命令を実行する。殊に、ＰＬＵ４１はオ
ンチップかオフチップの何れかのＲＡＭ２５内のロケー
ションをアクセスし、それに対してビット操作を実行し
た後、その結果をデータが得られたＲＡＭ内のロケーシ
ョンに戻す。以上の操作の全てにおいて、累算器は影響
を受けない。積レジスタは影響を受けない。累算器バッ
ファと積レジスタバッファＡＣＣＢとＢＰＲは影響を受
けない。従って、計算装置を相当スローダウンさせるよ
うな時間のかかる演算はこの重要な並列論理装置ＰＬＵ
４１を設けることによって回避される。構造的には、Ｐ
ＬＵはその入力から出力まで直流する論理であって、デ
コーダＰＬＡ２２１により制御され、ＰＬＵ４１の論理
内部の特定ゲートを割込み許可禁止して以下に示す命令
を実行する。 ＡＰＬ，Ｋ ＤＢＭＲもしくは定数をデータメモリ値とＡＮＤ演算する。 ＣＰＬ，Ｋ ＤＢＭＲもしくは定数をデータメモリ値と比較する。 ＯＰＬ，Ｋ ＤＢＭＲもしくは定数をデータメモリ値とＯＲ演算する。 ＳＰＬＫ，Ｋ 長即値をデータメモリロケーションにストアする。 ＸＰＬ，Ｋ ＤＢＭＲもしくは定数をデータメモリ値とＸＯＲ演算する。
【００５６】ビット操作は１）１ビットセット、２）１
ビットクリア、３）１ビットトグル、４）１ビットをテ
ストしそれに従って分岐する、操作を行う。またＰＬＵ
はＣＰＵレジスタもしくは状態ビットの何れの内容にも
影響も及ぼさずにこれらビット操作処理をサポートす
る。また、ＰＬＵは長即値を有するデータメモリロケー
ションに対して論理演算を実行する。図１９において、
パートＡはＸの任意ビット数を有するメモリロケーショ
ンを示す。パートＢにおいて、ＳＰＬＫ命令によって１
メモリワード内の任意のビット数を任意のメモリロケー
ション内に書込むことができる。パートＣにおいて、Ｏ
ＰＬ命令によって１メモリワード内の任意のビット数を
ワード中の他のビットに影響を及ぼさずに１に設定する
ことができる。パートＤにおいて、ＡＰＬ命令によって
１メモリワード中の任意のビット数をワード内の他のビ
ットに影響を及ぼさずにゼロにクリアしたりセットした
りすることができる。パートＥにおいて、ＸＰＬ命令に
よって、１メモリワード内の任意のビット数をそのワー
ド内の他のビットに影響を及ぼさずにトグルすることが
できる。パートＦにおいて、ＣＰＬ命令はアドレス指定
されたメモリロケーションを修飾せずに所与のワード
（例えば１６ビット）をアドレス指定されたメモリロケ
ーションと比較対照する。比較機能は特定のメモリロケ
ーション上での比較については非破壊的排他ＯＲ（ＸＯ
Ｒ）を見做すこともできる。もし比較によって所与のワ
ードがアドレス指定されたメモリワードと等しいことが
示されるならば、ＴＣビットは１にセットされる。ＴＣ
ビットは図１Ｂのレジスタ８５内のＳＴ１レジスタのビ
ット１１である。個々のビットのテストはＢＩＴとＢＩ
ＴＴ命令によって実行される。構造的には、ＰＬＵ命令
の存在は図１ＡのデコーダＰＬＡとＰＬＵ４１の論理が
特定の回路を含んでいることを意味する。種々のＰＬＵ
命令が命令レジスタ（ＩＲ）内にロードされると、それ
らはデコーダＰＬＡ２２１により信号に解読されてＰＬ
Ｕ４１の論理内のゲートを割込み許可禁止することによ
って命令が指示する処理が現実に実行される。
ビットクリア、３）１ビットトグル、４）１ビットをテ
ストしそれに従って分岐する、操作を行う。またＰＬＵ
はＣＰＵレジスタもしくは状態ビットの何れの内容にも
影響も及ぼさずにこれらビット操作処理をサポートす
る。また、ＰＬＵは長即値を有するデータメモリロケー
ションに対して論理演算を実行する。図１９において、
パートＡはＸの任意ビット数を有するメモリロケーショ
ンを示す。パートＢにおいて、ＳＰＬＫ命令によって１
メモリワード内の任意のビット数を任意のメモリロケー
ション内に書込むことができる。パートＣにおいて、Ｏ
ＰＬ命令によって１メモリワード内の任意のビット数を
ワード中の他のビットに影響を及ぼさずに１に設定する
ことができる。パートＤにおいて、ＡＰＬ命令によって
１メモリワード中の任意のビット数をワード内の他のビ
ットに影響を及ぼさずにゼロにクリアしたりセットした
りすることができる。パートＥにおいて、ＸＰＬ命令に
よって、１メモリワード内の任意のビット数をそのワー
ド内の他のビットに影響を及ぼさずにトグルすることが
できる。パートＦにおいて、ＣＰＬ命令はアドレス指定
されたメモリロケーションを修飾せずに所与のワード
（例えば１６ビット）をアドレス指定されたメモリロケ
ーションと比較対照する。比較機能は特定のメモリロケ
ーション上での比較については非破壊的排他ＯＲ（ＸＯ
Ｒ）を見做すこともできる。もし比較によって所与のワ
ードがアドレス指定されたメモリワードと等しいことが
示されるならば、ＴＣビットは１にセットされる。ＴＣ
ビットは図１Ｂのレジスタ８５内のＳＴ１レジスタのビ
ット１１である。個々のビットのテストはＢＩＴとＢＩ
ＴＴ命令によって実行される。構造的には、ＰＬＵ命令
の存在は図１ＡのデコーダＰＬＡとＰＬＵ４１の論理が
特定の回路を含んでいることを意味する。種々のＰＬＵ
命令が命令レジスタ（ＩＲ）内にロードされると、それ
らはデコーダＰＬＡ２２１により信号に解読されてＰＬ
Ｕ４１の論理内のゲートを割込み許可禁止することによ
って命令が指示する処理が現実に実行される。
【００５７】ビットパターンの動的な配置をサポートす
るために、命令は長い即値を使用する代わりにレジスタ
値についてメモリワードに対する基本的ビット演算を実
行する。ＤＢＭＲはメモリマッピングされるが、そのこ
とは構造的にはデータアドレスバス１１１ＡからのＤＢ
ＭＲ２２３のアドレス指定を可能にするデコーディング
回路１２１（図１Ｂ）が存在することを意味する。添字
Ｋを命令（例えばＡＰＬＫ）につけて命令がＤＢＭＲの
代わりに長い即値を演算中であることを示す。添字（例
えばＡＰＬ）が存在しないことは命令がＤＢＭＲについ
て処理中であることを示す。ＤＢＭＲの選択はパイプラ
インコントローラ２２５により制御されたパイプライン
タイミングによってデコーダＰＬＡ２２１からその選択
入力が制御される図１ＢのＭＵＸ２２５により実行され
る。
るために、命令は長い即値を使用する代わりにレジスタ
値についてメモリワードに対する基本的ビット演算を実
行する。ＤＢＭＲはメモリマッピングされるが、そのこ
とは構造的にはデータアドレスバス１１１ＡからのＤＢ
ＭＲ２２３のアドレス指定を可能にするデコーディング
回路１２１（図１Ｂ）が存在することを意味する。添字
Ｋを命令（例えばＡＰＬＫ）につけて命令がＤＢＭＲの
代わりに長い即値を演算中であることを示す。添字（例
えばＡＰＬ）が存在しないことは命令がＤＢＭＲについ
て処理中であることを示す。ＤＢＭＲの選択はパイプラ
インコントローラ２２５により制御されたパイプライン
タイミングによってデコーダＰＬＡ２２１からその選択
入力が制御される図１ＢのＭＵＸ２２５により実行され
る。
【００５８】長即値は命令の一部としてプログラムデー
タバスから到来する値である。“即値" とは値がプログ
ラムデータバスから到来中であることを意味する。“長
即値" とは全ワード範囲の値が供給中であることを意味
する。長即値はリードオンリメモリ（ＲＯＭ）から取得
されるから変更できない場合が多い。然しながら、１命
令シーケンスにおいて論理演算を変更できるようにする
ことが望ましい場合には、ダイナミックビット操作用ビ
ットレジスタをその目的のために設ける。ＰＬＵ４１に
よってデータメモリ空間内の任意のロケーションに対し
て並列ビット処理を行うことができる。このことによっ
て、制御フィールドの集中的ビット処理の必要条件を収
納するすこぶる高能率のビット処理が可能になる。本発
明のビット処理は他の用途の中でもエンジン制御、サス
ペンション制御、アンチスキッド制動、プロセス制御、
等の自動車制御に容易に適用できる。ビット処理はビッ
トをオンオフすることによってリレーでオンオフに切替
え、エンジンを始動させたり、スピードアップしたり、
サーボ制御でモータに対する利得段階を上昇させたりす
ることによってソレノイドを閉じたり信号を強化したり
することができる。先端的マイクロ制御アプリケーショ
ンに必要とされる複雑な演算はビット処理による競合な
しに装置１１に対して実行することができる。
タバスから到来する値である。“即値" とは値がプログ
ラムデータバスから到来中であることを意味する。“長
即値" とは全ワード範囲の値が供給中であることを意味
する。長即値はリードオンリメモリ（ＲＯＭ）から取得
されるから変更できない場合が多い。然しながら、１命
令シーケンスにおいて論理演算を変更できるようにする
ことが望ましい場合には、ダイナミックビット操作用ビ
ットレジスタをその目的のために設ける。ＰＬＵ４１に
よってデータメモリ空間内の任意のロケーションに対し
て並列ビット処理を行うことができる。このことによっ
て、制御フィールドの集中的ビット処理の必要条件を収
納するすこぶる高能率のビット処理が可能になる。本発
明のビット処理は他の用途の中でもエンジン制御、サス
ペンション制御、アンチスキッド制動、プロセス制御、
等の自動車制御に容易に適用できる。ビット処理はビッ
トをオンオフすることによってリレーでオンオフに切替
え、エンジンを始動させたり、スピードアップしたり、
サーボ制御でモータに対する利得段階を上昇させたりす
ることによってソレノイドを閉じたり信号を強化したり
することができる。先端的マイクロ制御アプリケーショ
ンに必要とされる複雑な演算はビット処理による競合な
しに装置１１に対して実行することができる。
【００５９】ビット処理のアプリケーションは更にモデ
ムにおけるスクランブルを含む。もし一定のビットパタ
ーンがモデム内に十分の周波数や位相変化を供給するこ
とができないならば、フェーズクロックループとモデム
受信機内に搬送波を維持することは困難であるか不可能
である。かくして、モデム内のボークロックと搬送波フ
ェーズロックループはデジタルフィルタの各々に十分だ
が大きすぎないエネルギーが存在するような形をとるこ
とになる。スクランブリングはシリアルビットの流れに
対してＸＯＲ処理を行う。ＰＬＵ４１はこの処理をはな
はだ効率的に実行する。装置１１の他のＣＰＵレジスタ
はＰＬＵ処理には関係しないから、これらのレジスタは
ＰＬＵがその命令を実行しようとする場合にセーブする
必要がない。スクランブル処理の場合、データパターン
内にＸＯＲ処理されるビットは他のビットの関数である
から、任意の所与のボー期間内に必要とされるＸＯＲを
実際に実行するには１つ以上の処理が必要となる。平行
論理装置の場合、これらの操作はレジスタ資源を使用せ
ずに計算処理と平行して実行することができる。
ムにおけるスクランブルを含む。もし一定のビットパタ
ーンがモデム内に十分の周波数や位相変化を供給するこ
とができないならば、フェーズクロックループとモデム
受信機内に搬送波を維持することは困難であるか不可能
である。かくして、モデム内のボークロックと搬送波フ
ェーズロックループはデジタルフィルタの各々に十分だ
が大きすぎないエネルギーが存在するような形をとるこ
とになる。スクランブリングはシリアルビットの流れに
対してＸＯＲ処理を行う。ＰＬＵ４１はこの処理をはな
はだ効率的に実行する。装置１１の他のＣＰＵレジスタ
はＰＬＵ処理には関係しないから、これらのレジスタは
ＰＬＵがその命令を実行しようとする場合にセーブする
必要がない。スクランブル処理の場合、データパターン
内にＸＯＲ処理されるビットは他のビットの関数である
から、任意の所与のボー期間内に必要とされるＸＯＲを
実際に実行するには１つ以上の処理が必要となる。平行
論理装置の場合、これらの操作はレジスタ資源を使用せ
ずに計算処理と平行して実行することができる。
【００６０】上記した如く、ＰＬＵは命令デコーダ２２
１と共に、命令を受取るためにプログラムバスに接続さ
れ命令の少なくとも幾つかに従って論理演算を実行する
ためにデータバスに接続されて論理回路の一例として作
用する。上記論理演算は電子計算装置とは独立にデータ
メモリロケーションの少なくとも一つに影響を及ぼし、
累算器には及ぼさない。命令の幾つかでは、論理演算は
選択されたデータメモリロケーションにおけるデータワ
ード内の他のビットには影響を及ぼせずに、その選択デ
ータメモリロケーションのデータワード内の一つに特定
ビットをセット、クリア、トグルする操作を含む。ＤＢ
ＭＲ２２３の場合、ＰＬＵ４１がデータバスからデータ
を受取るために接続された第１の入力と、データをデー
タバスに送るための出力と、データバスもしくはプログ
ラムバスの何れか一方から１ワードを受取るべく選択的
に動作可能な第２の入力とを備えるようにした改良論理
回路が更に一つ設けられている。マルチプレクサ２２５
は選択的に動作可能な要素として働く。例えば、任意の
アドレス指定可能なレジスタもしくはメモリロケーショ
ンの内容はＤＢＭＲにストアできる。ＭＵＸ２７５がＤ
ＢＭＲを選択する時、ＰＬＵはセット、クリア、トグル
等のＤＢＭＲに基づいた論理演算によって修飾されたデ
ータバス１１１Ｄから１ワードの内容をデータバス１１
１Ｄに送る。ＭＵＸ２２５がプログラムデータバス１０
１Ｄを選択する場合、論理演算が依拠する長即値定数が
選択される。
１と共に、命令を受取るためにプログラムバスに接続さ
れ命令の少なくとも幾つかに従って論理演算を実行する
ためにデータバスに接続されて論理回路の一例として作
用する。上記論理演算は電子計算装置とは独立にデータ
メモリロケーションの少なくとも一つに影響を及ぼし、
累算器には及ぼさない。命令の幾つかでは、論理演算は
選択されたデータメモリロケーションにおけるデータワ
ード内の他のビットには影響を及ぼせずに、その選択デ
ータメモリロケーションのデータワード内の一つに特定
ビットをセット、クリア、トグルする操作を含む。ＤＢ
ＭＲ２２３の場合、ＰＬＵ４１がデータバスからデータ
を受取るために接続された第１の入力と、データをデー
タバスに送るための出力と、データバスもしくはプログ
ラムバスの何れか一方から１ワードを受取るべく選択的
に動作可能な第２の入力とを備えるようにした改良論理
回路が更に一つ設けられている。マルチプレクサ２２５
は選択的に動作可能な要素として働く。例えば、任意の
アドレス指定可能なレジスタもしくはメモリロケーショ
ンの内容はＤＢＭＲにストアできる。ＭＵＸ２７５がＤ
ＢＭＲを選択する時、ＰＬＵはセット、クリア、トグル
等のＤＢＭＲに基づいた論理演算によって修飾されたデ
ータバス１１１Ｄから１ワードの内容をデータバス１１
１Ｄに送る。ＭＵＸ２２５がプログラムデータバス１０
１Ｄを選択する場合、論理演算が依拠する長即値定数が
選択される。
【００６１】さて、割込み制御とコンテキスト切替えに
ついて戻ると、図２０は４つのインターフェース８０
１、８０３、８０５、８０７を備えるＤＳＰ装置１１を
含むシステムを示す。セッサもしくはトランスジューサ
からのアナログ信号はＡ／Ｄ変換器８０９によってデジ
タル変換され、インターフェース８０１を経てＤＳＰ１
１へ供給される。各々の変換が完了すると、割込み信号
ＩＮＴ１がＡ／Ｄ変換器８０９からＤＳＰ１１へ供給さ
れる。ＤＳＰ１１はインターフェース８０３を経て内部
ＳＲＡＭ８１１、ＲＯＭとＥＰＲＯＭ８１３および外部
メモリ８１５によりサポートされる。ＤＳＰ１１の出力
はインターフェース８０７を介してＤ／Ａ変換器８１７
に供給され出力制御される。光ホストコンピュータ８１
９がＤＳＰ１１の割込み入力ＩＮＴ２−に接続され、イ
ンターフェース８０５を介してデータを交信する。他の
割込みに基づくシステムは図４，６，１１，１４，１７
に示す。
ついて戻ると、図２０は４つのインターフェース８０
１、８０３、８０５、８０７を備えるＤＳＰ装置１１を
含むシステムを示す。セッサもしくはトランスジューサ
からのアナログ信号はＡ／Ｄ変換器８０９によってデジ
タル変換され、インターフェース８０１を経てＤＳＰ１
１へ供給される。各々の変換が完了すると、割込み信号
ＩＮＴ１がＡ／Ｄ変換器８０９からＤＳＰ１１へ供給さ
れる。ＤＳＰ１１はインターフェース８０３を経て内部
ＳＲＡＭ８１１、ＲＯＭとＥＰＲＯＭ８１３および外部
メモリ８１５によりサポートされる。ＤＳＰ１１の出力
はインターフェース８０７を介してＤ／Ａ変換器８１７
に供給され出力制御される。光ホストコンピュータ８１
９がＤＳＰ１１の割込み入力ＩＮＴ２−に接続され、イ
ンターフェース８０５を介してデータを交信する。他の
割込みに基づくシステムは図４，６，１１，１４，１７
に示す。
【００６２】さて、割込みやその他のコンテキスト変更
について装置１１の処理を論ずる。図１Ａと図１Ｂにつ
いて述べると、レジスタの幾つかは背景矩形により描か
れる点に注意されたい。これらレジスタはＴＲＥＧ１９
５、ＴＲＥＧ１８１、ＴＲＥＧ４９、ＢＰＲ１８５、Ｐ
ＲＥＧ５１、ＡＣＣ２３、ＡＣＣＢ３１、ＩＮＤＸ１４
３、ＡＲＣＲ１５９、ＳＴ０、ＳＴ１、およびＰＭＳＴ
である。これらレジスタはそれらと関連する相補レジス
タを称され、レジスタを備える。割込みその他のコンテ
キストの変更が生ずる毎に、上記レジスタの全ては自動
的に深度１のスタック上へ押込まれる。割込みからの復
帰もしくはコンテキスト変更からの復帰が生ずると、同
じレジスタが深度１のスタックをポップアップすること
によって自動的に回復される。
について装置１１の処理を論ずる。図１Ａと図１Ｂにつ
いて述べると、レジスタの幾つかは背景矩形により描か
れる点に注意されたい。これらレジスタはＴＲＥＧ１９
５、ＴＲＥＧ１８１、ＴＲＥＧ４９、ＢＰＲ１８５、Ｐ
ＲＥＧ５１、ＡＣＣ２３、ＡＣＣＢ３１、ＩＮＤＸ１４
３、ＡＲＣＲ１５９、ＳＴ０、ＳＴ１、およびＰＭＳＴ
である。これらレジスタはそれらと関連する相補レジス
タを称され、レジスタを備える。割込みその他のコンテ
キストの変更が生ずる毎に、上記レジスタの全ては自動
的に深度１のスタック上へ押込まれる。割込みからの復
帰もしくはコンテキスト変更からの復帰が生ずると、同
じレジスタが深度１のスタックをポップアップすること
によって自動的に回復される。
【００６３】割込みサービスルーチンはコンテキストセ
ーブもしくはコンテキスト切替えに対するオーバヘッド
がゼロで処理されることが望ましい。このようにセーブ
されたレジスタは「戦略レジスタ」と称される。これら
は割込みサービスルーチン内でその代わりに任意の異な
るレジスタを使用することに優先して使用されるレジス
タである。もしメモリに対するコンテキストのセーブが
レジスタ毎に行われ多数の戦略レジスタを保護する場合
には、多数の命令サイクルが消費されることになろう。
更に、これらのコンテキストのセーブ処理が行われる頻
度比はアプリケーションに依存する。図２０の１００KH
z のサンプリング割合を有するアプリケーションの場合
には、割込み頻度は非常に高いため、割込みコンテキス
トのセーブオーバヘッドのサイクルはオーバヘッド零と
改良されず、相当なものとなろう。実施例のオーバヘッ
ド零のコンテキスト切替え特性を提供することによっ
て、割込みサービスルーチンのサイクルカウントは半分
以下に減らすことができる一方、同一の機能性を得るこ
とができよう。ＤＳＰの多重チャネルアプリケーション
においては秒あたり１０0,０００オーダのサンプルで実
行するか、１本のチャネルを５０KHz 以上の如きすこぶ
る高いサンプリング周波数で処理することが有利であ
る。今述べたことはサブルーチン呼出し、機能呼出し、
その他のコンテキスト切替えにも適用できる。
ーブもしくはコンテキスト切替えに対するオーバヘッド
がゼロで処理されることが望ましい。このようにセーブ
されたレジスタは「戦略レジスタ」と称される。これら
は割込みサービスルーチン内でその代わりに任意の異な
るレジスタを使用することに優先して使用されるレジス
タである。もしメモリに対するコンテキストのセーブが
レジスタ毎に行われ多数の戦略レジスタを保護する場合
には、多数の命令サイクルが消費されることになろう。
更に、これらのコンテキストのセーブ処理が行われる頻
度比はアプリケーションに依存する。図２０の１００KH
z のサンプリング割合を有するアプリケーションの場合
には、割込み頻度は非常に高いため、割込みコンテキス
トのセーブオーバヘッドのサイクルはオーバヘッド零と
改良されず、相当なものとなろう。実施例のオーバヘッ
ド零のコンテキスト切替え特性を提供することによっ
て、割込みサービスルーチンのサイクルカウントは半分
以下に減らすことができる一方、同一の機能性を得るこ
とができよう。ＤＳＰの多重チャネルアプリケーション
においては秒あたり１０0,０００オーダのサンプルで実
行するか、１本のチャネルを５０KHz 以上の如きすこぶ
る高いサンプリング周波数で処理することが有利であ
る。今述べたことはサブルーチン呼出し、機能呼出し、
その他のコンテキスト切替えにも適用できる。
【００６４】割込みが行われると、状態レジスタが自動
的に深度１のスタック上にプッシュされる。この特長を
サポートする際、割込みから復帰せよ（ＲＥＴＩ）とい
うもう一つの命令が存在し、スタックを自動的にポップ
アップして主ルーチン状態を回復させるようになってい
る。また実施例はもう一つの復帰命令（ＲＥＴＥ）を有
しており、グローバル割込み許可ビットを自動的にセッ
トして割込みを強化する一方、状態スタックをポップア
ップする。割込み許可による遅延復帰（ＲＥＴＥＤ）と
命名される命令は復帰後に上記３つの命令がそれ自体割
込まれる危険から保護される。実施例はメモリ空間内に
マッピングされる割込みフラッグレジスタ（ＩＦＲ）を
備える。ユーザは能動割込みを判断するためにソフトウ
ェアポーリングすることによってＩＦＲを読取り、ＩＦ
Ｒに書込むことによって割込みをクリアすることができ
る。
的に深度１のスタック上にプッシュされる。この特長を
サポートする際、割込みから復帰せよ（ＲＥＴＩ）とい
うもう一つの命令が存在し、スタックを自動的にポップ
アップして主ルーチン状態を回復させるようになってい
る。また実施例はもう一つの復帰命令（ＲＥＴＥ）を有
しており、グローバル割込み許可ビットを自動的にセッ
トして割込みを強化する一方、状態スタックをポップア
ップする。割込み許可による遅延復帰（ＲＥＴＥＤ）と
命名される命令は復帰後に上記３つの命令がそれ自体割
込まれる危険から保護される。実施例はメモリ空間内に
マッピングされる割込みフラッグレジスタ（ＩＦＲ）を
備える。ユーザは能動割込みを判断するためにソフトウ
ェアポーリングすることによってＩＦＲを読取り、ＩＦ
Ｒに書込むことによって割込みをクリアすることができ
る。
【００６５】オーバヘッドゼロのコンテキスト切替特徴
が特に有益であると思われるアプリケーションを若干以
下に記す。かくして改良ディスクドライブを高速に、よ
り大きな加速度と減速度と高速の読取り整合調節度でも
って高度の情報密度を収めることができるように製作す
ることができる。プロセッサはロボット工学においてよ
り多くのフィードバック点を提供することが可能であ
る。モデムでは、割込みのソフトウェアポーリングによ
ってより低いビットエラー率を可能にすることができ
る。ボコーダはこれらをコーディングする際、より高い
精度とより少ないビットエラーをもつように製作でき
る。ミサイル誘導システムはより正確な制御を備え、小
数のプロセッサしか要しない。デジタルセルラー電話も
同様にして改良される。
が特に有益であると思われるアプリケーションを若干以
下に記す。かくして改良ディスクドライブを高速に、よ
り大きな加速度と減速度と高速の読取り整合調節度でも
って高度の情報密度を収めることができるように製作す
ることができる。プロセッサはロボット工学においてよ
り多くのフィードバック点を提供することが可能であ
る。モデムでは、割込みのソフトウェアポーリングによ
ってより低いビットエラー率を可能にすることができ
る。ボコーダはこれらをコーディングする際、より高い
精度とより少ないビットエラーをもつように製作でき
る。ミサイル誘導システムはより正確な制御を備え、小
数のプロセッサしか要しない。デジタルセルラー電話も
同様にして改良される。
【００６６】オーバヘッドゼロのコンテキストセーブ特
徴によって、割込みが行われる時に戦略ＣＰＵレジスタ
全体がセーブされ、何らの機械サイクルオーバヘッドな
しにサービスルーチンから復帰後にそれらは復帰する。
このため割込みサービスルーチンは解放され、割込まれ
たコードに影響を与えずにＣＰＵ資源を全て使用するこ
とができる。図２１は図１Ａ，１Ｂの主題が図２１のＣ
ＰＵブロック１３、１５として示された装置１１のブロ
ック線図である。ＣＰＵブロックから破断された状態で
一組のレジスタが示され、これらは上述のように深度１
のスタックを有する戦略レジスタである。図２１は半導
体チップのシステムアーキテクチャー全体を論ずる上で
有益である。一組の割込みトラップとベクトルロケーシ
ョン８２１がプログラムメモリ空間内に存在する。図１
Ａ，２１のプログラムメモリ６１内の割込みルーチンが
実行される場合、図２１の割込み制御論理２３１によっ
て図１Ａのプログラムカウンタ９３が割込みロケーショ
ン８２１内に適当なベクトルを以てロードされ適当な割
込みサービスルーチンに分岐される。２個のコアレジス
タＩＦＲとＩＭＲとはそれぞれ割込みフラッグレジスタ
と割込みマスクレジスタである。割込みフラッグレジス
タは、どの特定の割込みが行われているかを表示する。
割込みマスクレジスタはＣＰＵに対する割込みがそれら
をマスキングすることによって割込み禁止される一組の
ビットである。例えば、もし割込みＩＮＴ２−，ＩＮＴ
１−，ＩＮＴ０−の中に実行中の割込みが存在するなら
ば、ＩＦＲ内には“１" についてセットされる対応ビッ
トが存在することになろう。フラッグは自動的にクリア
される割込みトラップを取ることによってクリアされ
る。さもない場合は、１つを割込みをクリアするそれぞ
れの割込みフラッグレジスタ内にＯＲ処理することによ
ってクリアされる。実行中の割込みフラッグ全体も１時
にクリアすることができる。
徴によって、割込みが行われる時に戦略ＣＰＵレジスタ
全体がセーブされ、何らの機械サイクルオーバヘッドな
しにサービスルーチンから復帰後にそれらは復帰する。
このため割込みサービスルーチンは解放され、割込まれ
たコードに影響を与えずにＣＰＵ資源を全て使用するこ
とができる。図２１は図１Ａ，１Ｂの主題が図２１のＣ
ＰＵブロック１３、１５として示された装置１１のブロ
ック線図である。ＣＰＵブロックから破断された状態で
一組のレジスタが示され、これらは上述のように深度１
のスタックを有する戦略レジスタである。図２１は半導
体チップのシステムアーキテクチャー全体を論ずる上で
有益である。一組の割込みトラップとベクトルロケーシ
ョン８２１がプログラムメモリ空間内に存在する。図１
Ａ，２１のプログラムメモリ６１内の割込みルーチンが
実行される場合、図２１の割込み制御論理２３１によっ
て図１Ａのプログラムカウンタ９３が割込みロケーショ
ン８２１内に適当なベクトルを以てロードされ適当な割
込みサービスルーチンに分岐される。２個のコアレジス
タＩＦＲとＩＭＲとはそれぞれ割込みフラッグレジスタ
と割込みマスクレジスタである。割込みフラッグレジス
タは、どの特定の割込みが行われているかを表示する。
割込みマスクレジスタはＣＰＵに対する割込みがそれら
をマスキングすることによって割込み禁止される一組の
ビットである。例えば、もし割込みＩＮＴ２−，ＩＮＴ
１−，ＩＮＴ０−の中に実行中の割込みが存在するなら
ば、ＩＦＲ内には“１" についてセットされる対応ビッ
トが存在することになろう。フラッグは自動的にクリア
される割込みトラップを取ることによってクリアされ
る。さもない場合は、１つを割込みをクリアするそれぞ
れの割込みフラッグレジスタ内にＯＲ処理することによ
ってクリアされる。実行中の割込みフラッグ全体も１時
にクリアすることができる。
【００６７】プログラムバスとデータバス１０１、１１
１は図２１で線図状に組合わされており、周辺ポート８
３１、８３３内で終結する。周辺ポート８３３は並列イ
ンターフェースを提供する。ポート８３１はＴ１に対す
るインターフェースと装置１１に対するシリアルポート
を提供する。図２２，２３，２４はオーバヘッド零の割
込みコンテキスト切替えを実行するための３つの代替的
な回路を示す。戦略レジスタは全て同時に並列にコンテ
キスト切替えされるため、１個のフリップフロップによ
るレジスタ全体の表示は線図的手法によっていることを
理解されたい。図２２，２３では上下レジスタはそれぞ
れ図１Ａ，１Ｂの戦略レジスタの各々の前景の背景の矩
形を示す。図２４は平行処理を明示するものである。
１は図２１で線図状に組合わされており、周辺ポート８
３１、８３３内で終結する。周辺ポート８３３は並列イ
ンターフェースを提供する。ポート８３１はＴ１に対す
るインターフェースと装置１１に対するシリアルポート
を提供する。図２２，２３，２４はオーバヘッド零の割
込みコンテキスト切替えを実行するための３つの代替的
な回路を示す。戦略レジスタは全て同時に並列にコンテ
キスト切替えされるため、１個のフリップフロップによ
るレジスタ全体の表示は線図的手法によっていることを
理解されたい。図２２，２３では上下レジスタはそれぞ
れ図１Ａ，１Ｂの戦略レジスタの各々の前景の背景の矩
形を示す。図２４は平行処理を明示するものである。
【００６８】図２２において、主レジスタ８５１は、そ
のデータＤ入力がＭＵＸ８５３により選択的に供給され
る。ＭＵＸ８５３はレジスタ８５１のＤ入力を選択的に
並列データ回線Ａか並列データ回線Ｂの何れかに対して
接続する。回線Ｂは相補レジスタ８５５のＱ出力に接続
される。主レジスタ８５１はそれぞれ相補レジスタ８５
５の対応するＤ入力に接続される一組のＱ出力線を備え
る。図示例において、矢印で示した回線Ａの入力は、Ａ
ＬＵ２１による計算結果を表わし、累算器２３はレジス
タ８５１と８５５を備える。累算器２３として示した図
２２の主レジスタ８５１の出力は例えば図１Ａのポスト
スケーラ１８１に供給される。然しながら、レジスタ８
５１は図１Ａと図１Ｂに２重矩形が示された戦略レジス
タの各々に相当することが求められるだけの回数反復さ
れることを了解されたい。
のデータＤ入力がＭＵＸ８５３により選択的に供給され
る。ＭＵＸ８５３はレジスタ８５１のＤ入力を選択的に
並列データ回線Ａか並列データ回線Ｂの何れかに対して
接続する。回線Ｂは相補レジスタ８５５のＱ出力に接続
される。主レジスタ８５１はそれぞれ相補レジスタ８５
５の対応するＤ入力に接続される一組のＱ出力線を備え
る。図示例において、矢印で示した回線Ａの入力は、Ａ
ＬＵ２１による計算結果を表わし、累算器２３はレジス
タ８５１と８５５を備える。累算器２３として示した図
２２の主レジスタ８５１の出力は例えば図１Ａのポスト
スケーラ１８１に供給される。然しながら、レジスタ８
５１は図１Ａと図１Ｂに２重矩形が示された戦略レジス
タの各々に相当することが求められるだけの回数反復さ
れることを了解されたい。
【００６９】図２２において、レジスタ８５１、８５５
の各々は出力イネーブル（ＯＥ）端子を備える。ＯＲゲ
ート８５７は主レジスタ８５１のクロック入力を供給す
る。ＯＲゲート８５７はＣＰＵ ＷＲＩＴＥとＲＥＴＥ
の入力を有する。ＲＥＴＥはＭＵＸ８５３の選択入力と
共に相補レジスタ８５５のＯＥ出力イネーブル端子も供
給する。主レジスタ８５１はそのＯＥ端子がＯＲゲート
８５９の出力に接続され、その入力は割込み確認ＩＡＣ
ＫとＣＰＵ ＲＥＡＤに接続される。ＩＡＣＫは楕円で
示すように相補レジスタ８５５とその他の全ての相補レ
ジスタにクロック信号を送る。動作中、割込みからの復
帰がない場合（ＲＥＴＥロー）、ＭＵＸ８５３は主レジ
スタ８５１用の入力線Ａを選択する。ＣＰＵ ＷＲＩＴ
Ｅが生起するや主レジスタ８５１はＣＰＵコアからの入
力をそのＤ入力へ送る。ＣＰＵはＯＲゲート８５９にお
いてＣＰＵ ＲＥＡＤが生じＯＥを活動させると、レジ
スタ８５１の内容をアクセスする。
の各々は出力イネーブル（ＯＥ）端子を備える。ＯＲゲ
ート８５７は主レジスタ８５１のクロック入力を供給す
る。ＯＲゲート８５７はＣＰＵ ＷＲＩＴＥとＲＥＴＥ
の入力を有する。ＲＥＴＥはＭＵＸ８５３の選択入力と
共に相補レジスタ８５５のＯＥ出力イネーブル端子も供
給する。主レジスタ８５１はそのＯＥ端子がＯＲゲート
８５９の出力に接続され、その入力は割込み確認ＩＡＣ
ＫとＣＰＵ ＲＥＡＤに接続される。ＩＡＣＫは楕円で
示すように相補レジスタ８５５とその他の全ての相補レ
ジスタにクロック信号を送る。動作中、割込みからの復
帰がない場合（ＲＥＴＥロー）、ＭＵＸ８５３は主レジ
スタ８５１用の入力線Ａを選択する。ＣＰＵ ＷＲＩＴ
Ｅが生起するや主レジスタ８５１はＣＰＵコアからの入
力をそのＤ入力へ送る。ＣＰＵはＯＲゲート８５９にお
いてＣＰＵ ＲＥＡＤが生じＯＥを活動させると、レジ
スタ８５１の内容をアクセスする。
【００７０】割込みが生じて装置１１により確認される
と（ＩＡＣＫ）、レジスタ８５１の出力Ｑがイネーブル
となり、相補レジスタ８５５がクロッキングされるその
ため、主レジスタ８５１のＱ出力がレジスタ８５５内に
ストアされる。割込みサービスルーチンが実行される
時、入力線ＡはＣＰＵ ＷＲＩＴＥにより主レジスタ８
５１内にクロッキングされつづける。割込みが完了する
と、ＲＥＴＥはローとなり、ＭＵＸ８５３を切替え回線
Ｂを選択し相補レジスタ８５５の回線ＯＥを活動させ
る。同様にして、ＲＥＴＥはＯＲゲート８５７を経てレ
ジスタ８５１をクロッキングして転送を完了し主ルーチ
ン情報を主レジスタ８５１へ復帰させる。その後、割込
みＲＥＴＥからの復帰の完了と共にＲＥＴＥはローとな
り、ＭＵＸ８５３を介して主レジスタ８５１を入力回線
Ａに接続しなおす。このようにして、コンテキスト切替
えはオーバヘッド零で完了する。
と（ＩＡＣＫ）、レジスタ８５１の出力Ｑがイネーブル
となり、相補レジスタ８５５がクロッキングされるその
ため、主レジスタ８５１のＱ出力がレジスタ８５５内に
ストアされる。割込みサービスルーチンが実行される
時、入力線ＡはＣＰＵ ＷＲＩＴＥにより主レジスタ８
５１内にクロッキングされつづける。割込みが完了する
と、ＲＥＴＥはローとなり、ＭＵＸ８５３を切替え回線
Ｂを選択し相補レジスタ８５５の回線ＯＥを活動させ
る。同様にして、ＲＥＴＥはＯＲゲート８５７を経てレ
ジスタ８５１をクロッキングして転送を完了し主ルーチ
ン情報を主レジスタ８５１へ復帰させる。その後、割込
みＲＥＴＥからの復帰の完了と共にＲＥＴＥはローとな
り、ＭＵＸ８５３を介して主レジスタ８５１を入力回線
Ａに接続しなおす。このようにして、コンテキスト切替
えはオーバヘッド零で完了する。
【００７１】かくして、図２２は電子プロセッサに接続
される第１と第２のレジスタを示す。上記レジスタは一
つの処理コンテキスト（例えば割込みもしくはサブルー
チン）に参加し、一方、別の処理コンテキストからの情
報をそこに復帰するまで保持する。ＭＵＸ８５３とゲー
ト８５７、８５９は、処理コンテキストに応じてレジス
タの電子プロセッサ間での入出力動作を選択的に制御す
る働きをする第１と第２のレジスタに接続されるコンテ
キスト切替回路の例を示す。図１Ａと図１ＢのＣＰＵ１
３、１５のコアの如き電子プロセッサは、割込みＩＮＴ
−の如きコンテキスト信号に応答し、コンテキスト信号
により識別される代替的な処理コンテキスト中で動作す
ることができる。図２３はオーバヘッド零のコンテキス
ト切替に対するバンク切替方法を示す。主レジスタ８６
１と相補レジスタ８６３はそのＤ入力をデマルチプレク
サＤＭＵＸ８６５に接続される。レジスタ８６１と８６
３のＱ出力はＭＵＸ８６７の各入力に接続される。ＣＰ
Ｕコアからの入力はＤＭＵＸ８６５に接続される。ＣＰ
Ｕコアへ復帰する出力はＭＵＸから提供される。ＭＵＸ
８６５と８６７からの両方の選択線は割込みサービスル
ーチンＩＳＲが進行中にアクテイブとなる回線に接続さ
れる。
される第１と第２のレジスタを示す。上記レジスタは一
つの処理コンテキスト（例えば割込みもしくはサブルー
チン）に参加し、一方、別の処理コンテキストからの情
報をそこに復帰するまで保持する。ＭＵＸ８５３とゲー
ト８５７、８５９は、処理コンテキストに応じてレジス
タの電子プロセッサ間での入出力動作を選択的に制御す
る働きをする第１と第２のレジスタに接続されるコンテ
キスト切替回路の例を示す。図１Ａと図１ＢのＣＰＵ１
３、１５のコアの如き電子プロセッサは、割込みＩＮＴ
−の如きコンテキスト信号に応答し、コンテキスト信号
により識別される代替的な処理コンテキスト中で動作す
ることができる。図２３はオーバヘッド零のコンテキス
ト切替に対するバンク切替方法を示す。主レジスタ８６
１と相補レジスタ８６３はそのＤ入力をデマルチプレク
サＤＭＵＸ８６５に接続される。レジスタ８６１と８６
３のＱ出力はＭＵＸ８６７の各入力に接続される。ＣＰ
Ｕコアからの入力はＤＭＵＸ８６５に接続される。ＣＰ
Ｕコアへ復帰する出力はＭＵＸから提供される。ＭＵＸ
８６５と８６７からの両方の選択線は割込みサービスル
ーチンＩＳＲが進行中にアクテイブとなる回線に接続さ
れる。
【００７２】このようにして、主ルーチン内でただ一つ
だけのレジスタ８６１が動作する。割込みサービスルー
チン中に、レジスタ８６３は動作し、一方レジスタ８６
１はそこへ処理が復帰することになる内容を保持する。
また、一対のＡＮＤゲート８７１と８７３もレジスタ８
６１と８６３を活動させたり活動停止させたりする働き
を行う。ＣＰＵ ＷＲＩＴＥは各ＡＮＤゲート８７１と
８７３の入力を修飾する。ＡＮＤゲート８７１と８７３
の出力はそれぞれレジスタ８６３と８６１のクロック入
力に接続される。ＩＳＲがローの主ルーチンでは、レジ
スタ８７３は修飾され、ＣＰＵ ＷＲＩＴＥはレジスタ
８６１をクロッキングする。ＡＮＤゲート８７１は主ル
ーチン内は割込禁止される。ＩＳＲが割込み中にハイで
ある場合、ＣＰＵ ＷＲＩＴＥは修飾ＡＮＤゲート８７
１を介してレジスタ８６３をクロッキングし、ＡＮＤゲ
ート８７３は割込禁止となる。
だけのレジスタ８６１が動作する。割込みサービスルー
チン中に、レジスタ８６３は動作し、一方レジスタ８６
１はそこへ処理が復帰することになる内容を保持する。
また、一対のＡＮＤゲート８７１と８７３もレジスタ８
６１と８６３を活動させたり活動停止させたりする働き
を行う。ＣＰＵ ＷＲＩＴＥは各ＡＮＤゲート８７１と
８７３の入力を修飾する。ＡＮＤゲート８７１と８７３
の出力はそれぞれレジスタ８６３と８６１のクロック入
力に接続される。ＩＳＲがローの主ルーチンでは、レジ
スタ８７３は修飾され、ＣＰＵ ＷＲＩＴＥはレジスタ
８６１をクロッキングする。ＡＮＤゲート８７１は主ル
ーチン内は割込禁止される。ＩＳＲが割込み中にハイで
ある場合、ＣＰＵ ＷＲＩＴＥは修飾ＡＮＤゲート８７
１を介してレジスタ８６３をクロッキングし、ＡＮＤゲ
ート８７３は割込禁止となる。
【００７３】図２４において、２個のレジスタ８８１と
８８３は共にＤ入力がプロセッサ（例えばＡＬＵ２１）
から同時に情報を受取るべく接続される。上記レジスタ
はこのコンテキスト切替構造の並行性を示すように線図
内で明示的に反復されることによって、例えば、ＡＬＵ
２１はレジスタ８８１と８８３の両方のＤ入力を供給す
る。その際、レジスタ８８１と８８３は累算器ＡＣＣ２
３として作用するように図解してある。それに応じて、
例えば累算器５３はレジスタ８９１と８９３を含むＰレ
ジスタ５１をフィードする。（レジスタ８９３は図１Ａ
のＢＰＲ１８５と混同すべきではない。）ＭＵＸ８９５
はその入力がそれぞれレジスタ８８１と８８３のＱ出力
に接続される。ＭＵＸ８９７はその入力がそれぞれレジ
スタ８９１と８９３のＱ出力に接続される。レジスタ８
８１と８９１のクロック入力は電子可逆スイッチ９０１
のＡ出力に対して並列に接続される。レジスタ８８３と
８９３のクロック入力は可逆スイッチ９０１のＢ出力に
対して並列に接続される。割込みハードウエア９０３は
割込み確認ＩＡＣＫに応答して割込みサービスルーチン
が進行中に能動ＩＳＲ−Ｑ−出力を発生する。割込みハ
ードウエア９０３はフリップフロップ９０５のトグルＴ
入力を駆動する。フリップフロップ９０５のＱ出力は共
に戦略レジスタ全体のＭＵＸと共にスイッチ９０１の第
２入力とＭＵＸ８９５と８９７の選択入力に接続され
る。
８８３は共にＤ入力がプロセッサ（例えばＡＬＵ２１）
から同時に情報を受取るべく接続される。上記レジスタ
はこのコンテキスト切替構造の並行性を示すように線図
内で明示的に反復されることによって、例えば、ＡＬＵ
２１はレジスタ８８１と８８３の両方のＤ入力を供給す
る。その際、レジスタ８８１と８８３は累算器ＡＣＣ２
３として作用するように図解してある。それに応じて、
例えば累算器５３はレジスタ８９１と８９３を含むＰレ
ジスタ５１をフィードする。（レジスタ８９３は図１Ａ
のＢＰＲ１８５と混同すべきではない。）ＭＵＸ８９５
はその入力がそれぞれレジスタ８８１と８８３のＱ出力
に接続される。ＭＵＸ８９７はその入力がそれぞれレジ
スタ８９１と８９３のＱ出力に接続される。レジスタ８
８１と８９１のクロック入力は電子可逆スイッチ９０１
のＡ出力に対して並列に接続される。レジスタ８８３と
８９３のクロック入力は可逆スイッチ９０１のＢ出力に
対して並列に接続される。割込みハードウエア９０３は
割込み確認ＩＡＣＫに応答して割込みサービスルーチン
が進行中に能動ＩＳＲ−Ｑ−出力を発生する。割込みハ
ードウエア９０３はフリップフロップ９０５のトグルＴ
入力を駆動する。フリップフロップ９０５のＱ出力は共
に戦略レジスタ全体のＭＵＸと共にスイッチ９０１の第
２入力とＭＵＸ８９５と８９７の選択入力に接続され
る。
【００７４】ＣＰＵ ＷＲＩＴＥ回線はスイッチ９０１
のＸ入力とＡＮＤゲート９０７の入出に接続される。割
込みハードウエア９０３のローの能動ＩＳＲ−出力はＡ
ＮＤゲート９０７の第２入力に接続される。そのゲート
の出力はスイッチ９０１のＹ入力に接続される。動作
中、リセットされたハイは、Ｑ出力をハイにプルしＭＵ
Ｘ８９５にレジスタ８８１を選択させるフリップフロッ
プ９０５のセット入力を初期化する。同様にして、スイ
ッチ９０１はその結果ＸをＡに、ＴをＢに接続する。主
ルーチン内では、ＩＳＲ−は不能動ハイとなりＡＮＤゲ
ート９０７を修飾する。従って、ＣＰＵ ＷＲＩＴＥ回
線上の活動によって主ルーチン内の全レジスタ８８１、
８８３、８９１、８９３がクロッキングされる。このこ
とは例えば、ＡＬＵ２１からの情報が一時にレジスタ８
８１と８８３内へクロッキングされ、乗算器５３からの
情報が両レジスタ８９１に８９３内へクロッキングされ
ることを意味する。
のＸ入力とＡＮＤゲート９０７の入出に接続される。割
込みハードウエア９０３のローの能動ＩＳＲ−出力はＡ
ＮＤゲート９０７の第２入力に接続される。そのゲート
の出力はスイッチ９０１のＹ入力に接続される。動作
中、リセットされたハイは、Ｑ出力をハイにプルしＭＵ
Ｘ８９５にレジスタ８８１を選択させるフリップフロッ
プ９０５のセット入力を初期化する。同様にして、スイ
ッチ９０１はその結果ＸをＡに、ＴをＢに接続する。主
ルーチン内では、ＩＳＲ−は不能動ハイとなりＡＮＤゲ
ート９０７を修飾する。従って、ＣＰＵ ＷＲＩＴＥ回
線上の活動によって主ルーチン内の全レジスタ８８１、
８８３、８９１、８９３がクロッキングされる。このこ
とは例えば、ＡＬＵ２１からの情報が一時にレジスタ８
８１と８８３内へクロッキングされ、乗算器５３からの
情報が両レジスタ８９１に８９３内へクロッキングされ
ることを意味する。
【００７５】その後、例えば割込みサービスルーチンが
コンテキスト変更されると共に、ＩＳＲ−はローとな
り、ＡＮＤゲート９０７は割込み禁止となる。その後、
ＣＰＵＷＲＩＴＥ活動によって割込みルーチンのために
レジスタ８８１と８９１がクロッキングされつづける
が、レジスタ８８３と８９３はクロッキングされること
はない。そのため、不活動によって主ルーチンの内容は
これら後者の２つのレジスタ内にストアされる。それ
故、コンテキスト切替えはいささかのタイムオーバヘッ
ドもなく行われる。主ルーチンの如き原始テキストに復
帰すると共に、ＩＳＲ−は再度ハイとなり、ＡＮＤゲー
ト９０７を割込み可能にする。ローからハイへの遷移に
よってフリップフロップ９０５がトグルされ、ＭＵＸ８
９５と８９７が状態を変更しレジスタ８８３と８９３を
自動的に選択する。このことによって再び自動的なオー
バヘッド零のコンテキスト切替えが行われる。フリップ
フロップ９０５がトグルされるため、スイッチ９０１は
状態を変更しＸをＢに、ＹをＡに接続する。その後、Ｃ
ＰＵ ＷＲＩＴＥ上の活動によって両方のフリップフロ
ップが同時にクロッキングされ、レジスタ８８３と８９
３が能動レジスタとなる。更なる割込み（ＩＳＲ−ロ
ー）によってレジスタ８８１と８９１が割込禁止となる
一方、レジスタ８８３と８９３は能動状態にとどまる。
かくして、図２４において、主レジスタもしくは相補レ
ジスタは存在せず、その代わりに数対のレジスタがこれ
らの機能を共有することになる。
コンテキスト変更されると共に、ＩＳＲ−はローとな
り、ＡＮＤゲート９０７は割込み禁止となる。その後、
ＣＰＵＷＲＩＴＥ活動によって割込みルーチンのために
レジスタ８８１と８９１がクロッキングされつづける
が、レジスタ８８３と８９３はクロッキングされること
はない。そのため、不活動によって主ルーチンの内容は
これら後者の２つのレジスタ内にストアされる。それ
故、コンテキスト切替えはいささかのタイムオーバヘッ
ドもなく行われる。主ルーチンの如き原始テキストに復
帰すると共に、ＩＳＲ−は再度ハイとなり、ＡＮＤゲー
ト９０７を割込み可能にする。ローからハイへの遷移に
よってフリップフロップ９０５がトグルされ、ＭＵＸ８
９５と８９７が状態を変更しレジスタ８８３と８９３を
自動的に選択する。このことによって再び自動的なオー
バヘッド零のコンテキスト切替えが行われる。フリップ
フロップ９０５がトグルされるため、スイッチ９０１は
状態を変更しＸをＢに、ＹをＡに接続する。その後、Ｃ
ＰＵ ＷＲＩＴＥ上の活動によって両方のフリップフロ
ップが同時にクロッキングされ、レジスタ８８３と８９
３が能動レジスタとなる。更なる割込み（ＩＳＲ−ロ
ー）によってレジスタ８８１と８９１が割込禁止となる
一方、レジスタ８８３と８９３は能動状態にとどまる。
かくして、図２４において、主レジスタもしくは相補レ
ジスタは存在せず、その代わりに数対のレジスタがこれ
らの機能を共有することになる。
【００７６】かくして、図２４は演算回路を割込み信号
の発生まで２個のレジスタの両方に接続するスイッチン
グ回路を提供する。上記回路はレジスタの一つが割込信
号に応答して演算装置からの情報をそれ以上ストアする
ことを一時禁止する。別言すれば、このコンテキストス
イッチング回路は図２２と図２３のそれと同様に、第１
と第２のレジスタを選択的にクロッキングする働きを行
うものである。図２２と図２３の回路と異なり、図２４
の回路は、共に、入力がプロセッサからの情報を同時に
受取るように接続された第１と第２のレジスタを備え
る。プロセッサは既に論じたようなプログラムカウンタ
を備え、プログラムカウンタの断続性を伴う第１と第２
のルーチンを実行するためにこれらのレジスタに接続さ
れる。図２２−図２４において、スタックは、事実上、
一組のレジスタと関連し、プロセッサは、タスクが第２
ルーチンに変更されるや、その複数のレジスタの内容を
スタック上にプッシュする働きを行う。同様にして、割
込みから復帰するや、プロセッサはスタックをポップア
ップして第１のルーチンが実質上即時に再開できるよう
にする。第２のルーチンは割込みサービスルーチンと、
ソフトウェアトラップと、サブルーチン、プロシージ
ャ、関数その他の任意のコンテキスト変更ルーチンとす
ることができる。
の発生まで２個のレジスタの両方に接続するスイッチン
グ回路を提供する。上記回路はレジスタの一つが割込信
号に応答して演算装置からの情報をそれ以上ストアする
ことを一時禁止する。別言すれば、このコンテキストス
イッチング回路は図２２と図２３のそれと同様に、第１
と第２のレジスタを選択的にクロッキングする働きを行
うものである。図２２と図２３の回路と異なり、図２４
の回路は、共に、入力がプロセッサからの情報を同時に
受取るように接続された第１と第２のレジスタを備え
る。プロセッサは既に論じたようなプログラムカウンタ
を備え、プログラムカウンタの断続性を伴う第１と第２
のルーチンを実行するためにこれらのレジスタに接続さ
れる。図２２−図２４において、スタックは、事実上、
一組のレジスタと関連し、プロセッサは、タスクが第２
ルーチンに変更されるや、その複数のレジスタの内容を
スタック上にプッシュする働きを行う。同様にして、割
込みから復帰するや、プロセッサはスタックをポップア
ップして第１のルーチンが実質上即時に再開できるよう
にする。第２のルーチンは割込みサービスルーチンと、
ソフトウェアトラップと、サブルーチン、プロシージ
ャ、関数その他の任意のコンテキスト変更ルーチンとす
ることができる。
【００７７】図２５では、図２４の回路を動作させる方
法がステップ９１１内のフリップフロップ９０５のＱ出
力を初期化する。ステップ９１３内ではフリップフロッ
プ９０５のＱ出力の状態に応じて出力ＭＵＸ８９５と８
９７を動作させる処理が進行する。その後、デシジョン
ステップ９１５が内容が例えばＩＳＲ−信号に応じて切
替えられるべきかどうかを判断する。もし否であれば、
ステップ９１７中の処理によって全レジスタ８８１，８
８３，８９１，８９３がクロッキングされ、ステップ９
１３へ復帰する。そこから処理はステップ９１５内でコ
ンテキストの切替えが生ずるまで無限に続けられる。か
かる場合、分岐はステップ９１５からステップ９１９へ
飛越し、ＭＵＸにより選択されたレジスタ（例えば８９
５と８９７）のみをクロッキングする。復帰が行われた
場合、Ｑはフリップフロップ９０５でトグルし、そこか
ら処理はステップ９１３へ回帰して上記の如く無限に継
続される。
法がステップ９１１内のフリップフロップ９０５のＱ出
力を初期化する。ステップ９１３内ではフリップフロッ
プ９０５のＱ出力の状態に応じて出力ＭＵＸ８９５と８
９７を動作させる処理が進行する。その後、デシジョン
ステップ９１５が内容が例えばＩＳＲ−信号に応じて切
替えられるべきかどうかを判断する。もし否であれば、
ステップ９１７中の処理によって全レジスタ８８１，８
８３，８９１，８９３がクロッキングされ、ステップ９
１３へ復帰する。そこから処理はステップ９１５内でコ
ンテキストの切替えが生ずるまで無限に続けられる。か
かる場合、分岐はステップ９１５からステップ９１９へ
飛越し、ＭＵＸにより選択されたレジスタ（例えば８９
５と８９７）のみをクロッキングする。復帰が行われた
場合、Ｑはフリップフロップ９０５でトグルし、そこか
ら処理はステップ９１３へ回帰して上記の如く無限に継
続される。
【００７８】図２６は２個の命令ＣＲＧＴとＣＲＬＴの
処理を記述するプロセス線図である。これら２つの命令
は繰返し使用される場合に最大値と最小値を容易に計算
できる高速の大小比較計算を伴う。処理はスタート９８
１より開始され、ＣＲＧＴもしくはＣＲＬＴ命令が存在
するかどうかを判断するステップに進む。存在すれば、
処理はステップ９８５へ移行しＡＬＵ２１ないし累算器
２３（図１Ａ）をストアする。その後、ステップ９８７
において、ＡＬＵは図１ＡのＭＵＸ７７を介してＡＣＣ
Ｂ３１の内容を選択する。ステップ９８９において、Ａ
ＬＵは共働して累算器２３の内容をＡＣＣＢ３１と比較
演算し、減算によって例えば演算差の符号を取得する。
ステップ９９１において、それぞれ命令ＣＲＧＴもしく
はＣＲＬＴに応じて大小何れかの値を、比較の状態に従
い、ＡＣＣ２３をＡＣＣＢ３１にストアするかそうする
ことを省略するか何れかによってＡＣＣＢ３１に供給す
る。例えば、もしＡＣＣ２３がＡＣＣＢ３１よりも大き
な値を有し、命令がＣＲＧＴであるならば、ＡＣＣはＡ
ＣＣＢにストアされ、さもなければストアされない。も
しＡＣＣ２３がＡＣＣＢより小さな値を有し、命令がＣ
ＲＬＴであれば、ＡＣＣはＡＣＣＢにストアされる。Ａ
ＣＣＢが既に所望値を保持する場合には、転送によって
ＡＣＣＢをＡＣＣに書込む。次いで、テスト９９３によ
って一連の値が完全であるかどうかについて判断する。
もし否であれば、処理はステップ９８３に復帰する。も
しステップ９９３においてその値が完全であれば、処理
はステップ９９５へ分岐してかくして計算された一連の
値の最大最小値をストアする。
処理を記述するプロセス線図である。これら２つの命令
は繰返し使用される場合に最大値と最小値を容易に計算
できる高速の大小比較計算を伴う。処理はスタート９８
１より開始され、ＣＲＧＴもしくはＣＲＬＴ命令が存在
するかどうかを判断するステップに進む。存在すれば、
処理はステップ９８５へ移行しＡＬＵ２１ないし累算器
２３（図１Ａ）をストアする。その後、ステップ９８７
において、ＡＬＵは図１ＡのＭＵＸ７７を介してＡＣＣ
Ｂ３１の内容を選択する。ステップ９８９において、Ａ
ＬＵは共働して累算器２３の内容をＡＣＣＢ３１と比較
演算し、減算によって例えば演算差の符号を取得する。
ステップ９９１において、それぞれ命令ＣＲＧＴもしく
はＣＲＬＴに応じて大小何れかの値を、比較の状態に従
い、ＡＣＣ２３をＡＣＣＢ３１にストアするかそうする
ことを省略するか何れかによってＡＣＣＢ３１に供給す
る。例えば、もしＡＣＣ２３がＡＣＣＢ３１よりも大き
な値を有し、命令がＣＲＧＴであるならば、ＡＣＣはＡ
ＣＣＢにストアされ、さもなければストアされない。も
しＡＣＣ２３がＡＣＣＢより小さな値を有し、命令がＣ
ＲＬＴであれば、ＡＣＣはＡＣＣＢにストアされる。Ａ
ＣＣＢが既に所望値を保持する場合には、転送によって
ＡＣＣＢをＡＣＣに書込む。次いで、テスト９９３によ
って一連の値が完全であるかどうかについて判断する。
もし否であれば、処理はステップ９８３に復帰する。も
しステップ９９３においてその値が完全であれば、処理
はステップ９９５へ分岐してかくして計算された一連の
値の最大最小値をストアする。
【００７９】一連の数字の最大値をスピーディに計算す
る能力は、乗数器もしくは利得係数が最大値に基づいて
いてより効果的に処理できるように入力信号の利得を上
下させるようにした自動利得制御系において殊に有益で
ある。かかる自動利得制御は、無線受信機、オーディオ
アンプ、モデム、およびＰＩＤＳアルゴリズムの如きア
ルゴリズムを活用する制御系においても使用される。Ｐ
ＩＤは比較例積分微分帰還制御方式である。更にもう一
つの用途はパターン認識である。例えば、音声認識装置
において、予めストアされた音声パターンを進入すると
データと比較することによる連続的な瞬断はテンプレー
ト比較プロセス内の最大値を見ることによって判断され
る。同様にして、画像処理において、プロセッサによる
辺縁検出によって輝度と色彩の強さが解析される。その
強さが上昇した後突然下降すると、画像処理目的のため
に辺縁を示す最大値が発見される。
る能力は、乗数器もしくは利得係数が最大値に基づいて
いてより効果的に処理できるように入力信号の利得を上
下させるようにした自動利得制御系において殊に有益で
ある。かかる自動利得制御は、無線受信機、オーディオ
アンプ、モデム、およびＰＩＤＳアルゴリズムの如きア
ルゴリズムを活用する制御系においても使用される。Ｐ
ＩＤは比較例積分微分帰還制御方式である。更にもう一
つの用途はパターン認識である。例えば、音声認識装置
において、予めストアされた音声パターンを進入すると
データと比較することによる連続的な瞬断はテンプレー
ト比較プロセス内の最大値を見ることによって判断され
る。同様にして、画像処理において、プロセッサによる
辺縁検出によって輝度と色彩の強さが解析される。その
強さが上昇した後突然下降すると、画像処理目的のため
に辺縁を示す最大値が発見される。
【００８０】このようにして、演算装置、命令デコー
ダ、累算器、追加レジスタが組合わされる。上記追加レ
ジスタは演算装置に接続されることによって演算装置は
第１の演算値を累算器へ送り、その後、命令デコーダか
らのコマンドに応じて追加レジスタの内容と累算器の内
容の値の大小の別をレジスタに供給する。一定時間にわ
たって累算器に供給される一連の演算値に対してコマン
ドを繰返し実行すると、レジスタに一連の演算値のうち
の最大もしくは最小値が供給される。多くのリアルタイ
ムシステムではできる限り少ない機械サイクルで最大も
しくは最小値を発見することは極めて重要である。問題
はアルゴリズムの一時的結果が現在の最小もしくは最大
値がストアされるデータメモリロケーションのワード幅
よりも大きなビット数を有する累算器内にストアされる
場合に複雑になる。更に、その問題は条件のテストが分
岐を必要とするような高度にパイプライン化されたプロ
セッサによって複雑になる。両方の場合とも余分の機械
サイクルを使用する羽目になる。データ転送処理でアド
レスを設定する際に余分の機械サイクルが消費される可
能性がある。
ダ、累算器、追加レジスタが組合わされる。上記追加レ
ジスタは演算装置に接続されることによって演算装置は
第１の演算値を累算器へ送り、その後、命令デコーダか
らのコマンドに応じて追加レジスタの内容と累算器の内
容の値の大小の別をレジスタに供給する。一定時間にわ
たって累算器に供給される一連の演算値に対してコマン
ドを繰返し実行すると、レジスタに一連の演算値のうち
の最大もしくは最小値が供給される。多くのリアルタイ
ムシステムではできる限り少ない機械サイクルで最大も
しくは最小値を発見することは極めて重要である。問題
はアルゴリズムの一時的結果が現在の最小もしくは最大
値がストアされるデータメモリロケーションのワード幅
よりも大きなビット数を有する累算器内にストアされる
場合に複雑になる。更に、その問題は条件のテストが分
岐を必要とするような高度にパイプライン化されたプロ
セッサによって複雑になる。両方の場合とも余分の機械
サイクルを使用する羽目になる。データ転送処理でアド
レスを設定する際に余分の機械サイクルが消費される可
能性がある。
【００８１】然しながら、実施例の回路は累算器ＡＣＣ
２３と同一のビット幅を有する並列レジスタＡＣＣＢ３
１を備えている。最大もしくは最小値の機能が実行され
るとき、プロセッサは累算器内の最終値を並行レジスタ
ＡＣＣＢ内の値と比較して、もしくは最小値よりも小さ
いか最大値より大きければ、命令に応じて、それは累算
器の値を並列レジスタ上に書き込むかあるいはその逆の
ことが行われる。これは全て１回の機械サイクル内で１
個の命令語で行われるため、コード空間とプログラム実
行時間を節約できる。同時にメモリのアドレス指定処理
も不要であって、ＡＬＵ内の他のレジスタには影響を及
ぼさない。
２３と同一のビット幅を有する並列レジスタＡＣＣＢ３
１を備えている。最大もしくは最小値の機能が実行され
るとき、プロセッサは累算器内の最終値を並行レジスタ
ＡＣＣＢ内の値と比較して、もしくは最小値よりも小さ
いか最大値より大きければ、命令に応じて、それは累算
器の値を並列レジスタ上に書き込むかあるいはその逆の
ことが行われる。これは全て１回の機械サイクル内で１
個の命令語で行われるため、コード空間とプログラム実
行時間を節約できる。同時にメモリのアドレス指定処理
も不要であって、ＡＬＵ内の他のレジスタには影響を及
ぼさない。
【００８２】以上の記載に関連して、以下の各項を開示
する。 １．（Ａ）ある一定のビット幅の出力信号を伝える出力
導線と、ある一定のビット幅の入力信号を伝える二組の
入力導線とを有する論理演算装置； （Ｂ）前記論理演算装置の前記出力導線に選択的に接続
された前記ある一定のビット幅の入力信号を伝える入力
導線と、前記論理演算装置の前記入力導線の一つの組に
選択的に接続された前記ある一定のビット幅の出力信号
を伝える出力導線とを有する累算器；及び （Ｃ）前記論理演算装置の前記出力導線に選択的に接続
された前記ある一定のビット幅の入力信号を伝える入力
導線と、前記論理演算装置の前記入力導線の他の組に選
択的に接続された前記ある一定のビット幅の出力信号を
伝える出力導線とを有する並列レジスタを備えているこ
とを特徴とするデータ演算処理装置。 ２．コンテキスト信号に応答して同コンテキスト信号に
より識別される代替的な処理コンテキスト内で動作する
電子プロセッサと、上記電子プロセッサに接続され１つ
の処理コンテキストに参加すると共にもう一つの処理コ
ンテキストからの情報をそれに復帰するまで保持する第
１と第２のレジスタと、上記第１と第２のレジスタに接
続され処理コンテキストに応じて上記レジスタの電子プ
ロセッサ間での入出力処理を選択的に制御するコンテキ
スト切替回路と、から成るデータ処理装置。 ３．上記コンテキスト切替回路が上記第１と第２のレジ
スタを選択的にクロッキングする働きを行う第２項のデ
ータ処理装置。 ４．上記第１のレジスタが、主レジスタとしてその後に
相補レジスタとして交互に作用すると共に、上記第１の
レジスタが主レジスタとして作用する時に上記第２のレ
ジスタがそれに応じて相補レジスタとして作用した後
に、上記第１のレジスタが相補レジスタとして作用する
時に主レジスタとして作用する第２項のデータ処理装
置。 ５．更に、電気モータと、操作上上記電気モータと上記
電子プロセッサに接続され、デジタル信号が処理用に利
用できることを示すコンテキスト信号と共に被処理デジ
タル信号を生成する手段と、を備え、上記電子プロセッ
サ手段が更にその動作に基づいて制御信号を上記電気モ
ータへ通信する出力周辺装置を備える第２項の出力処理
装置。 ６．更に、マイクロフォンと、デジタル信号が処理用に
利用可能であることを示すコンテキスト信号と共に被処
理音声を表わすデジタル信号を生成するＡ／Ｄ変換手段
と、上記電子プロセッサに接続されフーリエ変換デジタ
ル信号処理に応じて音声認識処理を実行する音声認識プ
ロセッサと、から成り、上記電子プロセッサ手段がフー
リエ変換デジタル信号処理を実行するように適応され
る、第２項のデータ処理手段。 ７．更に、デジタル信号が処理用に利用可能なことを示
すコンテキスト信号と共に処理される通信チャネルを表
わすデジタル信号を生成するＡ／Ｄ変換手段と、上記電
子プロセッサに接続されデジタル信号処理に応じて通信
処理を実行する送受信機と、を備え、上記電子プロセッ
サがデジタルフィルタリングと、復調と、デスクランブ
リングにおいてデジタル信号処理を実行する、第２項の
データ処理装置。 ８．命令デコーダと、第１と第２の入力と出力を有する
演算装置と、上記演算装置の出力と第１入力間に接続さ
れた累算器と、上記累算器と演算装置の第２入力間に接
続されたレジスタ、より成り、上記演算装置が、上記累
算器に対するデジタル値を計算する手段と、その直後を
上記レジスタからの第２入力における値を命令デコーダ
のコマンドに応じて上記累算器内のデジタル値と比較し
た後上記レジスタの内容の値と上記累算器内のデジタル
値の大小関係をコマンドに応じて上記レジスタにストア
する回路と、を備えるデータ処理装置。 ９．一定時間にわたって上記累算器に対して供給される
一連の演算値の各々についてコマンドを反復実行してそ
のコマンドに応じて一連の演算値内の最小もしくは最大
値をレジスタに供給する第８項のデータ処理装置。 １０．上記比較ストア手段が減算モードで計算した後、
上記レジスタの内容と上記累算器内のデジタル値間の演
算差の符号に従ってストアする上記手段を動作させる手
段を備える第８項のデータ処理装置。 １１．更に、アナログからデジタル形へ変化するレベル
を有する信号を変換する変換回路と、同信号の利得値を
このように計算された最大値の関数として自動的に調節
する乗算手段と、から成り、上記演算装置が上記変換回
路に連結され、比較回路によって信号の最大値が計算さ
れる第８項のデータ処理装置。 １２. 更に、１パターンを表示する物理的入力に応じて
デジタル信号を生成するセンサと、上記命令デコーダに
接続され、上記演算装置によって同パターンを認識すべ
く実行される命令を保持するプログラムメモリと、を備
え、上記演算装置が上記センサに接続され、計算回路が
それによって演算差と命令の型に応じて信号の最大もし
くは最小値を計算する、第８項のデータ処理装置。 １３. データバスとプログラムバスと、上記データバス
に接続されデータメモリロケーションを有するデータメ
モリと、上記データバスに接続される電子計算装置と、
上記電子計算装置とデータバスに接続される累算器と、
命令を受取るための上記プログラムバスと上記データバ
スに接続され、命令の少なくとも幾つかに従って論理処
理を実行する論理手段と、命令を上記プログラムバス上
の論理手段と上記電子計算装置に送る制御手段とを、備
え、論理演算が上記累算器には影響を及ぼさず、上記電
子計算装置とは独立に上記データメモリロケーションの
少なくとも一つのビットに影響を及ぼす、データ処理装
置を備える装置。 １４. 上記データ処理装置の電気ビットにより規定され
る命令に応答する電子的自動車制御装置と、 上記デー
タ処理装置から上記電子自動車制御装置に選択ビットを
供給するインターフェースと、から成る第１３項の装
置。 １５. 更に、１プロセスの状態に応答するプロセス制御
センサと、上記データ処理装置の電気ビットにより規定
される方向に応答するプロセス制御要素と、から成り、
上記データ処理装置が上記センサに接続され選択され
たビットを上記プロセス制御要素に供給するインターフ
ェースを備える第１３項の装置。 １６. 更に、Ａ／Ｄ変換とＤ／Ａ変換を組合わせた電話
回線に接続するための変換回路を備え、上記データ処理
装置が上記変換回路に接続され電話と接続され、スクラ
ンブルと変調の双方の動作可能なシングルチップより成
り、上記論理回路が変調プロセスで処理を行う上記電子
計算装置と同時にスクランブルプロセスで処理を実行す
る、第１３項の装置。 １７. データ処理装置（１１）はコンテキスト信号（Ｉ
ＮＴ）に応答して同コンテキスト信号（ＩＮＴ）により
識別される代替的な処理コンテキスト内で動作する電子
プロセッサ（１５）を備える。第１と第２のレジスタ
（８５１、８５５）は電子プロセッサ（１５）に接続さ
れて１つの処理コンテキストに参加すると共に別の処理
コンテキストからの情報をそれに復帰するまで保持す
る。コンテキストスイチング回路（２３１、８５３、８
５７）は第１と第２のレジスタ（８５１、８５５）に接
続され、処理コンテキストに応じて電子プロセッサ（１
５）間でレジスタの入出力処理を選択的に制御する。他
の装置、システム、方法も並行論理装置とシリーズ最小
／最大関数計算用の構成を伴ったものが開示される。
する。 １．（Ａ）ある一定のビット幅の出力信号を伝える出力
導線と、ある一定のビット幅の入力信号を伝える二組の
入力導線とを有する論理演算装置； （Ｂ）前記論理演算装置の前記出力導線に選択的に接続
された前記ある一定のビット幅の入力信号を伝える入力
導線と、前記論理演算装置の前記入力導線の一つの組に
選択的に接続された前記ある一定のビット幅の出力信号
を伝える出力導線とを有する累算器；及び （Ｃ）前記論理演算装置の前記出力導線に選択的に接続
された前記ある一定のビット幅の入力信号を伝える入力
導線と、前記論理演算装置の前記入力導線の他の組に選
択的に接続された前記ある一定のビット幅の出力信号を
伝える出力導線とを有する並列レジスタを備えているこ
とを特徴とするデータ演算処理装置。 ２．コンテキスト信号に応答して同コンテキスト信号に
より識別される代替的な処理コンテキスト内で動作する
電子プロセッサと、上記電子プロセッサに接続され１つ
の処理コンテキストに参加すると共にもう一つの処理コ
ンテキストからの情報をそれに復帰するまで保持する第
１と第２のレジスタと、上記第１と第２のレジスタに接
続され処理コンテキストに応じて上記レジスタの電子プ
ロセッサ間での入出力処理を選択的に制御するコンテキ
スト切替回路と、から成るデータ処理装置。 ３．上記コンテキスト切替回路が上記第１と第２のレジ
スタを選択的にクロッキングする働きを行う第２項のデ
ータ処理装置。 ４．上記第１のレジスタが、主レジスタとしてその後に
相補レジスタとして交互に作用すると共に、上記第１の
レジスタが主レジスタとして作用する時に上記第２のレ
ジスタがそれに応じて相補レジスタとして作用した後
に、上記第１のレジスタが相補レジスタとして作用する
時に主レジスタとして作用する第２項のデータ処理装
置。 ５．更に、電気モータと、操作上上記電気モータと上記
電子プロセッサに接続され、デジタル信号が処理用に利
用できることを示すコンテキスト信号と共に被処理デジ
タル信号を生成する手段と、を備え、上記電子プロセッ
サ手段が更にその動作に基づいて制御信号を上記電気モ
ータへ通信する出力周辺装置を備える第２項の出力処理
装置。 ６．更に、マイクロフォンと、デジタル信号が処理用に
利用可能であることを示すコンテキスト信号と共に被処
理音声を表わすデジタル信号を生成するＡ／Ｄ変換手段
と、上記電子プロセッサに接続されフーリエ変換デジタ
ル信号処理に応じて音声認識処理を実行する音声認識プ
ロセッサと、から成り、上記電子プロセッサ手段がフー
リエ変換デジタル信号処理を実行するように適応され
る、第２項のデータ処理手段。 ７．更に、デジタル信号が処理用に利用可能なことを示
すコンテキスト信号と共に処理される通信チャネルを表
わすデジタル信号を生成するＡ／Ｄ変換手段と、上記電
子プロセッサに接続されデジタル信号処理に応じて通信
処理を実行する送受信機と、を備え、上記電子プロセッ
サがデジタルフィルタリングと、復調と、デスクランブ
リングにおいてデジタル信号処理を実行する、第２項の
データ処理装置。 ８．命令デコーダと、第１と第２の入力と出力を有する
演算装置と、上記演算装置の出力と第１入力間に接続さ
れた累算器と、上記累算器と演算装置の第２入力間に接
続されたレジスタ、より成り、上記演算装置が、上記累
算器に対するデジタル値を計算する手段と、その直後を
上記レジスタからの第２入力における値を命令デコーダ
のコマンドに応じて上記累算器内のデジタル値と比較し
た後上記レジスタの内容の値と上記累算器内のデジタル
値の大小関係をコマンドに応じて上記レジスタにストア
する回路と、を備えるデータ処理装置。 ９．一定時間にわたって上記累算器に対して供給される
一連の演算値の各々についてコマンドを反復実行してそ
のコマンドに応じて一連の演算値内の最小もしくは最大
値をレジスタに供給する第８項のデータ処理装置。 １０．上記比較ストア手段が減算モードで計算した後、
上記レジスタの内容と上記累算器内のデジタル値間の演
算差の符号に従ってストアする上記手段を動作させる手
段を備える第８項のデータ処理装置。 １１．更に、アナログからデジタル形へ変化するレベル
を有する信号を変換する変換回路と、同信号の利得値を
このように計算された最大値の関数として自動的に調節
する乗算手段と、から成り、上記演算装置が上記変換回
路に連結され、比較回路によって信号の最大値が計算さ
れる第８項のデータ処理装置。 １２. 更に、１パターンを表示する物理的入力に応じて
デジタル信号を生成するセンサと、上記命令デコーダに
接続され、上記演算装置によって同パターンを認識すべ
く実行される命令を保持するプログラムメモリと、を備
え、上記演算装置が上記センサに接続され、計算回路が
それによって演算差と命令の型に応じて信号の最大もし
くは最小値を計算する、第８項のデータ処理装置。 １３. データバスとプログラムバスと、上記データバス
に接続されデータメモリロケーションを有するデータメ
モリと、上記データバスに接続される電子計算装置と、
上記電子計算装置とデータバスに接続される累算器と、
命令を受取るための上記プログラムバスと上記データバ
スに接続され、命令の少なくとも幾つかに従って論理処
理を実行する論理手段と、命令を上記プログラムバス上
の論理手段と上記電子計算装置に送る制御手段とを、備
え、論理演算が上記累算器には影響を及ぼさず、上記電
子計算装置とは独立に上記データメモリロケーションの
少なくとも一つのビットに影響を及ぼす、データ処理装
置を備える装置。 １４. 上記データ処理装置の電気ビットにより規定され
る命令に応答する電子的自動車制御装置と、 上記デー
タ処理装置から上記電子自動車制御装置に選択ビットを
供給するインターフェースと、から成る第１３項の装
置。 １５. 更に、１プロセスの状態に応答するプロセス制御
センサと、上記データ処理装置の電気ビットにより規定
される方向に応答するプロセス制御要素と、から成り、
上記データ処理装置が上記センサに接続され選択され
たビットを上記プロセス制御要素に供給するインターフ
ェースを備える第１３項の装置。 １６. 更に、Ａ／Ｄ変換とＤ／Ａ変換を組合わせた電話
回線に接続するための変換回路を備え、上記データ処理
装置が上記変換回路に接続され電話と接続され、スクラ
ンブルと変調の双方の動作可能なシングルチップより成
り、上記論理回路が変調プロセスで処理を行う上記電子
計算装置と同時にスクランブルプロセスで処理を実行す
る、第１３項の装置。 １７. データ処理装置（１１）はコンテキスト信号（Ｉ
ＮＴ）に応答して同コンテキスト信号（ＩＮＴ）により
識別される代替的な処理コンテキスト内で動作する電子
プロセッサ（１５）を備える。第１と第２のレジスタ
（８５１、８５５）は電子プロセッサ（１５）に接続さ
れて１つの処理コンテキストに参加すると共に別の処理
コンテキストからの情報をそれに復帰するまで保持す
る。コンテキストスイチング回路（２３１、８５３、８
５７）は第１と第２のレジスタ（８５１、８５５）に接
続され、処理コンテキストに応じて電子プロセッサ（１
５）間でレジスタの入出力処理を選択的に制御する。他
の装置、システム、方法も並行論理装置とシリーズ最小
／最大関数計算用の構成を伴ったものが開示される。
【図１Ａ】シングル半導体チップ上に形成されるＣＰＵ
もしくは中央処理装置を備える改良マイクロコンピュー
タ装置の電気的ブロック線図の２つの反面図である。
もしくは中央処理装置を備える改良マイクロコンピュー
タ装置の電気的ブロック線図の２つの反面図である。
【図１Ｂ】シングル半導体チップ上に形成されるＣＰＵ
もしくは中央処理装置を備える改良マイクロコンピュー
タ装置の電気的ブロック線図の２つの反面図である。
もしくは中央処理装置を備える改良マイクロコンピュー
タ装置の電気的ブロック線図の２つの反面図である。
【図２】改良産業プロセスと保護目的制御システムのブ
ロック線図である。
ロック線図である。
【図３】改良自動車装置の一部はそのまゝ描いた、一部
はブロック状の電気線図である。
はブロック状の電気線図である。
【図４】改良モータ制御装置の電気ブロック線図であ
る。
る。
【図５】もう一つの改良モータ制御装置の電気ブロック
線図である。
線図である。
【図６】更にもう一つの改良モータ制御装置の電気ブロ
ック線図である。
ック線図である。
【図７】改良ロボット制御装置の電気ブロック線図であ
る。
る。
【図８】改良衛星テレコミュニケーション装置の電気ブ
ロック線図である。
ロック線図である。
【図９】図８の装置の改良エコー消去装置の電気ブロッ
ク線図である。
ク線図である。
【図１０】改良モデム送信機の電気ブロック線図であ
る。
る。
【図１１】図１０の同様に改良モデム送信機のハードウ
ェアブロックもしくはプロセスブロックを表示する電気
ブロック線図である。
ェアブロックもしくはプロセスブロックを表示する電気
ブロック線図である。
【図１２】図１２は同様に改良モデム受信機のハードウ
ェアブロックもしくはプロセスブロックを表示する電気
ブロック線図である。
ェアブロックもしくはプロセスブロックを表示する電気
ブロック線図である。
【図１３】図１３はＰＣＭ（パルス符号変調）通信用に
接続されたホストコンピュータとデジタル信号プロセッ
サを含む改良装置の電気ブロック線図である。
接続されたホストコンピュータとデジタル信号プロセッ
サを含む改良装置の電気ブロック線図である。
【図１４】多次元アレイ処理を有する改良ビデオ画像装
置の電気ブロック線図である。
置の電気ブロック線図である。
【図１５】同様に改良された図形、画像、ビデオ処理の
ためのハードウェアブロックもしくはプロセスブロック
を表わす電気線図である。
ためのハードウェアブロックもしくはプロセスブロック
を表わす電気線図である。
【図１６】改良された図形、画像、ビデオ処理装置の電
気ブロック線図である。
気ブロック線図である。
【図１７】改良自動音声認識装置の電気ブロック線図で
ある。
ある。
【図１８】暗号を有する改良ボコーダーモデム装置の電
気ブロック線図である。
気ブロック線図である。
【図１９】情報ビットを保持し、図１Ｂの並行論理装置
のビット処理を示す一連の７つの電気レジスタ図であ
る。
のビット処理を示す一連の７つの電気レジスタ図であ
る。
【図２０】サンプリング高速度のデジタル信号処理用の
改良装置の電気ブロック線図である。
改良装置の電気ブロック線図である。
【図２１】図１Ａ、図１ＢのＣＰＵを含む改良データ処
理装置のアーキテクチャーの電気ブロック線図である。
理装置のアーキテクチャーの電気ブロック線図である。
【図２２】オーバヘッドゼロの割込みコンテキスト切替
用回路の概略線図である。
用回路の概略線図である。
【図２３】オーバヘッドゼロの割込みコンテキスト切替
用代替回路の概略線図である。
用代替回路の概略線図である。
【図２４】オーバヘッドゼロの割込みコンテキスト切替
用代替回路の概略線図である。
用代替回路の概略線図である。
【図２５】図２４の回路を動作させる方法のフローダイ
アグラムである。
アグラムである。
【図２６】図１Ａと図１Ｂのデータ処理装置内の最大最
小値を自動的に計算するための命令を示すプロセスフロ
ーダイアグラム。
小値を自動的に計算するための命令を示すプロセスフロ
ーダイアグラム。
１１ データ処理装置 １５ 電子プロセッサ ＩＮＴ コンテキスト信号 ２３１ テキスト処理コンテキスト ８５１ 第１と第２のレジスタ ８５３ テキスト処理コンテキスト ８５５ 第１と第２のレジスタ ８５７ テキスト処理コンテキスト
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジェイムズ エフ ホーランダー アメリカ合衆国 テキサス州 ダラス オ ーデリア 12516 アパートメント 101
Claims (1)
- 【請求項１】 （Ａ）ある一定のビット幅の出力信号を
伝える出力導線と、ある一定のビット幅の入力信号を伝
える二組の入力導線とを有する論理演算装置； （Ｂ）前記論理演算装置の前記出力導線に選択的に接続
された前記ある一定のビット幅の入力信号を伝える入力
導線と、前記論理演算装置の前記入力導線の一つの組に
選択的に接続された前記ある一定のビット幅の出力信号
を伝える出力導線とを有する累算器；及び （Ｃ）前記論理演算装置の前記出力導線に選択的に接続
された前記ある一定のビット幅の入力信号を伝える入力
導線と、前記論理演算装置の前記入力導線の他の組に選
択的に接続された前記ある一定のビット幅の出力信号を
伝える出力導線とを有する並列レジスタを備えているこ
とを特徴とするデータ演算処理装置。
Applications Claiming Priority (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US34760589A | 1989-05-04 | 1989-05-04 | |
| US07/347,596 US5072418A (en) | 1989-05-04 | 1989-05-04 | Series maxium/minimum function computing devices, systems and methods |
| US347605 | 1989-05-04 | ||
| US07/347,615 US5142677A (en) | 1989-05-04 | 1989-05-04 | Context switching devices, systems and methods |
| US347596 | 1989-05-04 | ||
| US347615 | 1999-07-02 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11733690A Division JP3173777B2 (ja) | 1989-05-04 | 1990-05-07 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1196020A true JPH1196020A (ja) | 1999-04-09 |
Family
ID=27407784
Family Applications (3)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11733690A Expired - Fee Related JP3173777B2 (ja) | 1989-05-04 | 1990-05-07 | データ処理装置 |
| JP21557998A Pending JPH1196020A (ja) | 1989-05-04 | 1998-07-30 | データ演算処理装置 |
| JP21558098A Pending JPH1196021A (ja) | 1989-05-04 | 1998-07-30 | 数を表している二つの組の電気信号を比較する方法 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11733690A Expired - Fee Related JP3173777B2 (ja) | 1989-05-04 | 1990-05-07 | データ処理装置 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21558098A Pending JPH1196021A (ja) | 1989-05-04 | 1998-07-30 | 数を表している二つの組の電気信号を比較する方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (4) | EP0892344B1 (ja) |
| JP (3) | JP3173777B2 (ja) |
| DE (4) | DE69034028T2 (ja) |
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|---|---|---|---|---|
| KR20180033944A (ko) * | 2016-09-27 | 2018-04-04 | 삼성전자주식회사 | 순차 회로, 이를 포함하는 스캔 체인 회로 및 집적 회로 |
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| US12015428B2 (en) | 2019-11-05 | 2024-06-18 | Flex Logix Technologies, Inc. | MAC processing pipeline using filter weights having enhanced dynamic range, and methods of operating same |
| KR102673524B1 (ko) | 2019-11-05 | 2024-06-11 | 삼성디스플레이 주식회사 | 전자 장치 |
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