JPH0362783A - Picture processing unit - Google Patents
Picture processing unitInfo
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- JPH0362783A JPH0362783A JP1198961A JP19896189A JPH0362783A JP H0362783 A JPH0362783 A JP H0362783A JP 1198961 A JP1198961 A JP 1198961A JP 19896189 A JP19896189 A JP 19896189A JP H0362783 A JPH0362783 A JP H0362783A
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- 239000011159 matrix material Substances 0.000 description 4
- 241000270666 Testudines Species 0.000 description 1
Abstract
Description
【発明の詳細な説明】 産業−にの利用分野 本発明は画像処理装置に関するものである。[Detailed description of the invention] Fields of use in industry The present invention relates to an image processing device.
従来の技術
従来ディザ画像を得るには第3図のような回路描或をし
た両像)I↓理装置1りを用いている。第3図においで
301は入力画4@、 302は4×4のディザマ
トリクス、303はディザ画(亀304は入力画素30
5はディザマトリクスの要歎306は出力画素である。2. Description of the Related Art Conventionally, to obtain a dithered image, a single image processing device with a circuit diagram as shown in FIG. 3 is used. In Figure 3, 301 is the input image 4@, 302 is the 4×4 dither matrix, 303 is the dither image (the turtle 304 is the input pixel 30
5 is a dither matrix, and 306 is an output pixel.
図では画像レベルを16階調にし5ている。In the figure, the image level is set to 5 with 16 gradations.
第3図Ca)で(よ 入力画像301は4×4のディザ
マトリクス302の中で入力画像301に対応する要素
の位を2値化ずこ、ときのしきい値として比較し入力画
像301のレベルがしきい値よりも大きい場合には白を
、小さい場8〜には黒を出力することによリディザ画像
を生成、することができる。例えば131ffi (b
) −・l−レベルが8である入力画素304I−ス
−t +rシ〜ずろ4×40ディザマトリクスの要素3
05の大きさは0であるからしきい値はOであり、出力
画素306は白となる。以下同様にしてディザ画像を得
る。In Fig. 3 Ca), the input image 301 is binarized by comparing the place of the element corresponding to the input image 301 in the 4×4 dither matrix 302 as a threshold value. A redither image can be generated by outputting white when the level is larger than the threshold value and black when it is smaller than the threshold value.For example, 131ffi (b
) -・l- Input pixel 304I-S-t +rS-ZUro 4x40 dither matrix element 3 with level 8
Since the size of 05 is 0, the threshold value is O, and the output pixel 306 becomes white. Dithered images are obtained in the same manner.
発明が解決(2よ−)とする課題
しかしながら、従来のディザ画像を生成する画像処理装
置て(よ 画素の位置の特定とそれに応じiE Lきい
値の設定を必要とするため、回路規模が大きくなり、高
i+8件に欠けるという問題があっ亀本発明は」二連の
問題点に鑑み、回路構成が簡単で、高速性に優れf=
ディザ画像を生成する画像処理装置を堤供することを
目的とする。Problems to be Solved by the Invention (2) However, conventional image processing devices that generate dithered images (2) require identifying the pixel position and setting the iE L threshold accordingly, resulting in a large circuit scale. In view of the two problems, the present invention has a simple circuit configuration, excellent high speed, and has the problem of lacking high i + 8 cases.
The purpose of this invention is to provide an image processing device that generates dithered images.
課題を解決するための手段
本発明は上述の課題を解決するため、 2入力加算器と
、擬似ノイズ発生装置と、任意のしきい値で2値化する
演算器を有する画像処理装置において、入力画像データ
を前記2入力加算器の一方の入力とし 前記擬似ノイズ
発生装置により発生した擬似ノイズを前記2入力加算器
の他方の入力として前記加算器で加算した後、あるしき
い値で2値化することによってディザ画像を生成する画
像処理装置である。Means for Solving the Problems In order to solve the above-mentioned problems, the present invention provides an image processing device having a two-input adder, a pseudo-noise generator, and an arithmetic unit that performs binarization using an arbitrary threshold value. Image data is used as one input of the two-input adder, and pseudo-noise generated by the pseudo-noise generator is used as the other input of the two-input adder, and the adder adds the image data, and then binarizes at a certain threshold value. This is an image processing device that generates a dithered image by doing this.
作用
本発明は上述の構成により、擬似ノイズ発生装置により
発生させた擬似ノイズを画像データに加算した後、ある
しきい値で2値化することにより、従来のように画素の
位置の特定とそれに応じたしきい値の設定が不要となる
た数 ハードウェアの構成が簡単であるだけでなく、高
速にディザ画像を生成する画像処理装置が実現できる。According to the above-described configuration, the present invention adds the pseudo noise generated by the pseudo noise generator to the image data, and then binarizes it with a certain threshold value, thereby identifying the pixel position and In addition to simplifying the hardware configuration, it is possible to realize an image processing device that generates dithered images at high speed.
実施例
第1図は本発明の画像処理装置の一実施例を示ず構成図
である。第1図において、101は2入力加算器102
は擬似ノイズ発生装置103は2値化回詠104は入力
画像デー久 105は出力画像データである。Embodiment FIG. 1 is a block diagram of an embodiment of an image processing apparatus according to the present invention. In FIG. 1, 101 is a two-input adder 102
1 is a pseudo noise generator 103, a binarization circuit 104 is input image data, and 105 is output image data.
2入力加算器101の一方に入力画像データ104を、
他方に擬似ノイズ発生装置102によって発生した擬似
ノイズを入力する。加算された結果を2値化回路103
に入力しある任意のしきい値で2値化することによって
出力画像データ105としてディザ画像が得られる。Input image data 104 to one side of the two-input adder 101,
The pseudo noise generated by the pseudo noise generator 102 is input to the other side. A binarization circuit 103 converts the added result.
A dithered image is obtained as the output image data 105 by inputting the image data and binarizing it using a certain arbitrary threshold value.
第2図は本発明の画像処理装置の一実施例を示す回路図
である。第2図において、201は2入力加算器 20
2はシフ久 203は2値化回路204は入力画像デー
久 205は出力画像デー久 206は擬似ノイX20
7は2入力加算器203の出力である。図は人出力とも
にデータ幅が8ビツトの場合について説明している。ま
た ここでは擬似ノイズとして入力画像データの下位2
ビツトを用いている。FIG. 2 is a circuit diagram showing an embodiment of the image processing apparatus of the present invention. In FIG. 2, 201 is a two-input adder 20
2 is a shifter; 203 is a binarization circuit 204 is an input image data; 205 is an output image data; 206 is a pseudo noise X20
7 is the output of the two-input adder 203. The figure explains the case where the data width for both human output is 8 bits. Also, here, the lower 2 of the input image data is used as pseudo noise.
Bits are used.
入力画像データ204は2入力加算器201の一方に入
力するとともにシフタ202に入力する。このシフタ2
02が第1図の擬似ノイズ発生装置に相当する。Input image data 204 is input to one of the two-input adders 201 and also to the shifter 202 . This shifter 2
02 corresponds to the pseudo noise generator shown in FIG.
すなわち、入力画像デニタ204の下位2ビツトを擬似
ノイズとするたべ シフタ202に入力した入力画像デ
ータ204を左に6ビツトシフトし 空白となったビッ
トには0″′を代入する。上位2ビツトは″00″、”
01’″、111011、′″11′′のいずれかであ
ることか転 乱数の発生と同等となり、シフタ202の
出力206は擬似ノイズとして振舞う。このようにして
発生させた擬似ノイズ206と入力画像データ204を
2入力加算器201に入力して得られた値207を2値
化回路203に入力する。この2位化回路203のしき
い値より2入力加算器の出力の値が大きい場合には白を
、 しきい値よりも小さい場合には黒を出力するように
すると2値化回路203の出力205はディザ画像とな
る。That is, the input image data 204 input to the tab shifter 202 is shifted 6 bits to the left, with the lower 2 bits of the input image monitor 204 serving as pseudo noise, and 0'' is substituted for the blank bits.The upper 2 bits are `` 00″,”
01'', 111011, or ''11'' is equivalent to the generation of a random number, and the output 206 of the shifter 202 behaves as pseudo noise. The pseudo noise 206 generated in this way and the input image data 204 are input to the two-input adder 201, and the obtained value 207 is input to the binarization circuit 203. When the value of the output of the two-input adder is larger than the threshold value of this digitization circuit 203, white is output, and when it is smaller than the threshold value, black is output, and the output of the digitization circuit 203 is 205 is a dithered image.
具体的に数値を挙げると次のようになる。なお数値はす
べて2進数である。入力画像データ204を00100
110とすると、擬似ノイズ206はシフタ202によ
って左6ビツトシフトされた10000000である。The specific numbers are as follows. Note that all numerical values are binary numbers. Input image data 204 to 00100
110, the pseudo noise 206 is 10000000 shifted by 6 bits to the left by the shifter 202.
これらを2入力加算器201で加算すると2入力加算器
201の出力207は10100110となる。2値化
回路203のしきい値を10000000とすると、こ
の入力画像データ204に対応する出力画像データ20
5は白となる。When these are added by the two-input adder 201, the output 207 of the two-input adder 201 becomes 10100110. If the threshold value of the binarization circuit 203 is 10000000, the output image data 20 corresponding to this input image data 204 is
5 becomes white.
発明の効果
以上の説明から明らかなように本発明によれば擬似ノイ
ズ発生装置により発生させた擬似ノイズを画像データに
加算した後、あるしきい値で2値化することによりディ
ザ画像を生成する画像処理装置が実現できる。さらに回
路構成も簡単に実現できるた△ その実用的効果は太き
い。Effects of the Invention As is clear from the above explanation, according to the present invention, a dithered image is generated by adding pseudo-noise generated by a pseudo-noise generator to image data and then binarizing it with a certain threshold. An image processing device can be realized. Furthermore, the circuit configuration can be easily realized, and its practical effects are significant.
第1図は本発明の一実施例における画像処理装置の構成
は 第2図は本発明の一実施例における画像処理装置の
回路阻 第3図は従来の画像処理装置の回路図である。
101.201・・・2入力加算器102・・・擬似ノ
イズ発生装置103,203・・・2値化回1% 1
04,204・・・入力画像デー久 105.205・
・・出力画像デー久 202・・・シフ久206・・・
擬似ノイズ、
207・・・2入力加算器の出九FIG. 1 shows the configuration of an image processing apparatus according to an embodiment of the present invention. FIG. 2 is a circuit diagram of an image processing apparatus according to an embodiment of the invention. FIG. 3 is a circuit diagram of a conventional image processing apparatus. 101.201... 2-input adder 102... Pseudo noise generator 103, 203... Binarization times 1% 1
04,204...Input image date 105.205・
...Output image date 202...Schiff number 206...
Pseudo noise, 207...output nine of two-input adder
Claims (1)
値で2値化する演算器とを有する画像処理装置において
、入力画像データを前記2入力加算器の一方の入力とし
、前記擬似ノイズ発生装置により発生した擬似ノイズを
前記2入力加算器の他方の入力として前記加算器で加算
した後、あるしきい値で2値化することによってディザ
画像を生成することを特徴とする画像処理装置In an image processing device having a two-input adder, a pseudo-noise generator, and an arithmetic unit that performs binarization using an arbitrary threshold, input image data is input to one of the two-input adders, and the pseudo-noise generator An image processing device that generates a dithered image by adding the pseudo noise generated by the generator as the other input of the two-input adder in the adder, and then binarizing it with a certain threshold.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1198961A JPH0362783A (en) | 1989-07-31 | 1989-07-31 | Picture processing unit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1198961A JPH0362783A (en) | 1989-07-31 | 1989-07-31 | Picture processing unit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0362783A true JPH0362783A (en) | 1991-03-18 |
Family
ID=16399814
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1198961A Pending JPH0362783A (en) | 1989-07-31 | 1989-07-31 | Picture processing unit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0362783A (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03140061A (en) * | 1989-10-26 | 1991-06-14 | Canon Inc | Picture processor |
US5960122A (en) * | 1992-12-28 | 1999-09-28 | Fuji Photo Film Co., Ltd. | Method of and apparatus for processing digital image data |
US10559789B2 (en) | 2010-02-12 | 2020-02-11 | Makita Corporation | Adapter for connecting a plurality of battery packs to a power tool |
-
1989
- 1989-07-31 JP JP1198961A patent/JPH0362783A/en active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03140061A (en) * | 1989-10-26 | 1991-06-14 | Canon Inc | Picture processor |
US5960122A (en) * | 1992-12-28 | 1999-09-28 | Fuji Photo Film Co., Ltd. | Method of and apparatus for processing digital image data |
US10559789B2 (en) | 2010-02-12 | 2020-02-11 | Makita Corporation | Adapter for connecting a plurality of battery packs to a power tool |
US11646590B2 (en) | 2010-02-12 | 2023-05-09 | Makita Corporation | Electric tool powered by a plurality of battery packs and adapter therefor |
US11909236B2 (en) | 2010-02-12 | 2024-02-20 | Makita Corporation | Electric tool powered by a plurality of battery packs and adapter therefor |
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